KR940005512B1 - 신경 회로망의 비선형 시냅스회로 - Google Patents

신경 회로망의 비선형 시냅스회로 Download PDF

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Abstract

내용 없음.

Description

신경 회로망의 비선형 시냅스회로
제1도는 종래의 신경 회로망의 기본 셀인 뉴론의 구조를 간단히 나타낸 구성도.
제2도는 일반적으로 사용되는 길버트 아날로그 선형 곱셈기를 나타낸 구성도.
제3도는 종래의 점진형 신경 회로망(FFNN : Feed-Forward Neural Nets) 모델.
제4도는 본 발명의 뉴론 셀의 회로도.
제5도는 점진형 신경 회로망(FFNN)을 이용하여 배타오아(XOR) 문제를 풀기 위해 예시한 모델.
제6도는 제5도의 모델에 본 발명을 적용시켜 배타오아(XOR)와 배타노아 (XNOR) 기능을 수행하는 회로도.
제7도는 본 발명을 이용한 온칩(on-chip) 학습회로를 가진 신경 회로망의 구조도.
* 도면의 주요부분에 대한 부호의 설명
NR : 뉴론 CB : 셀바디
DT : 덴드라아트 SP : 시냅스
M : MOS 트랜지스터 AX : 액손
HL : 히든레이어 OL : 출력레이어
HU : 히든유니트 OU : 출력유니트
IU : 입력유니트 10 : 시냅스회로
SM : 시그모이드회로 20 : 천이전압회로
30 : 시그모이드회로
본 발명은 신경회로망(Neural Network)의 비선형 시냅스(Nonlinear Synapse)회로에 관한 것으로서, 특히 반도체 회로의 VLSI(Very Large Scale Integrated Circuit) 구현이 가능해진 신경회로망을 보다 간단하고 충분한 신경망 기능을 수행할 수 있게한 비선형 시냅스(nonlinear synapse)회로의 구현에 관한 것이다.
일반적으로 신경회로망(neural networks)이란 1017개 이상의 뉴론(neuron)이란 신경 세포로 구성된 인간 뇌의 기능을 모방한 것으로, 기존의 디지털 컴퓨터를 이용하여 풀기 어려운 문제점(예를 들면, 패턴인식, 최적화 문제등)을 해결하기 위한 것인데, 신경회로망의 기본 셀인 뉴론은 제1도와 같이, 덴드라이트(dendrite : DT)를 인가받은 제1셀바디(cell body : CB1)와 시냅스(synapse : SP1) 및 액손(axon : AX)로 이루어진 제1뉴론(NR1)과, 상기 제1뉴론(NR1)과 같이 덴드라이트(DT)와 제2셀바디(CB2)와 시냅스(SP) 및 액손(AX)으로 구성된 제2뉴론(NR2)와, 상기 뉴론 (NR1,NR2)와 같이 덴드라이트(DT)와 제3셀바디(CB3)와 시냅스(SP) 및 액손(AX)로 구성된 제3뉴론(NR3)으로 이루어진다. 상기 덴드라이트(DT)는 다른 뉴론의 출력들을 받는 기능을, 셀바디(CB)는 덴드라이트를 통하여 입력된 신호들을 종합하여 임의의 임계값을 넘을때마다 액션포텐셜(action potential)이란 펄스를 출력으로 발생시키는 역할을 한다. 이 출력펄스는 액손(axon)이란 전달통로를 통하여 시냅스에 전달되고, 시냅스 웨이트(synapse weight) 값으로 학습정보를 포함하고 있는 시냅스에 의해 펄스의 세기가 결정되어 보통 1000개 이상의 다른 뉴론들의 덴드라이트(dendrite)에 전달된다. 이렇게 구성된 뉴론의 구성요소의 연결성과 구조에 따라 여러 가지 모델들과 그것들의 학습을 위한 학습 알고리즘들이 있다.
시냅스(SP)는 경험이나 학습을 통하여 얻은 정보를 시냅스 웨이트로 가지게 되는데, 시냅스(SP)는 출력값을 다른 뉴론(NR)들에게 증가하는 방향으로 전달하는 흥분(excitatory) 동장과 감소시키는 방향으로 전달하는 억제(inhibitory) 동작이 있다. 즉, 시냅스(SP) 웨이트의 값과 부호에 따라 다른 뉴론(NR)으로의 출력값이 산술적으로 결정된다.
시냅스(SP)회로의 구현방법은 생물학적 뉴론의 동작원리를 모방함에 있어서 아날로그 선형 곱셈기를 주로 사용하여 왔는데, 가장 많이 사용되는 길버트(Gilbert) 아날로그 선형 곱셈기의 전형적인 예가 제2도에 나타나 있다. 이는 최소한으로 간단한 회로를 구성하기 위해서 적어도 MOS 트랜지스터(M1-M13)가 13개 정도 필요함에 따라서 시냅스회로 자체가 매우 커진다. 상기 제2도의 아날로그 선형 곱셈기는 입력신호 x1,x2,y1,y2와 출력신호 Vout에 대하여 다음과 같은 관계식을 갖는다.
Vout=k(x1-x2)(y1-y2)
여기서, k는 트랜지스터 크기와 제어전압 Vc1,Vc2등에 의해 결정되는 상수이다.
이러한 아날로그 선형 곱셈기를 이용한 시냅스회로의 구성은 상기와 같이 많은 트랜지스터들을 요구하게 되는바, 이는 하나의 칩안에 수백개의 뉴론을 구현하고자 하는 신경회로망 칩의 설계에 있어서 큰 장애가 되고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하고자, 두 개의 트랜지스터를 연결하여 시냅스 동작을 할 수 있게 하고 아날로그 선형 곱셈기를 이용한 시냅스회로의 구현방법에서 벗어나, 비선형 소자를 이용한 시냅스회로를 구현할 수 있게 한 것에 목적을 둔 것이다.
본 발명의 또다른 목적은 훨씬 많은 정보의 수용 가능성을 가지고 있으며 쉽고 간단하게 구현할 수 있는 비선형 특성을 가진 시냅스회로를 구현할 수 있게 한 것이다. 상기와 같은 목적을 가진 본 발명은 많은 수의 트랜지스터를 요구하는 아날로그 선형 곱셈기를 사용하지 않고, 간단하고 적은 수의 트랜지스터를 사용하여 신경회로망의 기능을 수행할 수 있는 단지 2개의 MOS 트랜지스터들로 구성된 비선형 시냅스회로의 구현을 위한 것이다. 즉, 본 발명은 전단의 뉴론의 출력(Yi,-Yi)을 각각 드레인에 입력시키고 게이트에 웨이트값을 입력시키도록 하는 nMOS 트랜지스터(MOS1)과 pMOS 트랜지스터(MOS2)를 연결한 시냅스회로(10)를 구성하여 웨이트값에 따라서 연산이 가능토록 한 것을 특징으로 한다. 또한 본 발명은 입력(X1,X2)를 인가시킨 입력유니트 (S1,S2)와, 상기 입력유니트(S1,S2)의 출력을 인가시킨 히든유니트(S3,S4)와, 상기 히든유니트(S3,S4)의 출력을 인가시켜서 출력데이타를 배타오아(XOR)나 배타노아(XNOR)로 얻도록 한 출력 유니트(S5)를 구성한 것을 특징으로 한다. 그리고 본 발명은 입력(X11,X12)를 인가시킨 입력유니트(S11,S12)와, 상기 입력유니트(S11,S12)의 출력을 인가시킨 히든유니트 (S13)와, 상기 입력유니트(S11,S12)와 히든유니트(S13)의 출력을 입력으로 하여 출력데이타를 배타오아나 배타노아로 얻도록 한 것을 특징으로 한다.
본 발명은 학습회로(40)에 입력유니트(S1-Sn)와 히든유니트(Y1-Yn)와 출력유니트(K1-Kk) 및 다수의 시냅스회로를 포함하여 온칩(on-chip) 학습능력을 가진 신경회로망 구현을 위한 비션형 시냅스회로를 제공하기 위한 것이다. 상기와 같은 본 발명은 제3도의 점진형 신경회로망(FFNN : Feed-Forward Neural Nets)등 여러 가지 신경망 모델에서 사용되어질 수 있는데, 본 발명을 이용한다면 작은 실리콘 면적위에 수백개의 뉴론을 가진 신경회로망 칩을 구현할 수 있게 한 것이다. 이를 첨부도면에 따라서 상세히 설명한다.
제4a도와 같이 제1시그모이드회로(SM1)의 출력(Yi)(-Yi)을 드레인에 인가시키고 웨이트신호(Wji)를 게이트에 인가시킨 두 개의 MOS 트랜지스터(MOS1)(MOS2)를 연결한 시냅스회로(10)를 구성한다. 상기 시냅스회로(10)의 출력에 MOS 트랜지스터(MOS3)(MOS4)를 연결한 천이전압회로(20)을 연결하고, 시그모이드회로(30)을 연결할 수 있다. 상기 시그모이드회로(30)는 제4b도와 같이 4개의 MOS 트랜지스터들로서 구성한다.
제5도는 점진형 신경회로망을 이용하여 배타오아(Exclusive-OR)(XOR) 문제를 풀기 위한 예시도로서 a와 같이 입력(X1,X2)을 입력시키는 입력유니트(S1,S2)와, 상기 입력유니트(S1,S2) 출력을 인가하는 히든유니트(S3,S4)와, 상기 히든유니트(S3,S4)의 출력을 인가하여 출력하는 출력유니트(S5)로 이루어진다. 또한 b와 같이 입력신호(X11,X12)를 인가시킨 입력유니트(S11,S12)와, 상기 입력유니트(S11,S12)의 출력을 인가시킨 히든유니트(S13)와, 상기 입력유니트(S11,S12)의 히든유니트(S13)의 출력을 인가시켜서 출력하는 출력유니트(S14)로 이루어진다.
제6도는 상기 제5도의 점진형 신경회로망을 이용한 배타오아(XOR)와 배타노아(XNOR)의 실시예를 나타낸 것으로서, a는 제6a도의 실시예이고 b는 6b도의 실시예이다. 우선 a와 같이 입력(X1,X2)를 인가시킨 입력유니트(S1,S2)와 상기 입력유니트(S1,S2)의 출력과 각 웨이트(W11,W12,W21,W22)를 인가시킨 히든유니트(S3,S4)와, 상기 히든유니트(S3,S4)와 웨이트(T11,T12)를 인가시키고 출력을 얻는 출력유니트(S5)를 구성한다. b는 상기에서 설명한 바와 같이 제5b도의 실시예로서 입력(X11,X12)를 인가시킨 입력유니트(S11,S12)와, 상기 입력유니트(S11,S12)의 출력과 웨이트(W11,W12)을 인가시킨 히든유니트(S13)과, 상기 입력유니트(S11,S12)와 히든유니트(S13) 및 웨이트(Z11,T11,Z12)를 인가시켜 출력을 얻는 출력유니트(S14)로 구성된다.
제7도는 상기 뉴론을 이용한 학습회로의 실시예의 회로도이다. 상기 입력(X1···Xn)를 인가시킨 입력유니트(S1∼Sn)과, 히든유니트(G1∼Gm)와 출력유니트 (K1∼Kk)와 학습회로(40)로 이루어진다. 상기와 같이 이루어진 본 발명의 작용효과를 설명한다. 뉴론의 플러스입력(yi)은 마이너스입력(-yi)과 함께 주어지는데, 그것들은 두 개의 MOS 트랜지스터(MOS1,MOS2)로 구성된 시냅스회로(10)를 통하여 셀바디(cell body)에 도달된다. 셀바디는 천이전압(threshold voltage)을 결정하는 천이전압회로(20)와 단조 증가하는 함수 특성을 가진 시그모이드(sigmoid) 함수를 제공하는 시그모이드회로(30)로 갖게 된다.
보통 시그모이드 입,출력 특성을 직렬 연결된 두 개의 인버터(inverter)나 연산 증폭기(operation amplifier)를 사용하여 구현한다. 시냅스회로(10)는 nMOS 트랜지스터(MOS1)와 pMOS 트랜지스터(MOS2) 각각 1개씩으로 구성되어진다. 이 두 트랜지스터(MOS1,MOS2)의 게이트 전압은 같은 제어 신호에 의해 연결되어지며, 이 제어 신호의 값은 시냅스 웨이트 값에 대응한다. nMOS 트랜지스터(MOS1)는 전달의 출력을 주어진 게이트 전압에 대응하는 출력 값만큼을 입력으로 취하는 흥분(excitatory) 기능을 위한 것이고, pMOS 트랜지스터(MOS2)는 전단 출력의 반전된 값(inverting output)을 주어진 게이트 전압에 해당되는 값만큼을 입력으로 취하는 억제(inhibitory) 기능을 위한 것이다.
따라서, 게이트 전압이 양의 값으로 증가될 때 nMOS 트랜지스터(MOS1)는 온방향으로 동작되어 양의 방향으로 전류를 더 많이 흘려 주는 반면, pMOS트랜지스터(MOS2)는 오프방향으로 동작되어 음의 방향으로 전류를 더 적게 흘려 주게 되어, 전체적인 동작은 양의 방향으로 전류를 증가시키는 방향으로 흘려 주게되므로, 시냅스의 흥분(excitatory)기능을 수행하게 된다. 반면에 게이트전압이 음의 값으로 감소될 때, nMOS 트랜지스터(MOS1) 오프방향으로 pMOS 트랜지스터(MOS2) 온방향으로 되어 양의 방향으로는 적은 전류를 음의 방향으로는 많은 전류를 흘려 주게 되어 전체적인 전류의 합은 음의 방향으로 전류를 감소시켜, 시냅스의 억제(inhivitory)기능을 수행하게 된다.
시냅스 웨이트는 보통 Tij로 표시되는데, Tij의 연결과 역할은 뉴론 j의 출력 Vj에 대하여 Tij웨이트 값에 해당하는 전류값을 다음 단의 뉴론 i의 입력 Ui에 전달하는 것이다. 이때, 뉴론 j의 출력값 Vj와 그것의 음의 값 -Vj가 각각 nMOS 트랜지스터(MOS1)와 pMOS 트랜지스터(MOS2)를 통하여 뉴론 i의 입력 Ui에 전달된다. 이때 Tij의 값은 트랜지스터 게이트에 적용되는 전압값으로 주어진다. 보통 Vj가 디지털 값일 경우에 -Vj는 Vj의 보수값으로 Vj가 인버터를 통과함으로써 얻어지고, Vj가 아날로그 값일 경우에는 -Vj는 Vj의 음의 값으로 Vj가 반전연산기(inverting operation amplifier)를 통하여 제공된다. Tij가 양의 값으로 증가하면, 전류는 nMOS 트랜지스터(MOS1)를 통하여 양의 값으로는 많이 흐르게 되고, pMOS 트랜지스터(MOS2)를 통하여 음의 값으로는 적게 흐르게 되어 전체적으로 전류의 합은 Tij값에 비례하여 양의 값으로 많이 흐르게 된다. 반면에, Tij가 음의 값으로 감소되면, 전류는 pMOS 트랜지스터(MOS1)를 통하여 음의 방향으로 많이 흐르게 되고, nMOS 트랜지스터(MOS2)를 통하여 양의 값으로 적게 흐르게 되어 전체 전류의 합은 Tij에 비례하여 음의 값으로 흐르게 된다.
본 발명은 동작 실시예로서 제5도의 회로는 배타오아(XOR) 문제를 풀기 위해 귀환형 신경회로망을 이용하여 배타오아(XOR)회로를 구현한 것으로 각 선에 주어진 +1, -1, -2값은 시냅스 웨이트 값에 해당하고, 유니트 값 0.5 1.5는 천이값(Threshold value)를 나타낸다. 이 회로에 본 발명을 이용하여 같은 구조로 구현하면 제4도와 같이 구현할 수 있다.
제6도는 본 발명에 따른 비선형 시냅스회로와 귀환형 신경회로망을 이용하여 제3도를 구현하였다. 스파이스(SPICE)를 이용한 회로 시뮬레이션을 통하여 제6도의 회로가 배타오아(XOR)와 배타노아(NXOR)기능을 수행하는 것을 보임으로써 본 발명의 시냅스회로가 신경회로망의 기능을 아무런 문제없이 수행함을 입증하였다. 특히, 제6도는 시냅스 웨이트(Synapse Weight) 값을 디지털 값으로 게이트전압에 제공함으로써 배타오아(XOR)와 배타노아(XNOR)기능을 수행할 수 있는 회로를 구현하였다. 디지털 값을 시냅스 웨이트 값으로 사용한 것은 아날로그 값을 이용하는 것보다 시냅스 웨이트 값의 선택에 있어서 훨씬 더 제약을 받게 된다. 이 경우를 택하여 회로의 동작을 입증함으로써, 본 발명이 얼마나 강력한 기능을 가지고 있는가를 입증하였다.
베타오아(XOR)와 배타노아(XNOR) 기능을 위해 시냅스 웨이트(synapse weight) 값은 다음과 같은 디지털 값으로 각각 주어졌다.
제6a도는
XOR : (W11W12W21W22T11T12θ1)=(1 0 0 1 1 1 0)
XNOR : (W11W12W21W22T11T12θ1)=(0 1 1 0 0 01)
제6b도는
XOR : (W11W12Z11T11Z12)=(0 0 1 1 1)
XNOR : (W11W12Z11T11Z12)=(0 0 0 0 0)
여기서, 논리 0은 0볼트를, 논리1은 5볼트를 의미한다.
제6a도에서 셀바디(Cell body) #1과 #2의 천이값(threshold value)은 논리 0과 1의 중간값인 0.5보다 큰 값을 갖도록 설계하였고, 셀바디 #3은 0.5를 갖도록 설계하였다. 제6b도에서는 셀바디 #1과 #2는 0.5로 설계하였다.
제7도는 본 발명을 이용하여 온칩(on-chip) 학습회로를 가진 귀환형 신경회로망의 구조를 제안한다. 귀환형 신경회로는 본 발명을 이용하여 구현하여 하나의 칩위에 내장할 수 있다. 즉, 학습데이타(Z)를 입력시키는 학습회로(40)와, 실제입력(X1∼Xn)을 입력시킨 입력유니트(S1∼Sn)과, 히든유니트(G1∼Gm) 및 출력유니트(K1∼Kk)와, 상기 학습회로(40)의 웨이트를 인가시킨 두 개의 MOS 트랜지스터를 이용한 시냅스회로(10)에 의해서 출력되는 신호가 상기 학습회로(40)에 피드백된다. 따라서 입력유니트와 히든유니트 및 시냅스회로에 의해서 다수의 뉴론회로가 구현되어 웨이트 값에 따라서 연산 처리할 수 있게 된다.
이와 같이 본 발명은 두 개의 MOS 트랜지스터로서 시냅스회로를 구현할 수 있게 되므로서 회로의 크기를 최소화하여 집적화가 용이하게 되며, 학습회로(40)에 입력유니트(S1∼Sn)와 히든유니트(Y1∼Yn)와 출력유니트(K1∼Kk) 및 다수의 시냅스회로를 포함하여 온칩(on-chip) 학습능력을 가진 신경회로망 구현을 위한 비선형 시냅스회로를 제공하기 위한 것이다.

Claims (8)

  1. 전단의 뉴런의 출력(Yi,-Yi)을 각각 드레인에 입력시키고 게이트에 웨이트값을 입력시키도록 하는 nMOS 트랜지스터(MOS1)과 pMOS 트랜지스터(MOS2)를 연결한 시냅스회로(10)를 구성하여 웨이트값에 따라서 연산이 가능하도록 한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  2. 제1항에 있어서; 상기 시냅스회로(10)의 출력에 MOS 트랜지스 터(MOS3,MOS4)를 연결한 천이전압회로(20)를 연결할 수 있도록 한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  3. 제1항에 있어서; 상기 시냅스회로(10)의 출력에 천이전압회로(20)와, 플러스출력(Yj)과 마이너스출력(-Yj)을 얻도록 한 시그모이드회로(30)을 연결한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  4. 입력(X1,X2)를 인가시킨 입력유니트(S1,S2)와, 상기 입력유니트(S|1,S2)의 출력을 인가시킨 히든유니트(S3,S4)와, 상기 히든유니트(S3,S4)의 출력을 인가시켜서 출력데이타를 배타오아(XOR)나 배타노아(XNOR)로 얻도록 한 출력유니트(S5)를 구성한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  5. 제4항에 있어서; 상기 입력유니트(S1,S2)와 히든유니트(S3,S4) 그리고 출력유니트(S5) 사이에 MOS 트랜지스터로 구성된 웨이트값 설정용 시냅스회로를 다수로 포함하도록 한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  6. 입력(X11,X12)를 인가시킨 입력유니트(S11,S12)와, 상기 입력유니트(S|11,S12)의 출력을 인가시킨 히든유니트(S13)와, 상기 입력유니트(S11,S12)와 히든유니트(S|13)의 출력을 입력으로 하여 출력데이타를 배타오아나 배타노아로 얻도록 한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  7. 제6항에 있어서; 상기 입력유니트(S11,S12)와 히든유니트(S13) 그리고 출력유니트(S14) 사이에 웨이트값 설정용 시냅스회로를 다수로 포함하도록 한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
  8. 학습회로(40)에 입력유니트(S1-Sn)와 히든유니트(G1-Gm)와 출력유니트(K1-Kk) 및 다수의 시냅스회로를 포함하도록 한 것을 특징으로 하는 신경회로망의 비선형 시냅스회로.
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* Cited by examiner, † Cited by third party
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CN110007124A (zh) * 2019-03-29 2019-07-12 成都市易冲半导体有限公司 一种高线性度的自举电压检测电路及其检测方法

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