KR940003006B1

KR940003006B1 - Motor controller

Info

Publication number: KR940003006B1
Application number: KR1019910002683A
Authority: KR
Inventors: 소우끼찌 우에하라
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이찌
Priority date: 1990-02-20
Filing date: 1991-02-20
Publication date: 1994-04-09
Also published as: GB2242795B; KR920000169A; JPH03243193A; GB9103529D0; GB2242795A; HK110995A

Abstract

내용 없음.No content.

Description

전기모터의 디지탈 속도제어장치Digital speed controller of electric motor

제1도는 종래의 전기모터용 속도제어장치를 포함하는 엘리베이터 시스템의 개략개통도.1 is a schematic schematic diagram of an elevator system including a speed controller for a conventional electric motor.

제2도는 본 발명에 의한 전기모터용 디지탈 속도제어장치의 일실시예의 개략개통도.2 is a schematic schematic diagram of an embodiment of a digital speed control apparatus for an electric motor according to the present invention;

제3도는 제2도의 장치에서 ASIC(Application Specific Intergrated Circuit)의 인터페이스부의 상세개통도.3 is a detailed opening diagram of an interface portion of an application specific integrated circuit (ASIC) in the apparatus of FIG.

제5도는 제4도의 타이밍회로의 신호타이밍챠트.5 is a signal timing chart of the timing circuit of FIG.

제6도는 제2도의 실시예의 한 변형에서 제4도의 타이밍회로 대신에 사용되는 동기회로의 상세개통도.6 is a detailed schematic diagram of a synchronization circuit used in place of the timing circuit of FIG. 4 in one variation of the embodiment of FIG.

제7도는 제6도의 동기회로를 사용하는 한 변형예에서 사용되는 인터페이스 레지스터의 상세개통도.FIG. 7 is a detailed opening diagram of an interface register used in one variation using the synchronization circuit of FIG. 6. FIG.

본 발명은 디지탈처리를 사용하여 전기모터의 속도를 제어하는 전기모터의 디지탈 속도제어장치에 관한 것이다.The present invention relates to a digital speed control apparatus for an electric motor that controls the speed of the electric motor by using digital processing.

제어분야에서 마이크로컴퓨터의 사용이 마이크로컴퓨터의 발전과 더불어 증가추세에 있다.The use of microcomputers in control is on the rise with the development of microcomputers.

왜냐하면 현재 마이크로컴퓨터의 실행능력이 고도로 복잡한 제어를 실행하므로, 제어분야에서 거의 없어서는 안될 정도가 되었기 때문이다.This is because the microcomputer's ability to execute highly complex controls is now almost indispensable in the field of control.

제어분야에서 마이크로컴퓨터의 그러한 사용의 일예로서 제1도에 보인 엘리베이터 시스템에서 전기모터의 경우를 예로들어 종래의 전기모터의 디지탈 속도제어에 대해 설명하면 다음과 같다.As an example of such use of a microcomputer in the control field, the digital speed control of a conventional electric motor will be described taking the case of the electric motor in the elevator system shown in FIG. 1 as follows.

제1도의 엘리베이터 시스템은 3상 교류전원장치(41), 콘버터(42), 직류평활 캐패시터(43), 인버터(44), 전류검출기(45), 코일(46) 및 유도모터(47)을 포함하며, 3상 교류전원장치(41)에 의해 공급되는 교류전류를 우선 콘버터(42)에 의해 직류로 변환시킨 다음 인버터(44)에 의해 가변전압과 가변주파수의 교류로 변환시켜서 구동전력으로서 유도모터(47)에 공급된다.The elevator system of FIG. 1 includes a three-phase AC power supply 41, a converter 42, a DC smoothing capacitor 43, an inverter 44, a current detector 45, a coil 46, and an induction motor 47. The AC current supplied by the three-phase AC power supply 41 is first converted into a DC by the converter 42 and then converted into an AC of a variable voltage and a variable frequency by the inverter 44 as an induction motor as driving power. Supplied to (47).

이 시스템은 펄스발생기 또는 리솔버(resolver)의 구성을 가지며 또한 검출된 회전각을 나타내는 회전각 검출신호를 발생시키는 유도모터(47)의 모터측에 접속된 회전각 검출기(48), 다발(49), 다발(49) 둘레에 감긴 로프의 일단에 현수된 평형추(50) 및 다발(49) 둘레에 감긴 로프의 타단에 현수된 엘리베이터 카(elevator car)(51)를 더 포함하여, 엘리베이터 카(51)은 바닥위에 가해진 중량을 검출하여 검출된 중량을 나타내는 중량검출신호를 발생시키기 위한 중량검출기(51a)를 갖고 있다.The system has a configuration of a pulse generator or resolver, and also includes a rotation angle detector 48 and a bundle 49 connected to the motor side of the induction motor 47 for generating a rotation angle detection signal indicative of the detected rotation angle. ), A counterweight 50 suspended on one end of the rope wound around the bundle 49 and an elevator car 51 suspended on the other end of the rope wound around the bundle 49, Reference numeral 51 has a weight detector 51a for detecting a weight applied on the floor and generating a weight detection signal indicative of the detected weight.

이 시스템에서 엘리베이터 카(51)의 속도제어는 인버터(44)에 주어지는 베이스 구동신호를 적당히 변동시켜서 유도모터(47)에 주어지는 전류를 적당히 조정함으로써 성취된다. 이러한 제어시스템에 대해 아래에 설명하겠다.In this system, the speed control of the elevator car 51 is achieved by appropriately varying the base drive signal given to the inverter 44 to appropriately adjust the current given to the induction motor 47. This control system is described below.

즉, 제1도에 보인 바와같이, 한 회전각에서 회전각 검출기(48)에 의해 속도변환기(48)쪽으로 발생되는 회전각 검출신호로부터 속도검출신호가 구해지면, 구해낸 속도검출신호와 속도지령발생기(60)에 의해 발생되는 속도지령신호간의 차가 속도제어기(59)에 공급된다. 그다음, 속도제어기(59)의 출력과 중량검출기(51a)에 의해 발생되는 중량검출신호가 합산기(57)에 공급되어 토오크지령신호를 출력시킨다. 이 토오크지령 신호와 회전각 검출기(48)에 의해 발생되는 회전각 검출신호는 벡터제어처리기(56)에 공급되어 유도모터(47)에 전류지령신호를 출력시킨다. 그다음, 이 전류지령신호와 전류검출기(45)에 의해 발생되는 전류검출신호간의 차가 전류제어기(55)에 공급되어 전압지령신호를 출력시킨다. 이 전압지령신호와 캐리어 삼각파 발생기(54)의 출력은 비교기(53)에 공급되어 베이스신호를 출력시킨다. 이 베이스신호는 베이스구동기(52)에 공급되어 인버터(44)로 베이스 구동신호를 출력시키므로 인버터(44)는 베이스 구동신호에 의해 유도모터(47)에 공급되는 교류전류의 전압과 주파수를 조정한다.That is, as shown in FIG. 1, when the speed detection signal is obtained from the rotation angle detection signal generated by the rotation angle detector 48 toward the speed converter 48 at one rotation angle, the obtained speed detection signal and the speed command generator The difference between the speed command signals generated by 60 is supplied to the speed controller 59. Then, the output of the speed controller 59 and the weight detection signal generated by the weight detector 51a are supplied to the summer 57 to output the torque command signal. The torque command signal and the rotation angle detection signal generated by the rotation angle detector 48 are supplied to the vector control processor 56 to output a current command signal to the induction motor 47. Then, the difference between the current command signal and the current detection signal generated by the current detector 45 is supplied to the current controller 55 to output the voltage command signal. The voltage command signal and the output of the carrier triangle wave generator 54 are supplied to the comparator 53 to output a base signal. Since the base signal is supplied to the base driver 52 to output the base drive signal to the inverter 44, the inverter 44 adjusts the voltage and frequency of the AC current supplied to the induction motor 47 by the base drive signal. .

그러한 종래의 속도제어시스템에서 제1도에서 점선으로 둘러싼 부분은 마이크로프로세서와 IC소자들에 의해 구성되는 디지탈회로(A)로 구성되며, 런닝 시퀸스(running sequence)와 프로택팅 시퀸스(protecting sequence)는 둘다 이 디지탈회로(A)에 의해 디지탈로 처리된다. 따라서, 벡터제어처리기(56)으로부터 출력된 전류지령신호는 디지탈신호로서 이는 A/D콘버터에 의해 아나로그신호로 변환되며 이 아나로그신호에 의해 전류제어기(55), 캐리어 삼각파 발생기(54), 비교기(53) 및 베이스구동기(52)는 아나로그신호들에 의해 동작된다.In such a conventional speed control system, the portion enclosed by a dotted line in FIG. 1 is composed of a digital circuit A composed of a microprocessor and IC elements, and a running sequence and a protecting sequence are Both are digitally processed by this digital circuit (A). Therefore, the current command signal output from the vector control processor 56 is a digital signal, which is converted into an analog signal by the A / D converter, and the current controller 55, the carrier triangle wave generator 54, The comparator 53 and the base driver 52 are operated by analog signals.

그러나, 아나로그신호에 의해 전류를 제어하는 그러한 종류의 속도제어시스템은 연산증폭기 소자의 회로 정수(circuit constant)와 오프세트(OFF SET)가 주위온도와 습도조건에 의해 영향을 받고 또한 아나로그 신호가 외부잡음에 의해 쉽게 영향을 받는 문제점에 있었다. 더욱이, 전류제어의 트래킹 특성(tracking characteristic)을 개선하기 위해 로프 게인(loop gain)을 부주의로 증가시키면 전압파형이 찌그러지므로 전류제어의 트래킹 특성을 개선하는데 한계가 있다.However, in this type of speed control system that controls current by analog signals, the circuit constants and offsets of the operational amplifier elements are affected by ambient temperature and humidity conditions and also by analog signals. Was in an issue that is easily affected by external noise. In addition, inadvertently increasing the loop gain to improve the tracking characteristic of the current control has a limitation in improving the tracking characteristic of the current control since the voltage waveform is distorted.

한편, 고속디지탈신호를 처리할 수 있는 디지탈 신호처리기(Digital Signal Processor : DSP)와 어플리케이션 스페시픽 인터그레이티드 써키트(ASIC)가 최근에 발전됨에 따라 디지탈회로에 의해 전류제어를 실현할 수 있으므로 아나로그신호로서 전류제어와 연관된 전술한 문제점이 제거될 수 있다. 그러나, 그러한 디지탈속도제어의 경우에, 전류제어와 속도제어를 위한 처리속도가 일관된 동작을 유지시키기 위해 마이크로프로세서의 것보다 빨라야 한다. 이는 전류제어와 속도제어가 마이크로프로세서와 동기하지 않는 고속클록에 의해 실행되야 하며 또한 마이크로프로세서와 전류제어 및 속도제어간에 인터페이스가 필요함을 뜻한다.On the other hand, with the recent development of digital signal processors (DSPs) and application specific integrated circuits (ASICs) capable of processing high-speed digital signals, analog circuits can realize current control by digital circuits. The aforementioned problem associated with current control as a signal can be eliminated. However, in the case of such digital speed control, the processing speed for current control and speed control must be faster than that of the microprocessor to maintain consistent operation. This means that current control and speed control must be performed by a high speed clock that is not synchronized with the microprocessor and also requires an interface between the microprocessor and current control and speed control.

이러한 요건때문에 시스템 구성이 상당히 복잡해질 수 있다. 특히, 충분한 에러방지를 설비할때 복잡해지므로 이로인해 데이타전송에 대한 제한이 극심해지고 또한 마이크로프로세서에 대한 요구가 지나치게 많아지는 문제점이 생긴다.These requirements can add significant complexity to the system configuration. In particular, it is complicated when a sufficient error protection is provided, which leads to a severe limitation on data transfer and an excessive demand for a microprocessor.

그러므로, 본 발명의 목적은 데이타전송에 대한 극심한 제한과 마이크로프로세서에 대한 지나친 요구가 생기지 않게 하면서 디지탈 속도제어를 실현시킬 수 있는 전기모터의 디지탈 속도제어장치를 제공하는데 있다.Therefore, it is an object of the present invention to provide a digital speed control apparatus for an electric motor that can realize digital speed control without causing severe limitations on data transmission and excessive demands on a microprocessor.

이 목적은 정상속도 타이밍에서 정상속도제어처리들을 행하기 위한 마이크로프로세서수단과, 정상속도 타이밍보다 빠른 고속타이밍에서 고속제어처리들을 행하기 위한 고속디지탈처리수단과, 정상속도제어처리와 고속제어처리에 따라 전기모터의 동작을 제어하기 위한 수단과, 마이크로프로세서수단과 고속디지탈 처리수단간에 데이타전송을 인터패이싱하기 위한 인터페이스 레지스터수단과, 마이크로프로세서수단으로부터 억세스신호를 수신하여 그 억세스신호를 사용하여 고속타이밍에 근거하여 타이밍신호들 즉, 인터페이스 레지스터수단을 통해 데이타전송 타이밍을 제어하는 타이밍신호들을 생성하기 위한 타이밍회로 수단을 포함하는 전기모터의 디지탈 속도제어장치를 제공함으로써 성취된다.The object is to provide microprocessor means for performing the normal speed control processes at the normal speed timing, high speed digital processing means for performing the high speed control processes at high speed timing faster than the normal speed timing, normal speed control processing and the high speed control processing. Means for controlling the operation of the electric motor, an interface register means for interfacing data transfer between the microprocessor means and the high speed digital processing means, and an access signal received from the microprocessor means, It is achieved by providing a digital speed control apparatus for an electric motor comprising timing circuit means for generating timing signals based on timing, that is, timing signals for controlling data transfer timing through an interface register means.

본 발명의 기타 특징 및 장점들을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.Other features and advantages of the present invention will be described in detail with reference to the accompanying drawings.

제2도를 참조하여 본 발명에 의한 전기모터의 디지탈 속도제어장치의 일실시예를 설명하겠다.An embodiment of a digital speed control apparatus for an electric motor according to the present invention will be described with reference to FIG.

이 실시예에서, 디지탈 속도제어장치는 종래의 일예로서 앞에서 설명한 바와같은 엘리베이터 시스템에서 기능적으로 등속제어를 행하도록 되어 있다.In this embodiment, the digital speed control device is a conventional example, and is configured to perform the constant speed control in the elevator system as described above.

제2도의 장치는 마이크로프로세서(CPU)(1)과 데이타버스(2)와, 독출신호, 기입신호, 칩선택신호 및 어드레스 버스신호를 포함하는 데이타버스 제어신호들을 전송하는 데이타버스 제어라인(3)과, 제1의 ASIC(5)와, 제2의 ASIC(6)과, 디지탈신호처리기(DSP)(7)과, 아나로그 전류검출신호(9)를 디지탈 전류검출신호로 변환시키는 A/D콘버터(10)과 제1의 ASIC(5), 제2ASIC(6)과, DSP(7) 및 A/D콘버터(10)의 동작을 동기시키는 고속클록신호들을 제공하는 고속클록발생기(OSC)(11)을 포함한다.The apparatus of FIG. 2 includes a microprocessor (CPU) 1 and a data bus 2 and a data bus control line for transmitting data bus control signals including read signals, write signals, chip select signals and address bus signals. 3), A which converts the first ASIC 5, the second ASIC 6, the digital signal processor (DSP) 7, and the analog current detection signal 9 into a digital current detection signal. A high speed clock generator (OSC) that provides high speed clock signals for synchronizing the operations of the / D converter 10, the first ASIC 5, the second ASIC 6, and the DSP 7 and the A / D converter 10. 11).

이 장치에서, 마이크로프로세서(1)은 제1도의 소자들(57∼60)에 의해 수행되는 속도지령발생, 속도변환에 대한 회전각, 속도제어, 속도제어의 출력과 중량검출신호의 합산연산을 행하여, 데이타버스(2)를 통해 최종 토오크지령신호를 제1 및 제2ASIC(5 및 6)으로 전송한다.In this apparatus, the microprocessor 1 performs the sum operation of the speed command generation, the rotation angle for the speed conversion, the speed control, the speed control output and the weight detection signal performed by the elements 57 to 60 in FIG. The final torque command signal is transmitted to the first and second ASICs 5 and 6 via the data bus 2.

제1ASIC(5)는 회전각 검출신호에 상응하는 2상 펄스신호(4)를 회전각 정보로 변환시켜서 마이크로프로세서(1)로 전송하고, 그 회전각 정보와 마이크로프로세서(1)에 의해 주어진 슬립 주파수(slip frequency)를 사용하여 제1도의 소자(56)에 의해 수행되는 벡터(vector)제어처리의 일부를 수행해서 전류지령 위상 레퍼런스신호를 제2ASIC(6)으로 출력시킨다.The first ASIC 5 converts the two-phase pulse signal 4 corresponding to the rotation angle detection signal into rotation angle information and transmits it to the microprocessor 1, and the slip angle information and the slip given by the microprocessor 1 are transmitted. Part of the vector control process performed by the element 56 of FIG. 1 is performed using the slip frequency to output the current command phase reference signal to the second ASIC 6.

DSP(7)은 디지탈 전류검출신호와 제2ASIC(6)을 통해 얻은 전류지령 위상기준신호와 마이크로프로세서(1)로부터의 토오크지령신호를 사용하여 제1도의 소자(55와 56)에 의해 수행되는 전류제어와 벡터제어처리의 나머지 부분을 수행해서 전압지령신호를 제2ASIC(6)으로 출력시킨다.The DSP 7 is performed by the elements 55 and 56 of FIG. 1 using the digital current detection signal, the current command phase reference signal obtained through the second ASIC 6 and the torque command signal from the microprocessor 1. The rest of the current control and vector control processing is performed to output the voltage command signal to the second ASIC 6.

제2ASIC(6)은 DSP(7)에 관해 인터페이스 기능을 제공하며, 제1도의 소자들(53과 54)에 의해 수행되는 캐리어 삼각파의 발생과 이 캐리어 삼각파와 전압지령신호의 비교를 행하여 인버터(제1도의 소자(44))와 연관된 베이스구동기(제1도의 소자(52)에 공급할 베이스신호를 출력한다.The second ASIC 6 provides an interface function with respect to the DSP 7, and generates the carrier triangle wave performed by the elements 53 and 54 of FIG. 1 and compares the carrier triangle wave with the voltage command signal to the inverter ( A base signal to be supplied to the base driver (element 52 in FIG. 1) associated with the element 44 in FIG.

제3도를 참조하여 마이크로프로세서(1)과 제2ASIC(6)간의 데이타 인터페이스에 대해 상세히 설명한다.Referring to FIG. 3, the data interface between the microprocessor 1 and the second ASIC 6 will be described in detail.

제3도를 억세스신호(26)을 구하기 위해 독출신호(RD)(12), 칩선택신호(CS)(13), 어드레스 버스신호(14) 및 기입신호(WR)(15) 등의 데이타버스제어신호들을 부호화하기 위한 디코더들(16)과, 고속클록발생기(11)에 의해 발생된 고속클록신호들의 분주에 의해 얻은 타이밍 클록신호들(CLK)(17)을 사용하여 억세스신호들(26)의 타이밍을 제어하기 위한 타이밍회로들(18)과, 데이타버스(2)로부터 제1입력데이타버스(20)으로 데이타를 입력시키고 또한 출력데이타버스(21)로부터 데이타버스(2)로 데이타를 출력시키기 위한 입력버퍼 및 대용량 출력 3상태 버퍼에 의해 형성되는 데이타버스 인터페이스 버퍼회로(19)와, 데이타버스 버퍼회로(19)이 출력 3-상태 버퍼의 게이트를 제어하는 독출신호(12) 및 칩선택신호(13)의 논리적을 취하기 위한 AND게이트(22)와, 타이밍회로(18)에 의해 출력된 출력타이밍신호(24)에 따라 출력데이타(23)을 임시로 기억하기 위한 출력데이타 레지스터(R)(25)와, 억세스신호(26)에 의한 그의 게이트를 개방함으로써 출력데이타버스(21)로 출력데이타 레지스터(25)내의 출력데이타를 출력시키기 위한 3-상태 버퍼(27)과 기입신호(15)에 의해 제1입력데이타버스(20)으로부터 입력데이타를 임시로 기억하고 또한 그 입력데이타를 제2입력데이타버스(29)로 전송하기 위한 제1입력 레지스터(28)과, 타이밍회로(18)의 입력타이밍신호(30)에 의해 제2입력데이타버스(29)로부터 입력데이타를 임시로 기억하고, 또한 그 입력데이타를 ASIC데이타버스(32)로 전송하기 위한 제2입력 레지스터(31)을 포함하는 제2ASIC(6)의 인터페이스부를 나타낸다.To obtain the access signal 26 in FIG. 3, data such as a read signal RD 12, a chip select signal CS 13, an address bus signal 14, a write signal WR 15, and the like. Access signals 26 using decoders 16 for encoding bus control signals and timing clock signals (CLK) 17 obtained by division of fast clock signals generated by the fast clock generator 11. Timing circuits 18 for controlling the timing of < RTI ID = 0.0 >), < / RTI > data input from the data bus 2 to the first input data bus 20, and data is output from the output data bus 21 to the data bus 2; A data bus interface buffer circuit 19 formed by an input buffer and a large output three-state buffer for output, a read signal 12 through which the data bus buffer circuit 19 controls the gate of the output three-state buffer, and By the AND gate 22 for taking the logic of the chip select signal 13 and the timing circuit 18, The output data bus 21 by opening the output data register R 25 for temporarily storing the output data 23 in accordance with the output timing signal 24 outputted therein and the gate thereof by the access signal 26. The input data from the first input data bus 20 is temporarily stored by the three-state buffer 27 and the write signal 15 for outputting the output data in the output data register 25, and the input data is stored. Input data is temporarily stored from the second input data bus 29 by the first input register 28 for transferring to the second input data bus 29 and the input timing signal 30 of the timing circuit 18. In addition, an interface portion of the second ASIC 6 including a second input register 31 for transferring the input data to the ASIC data bus 32 is shown.

이 구성에서는 기입신호(15) 하나만에 의해 동작되는 제1입력 레지스터(28)을 통해 연결된 제1 및 제2입력 데이타버스(20과 29)에 의해 형성된 2중 데이타버스 구조 때문에, 데이타버스(2)로부터의 데이타의 타이밍과 디코더(16)과, 타이밍회로(18)에서의 지연에 의해 지연된 타이밍회로(18)의 출력간의 오정합으로 인해 제2입력 레지스터(31)로 데이타전송의 우연한 사고가 효과적으로 방지할 수 있다.In this configuration, because of the dual data bus structure formed by the first and second input data buses 20 and 29 connected via the first input register 28 operated by only one write signal 15, the data bus 2 Accidental data transfer to the second input register 31 due to a mismatch between the timing of the data from < RTI ID = 0.0 >) < / RTI > and the output of the timing circuit 18 delayed by the decoder 16 and the delay in the timing circuit 18. Can be effectively prevented.

제4도를 참조하여 타이밍회로(18)의 상세한 구성을 설명하겠다.A detailed configuration of the timing circuit 18 will be described with reference to FIG.

제4도에 보인 바와같이, 타이밍회로들(18) 각각은 프리세트(pre-set)로서의 엑세스신호들(26)을 수신하는 프리세트와 갱신데이타(up dating date)의 기간과 동기하는 클록들 또는 주파수증배(frequency multiplication)에 의해 이 클록들로부터 얻은 더 고속클록들로 된 타이밍클록들(17a)를 갖는 제1D-Q플립플롭(33a), 제1D-Q플립플롭(33a)의 Q단자출력(26a)와 타이밍클록들(17a) 또는 그보다 고 속의 클록들로 된 타이밍클록들(17b)를 수신하는 제2D-Q플립플롭(33b-1)과, 제2D-Q플립플롭(33b-1)의 Q단자출력과 타이밍클록들(17b)를 수신하는 제3D-Q플립플롭(33b-2)와, 제2D-Q플립플롭(33b-1)의 Q단자출력과 제3D-Q플립플롭(33b-2)의

단자출력의 논리곱을 취해서 출력타이밍신호들(24)를 출력시키는 제1AND게이트(33c-1)과, 제3D-Q플립플롭(33b-2)의 Q단자출력과 제2D-Q플립플롭(33b-1)의

-단자출력의 논리곱을 취해서 입력타이밍신호들(30)을 출력하는 제2AND게이트(33c-2)를 포함한다.As shown in FIG. 4, each of the timing circuits 18 is clocked in synchronization with a period of preset and up dating date that receives the access signals 26 as a preset. Or the Q terminal of the first D-Q flip-flop 33a and the first D-Q flip-flop 33a with timing clocks 17a of faster clocks obtained from these clocks by frequency multiplication. A second D-Q flip-flop 33b-1 that receives the output 26a and timing clocks 17a or timing clocks 17b with clocks faster, and a second D-Q flip-flop 33b- 3D-Q flip-flop 33b-2 receiving Q terminal output and timing clocks 17b of 1), Q-terminal output and 3D-Q flip of 2D-Q flip-flop 33b-1 Of the flop 33b-2

The first AND gate 33c-1 for outputting the output timing signals 24 by taking the logical product of the terminal outputs, the Q terminal output of the 3D-Q flip-flop 33b-2, and the 2D-Q flip-flop 33b. -1) of

And a second AND gate 33c-2 which takes the logical product of the terminal outputs and outputs the input timing signals 30.

이 구성에서, 제1D-Q플립플롭(33a)의 Q단자출력(26a)는 엑세스신호(26)의 상승 또는 하강후 최초의 타이밍클록(17a)의 상승과 동기하는 신호로서, 이는 제2 및 제3D-Q플립플롭(33b-1과 3b-2)와 제1 및 제2AND게이트(33c-1과 33c-2)에 의해 형성되는 미분회로구성으로 들어가서 제1D-Q플립플롭(33a)의 Q단자출력(26a)의 상승 및 하강과 동기하는 출력 및 입력타이밍신호들(24와 30)이 제5도의 타이밍챠트에 보인 바와같이 출력되며, 타이밍(23 또는 32)는 타이밍(23)에 대한 디지탈처리기내의 데이타를 갱신하기 위한 타이밍과 타이밍(32)에 대한 디지탈처리를 행하기 위해 데이타가 안정되야 하는 타이밍을 나타낸다. 마이크로프로세서(1)로부터의 데이타 억세스가 이 타이밍과 중첩하면 정상 데이타전송이 성공적으로 수행될 수 없다. 제5도는 출력 및 입력타이밍신호(24와 30)이 타이밍(23 또는 32)와 상이한 타이밍들에서 이네이블상태에 있음을 나타낸다.In this configuration, the Q terminal output 26a of the first D-Q flip-flop 33a is a signal synchronized with the rise of the first timing clock 17a after the rise or fall of the access signal 26, which is the second and The differential circuit configuration formed by the 3D-Q flip-flops 33b-1 and 3b-2 and the first and second AND gates 33c-1 and 33c-2 enters the differential circuit configuration of the 1D-Q flip-flop 33a. Output and input timing signals 24 and 30 in synchronization with the rise and fall of the Q terminal output 26a are output as shown in the timing chart of FIG. 5, and the timing 23 or 32 is relative to the timing 23. FIG. The timing for updating data in the digital processor and the timing at which data should be stabilized for digital processing for timing 32 are shown. If data access from the microprocessor 1 overlaps with this timing, normal data transfer cannot be performed successfully. 5 shows that the output and input timing signals 24 and 30 are in an enabled state at timings different from the timing 23 or 32.

더우기, 제1 및 제2D-Q플립플롭(33a와 33b-1)간에 쉬프트 레지스터를 삽입함으로써 제5도에 보인 지연시간(△t)가 변동될 수 있다. 따라서 출력과 입력타이밍신호들(24와 30)의 타이밍들은 타이밍클록들(17a)를 변동시킴이 없이 타이밍(23 또는 32)에 대해 여러 상이한 타이밍을 고려함으로써 적당히 조정될 수 있다.Moreover, the delay time Δt shown in FIG. 5 can be varied by inserting the shift register between the first and second D-Q flip-flops 33a and 33b-1. Thus, the timings of the output and input timing signals 24 and 30 can be appropriately adjusted by considering various different timings for the timing 23 or 32 without varying the timing clocks 17a.

따라서, 이 실시예에 의하면, 마이크로프로세서(1)과 제1 및 제2ASIC(5와 6)간의 데이타전송이 특수 소프트웨어 또는 복잡한 인터페이스회로 없이도 성취될 수 있다. 왜냐하면, 이 실시예에서 제1 및 제2ASIC(5와 6)이 어드레스공간의 어떤 장소를 할당해주는 마이크로프로세서(1)의 주변소자들로서 효과적으로 간주될 수 있기 때문이다. 다시말해, 타이밍회로들(18)은 디지탈프로세싱시스템의 타이밍클록들에 의해 마이크로프로세서(1)로부터 억세스신호의 타이밍을 제어하며, 디지탈처리시스템에서 갱신데이타의 타이밍과 상이한 타이밍에 데이타전송을 수행하도록 출력 및 입력타이밍신호들(24와 30)이 제공된다.Thus, according to this embodiment, data transfer between the microprocessor 1 and the first and second ASICs 5 and 6 can be achieved without special software or complicated interface circuits. This is because, in this embodiment, the first and second ASICs 5 and 6 can be effectively considered as peripheral elements of the microprocessor 1 which allocates some place in the address space. In other words, the timing circuits 18 control the timing of the access signal from the microprocessor 1 by timing clocks of the digital processing system, and perform data transfer at a timing different from the timing of the update data in the digital processing system. Output and input timing signals 24 and 30 are provided.

그러므로, 마이크로프로세서(1)로부터의 데이타는 고속디지탈처리시스템의 고속클록을 사용하여 마이크로 프로세서(1)로부터의 데이타 억세스신호에 동기하여 고속디지탈처리시스템으로 전송될 수 있어 그러한 구성과 연관된 조래의 문제점없이 디지탈속도제어장치가 실현될 수 있다.Therefore, the data from the microprocessor 1 can be transmitted to the high speed digital processing system in synchronization with the data access signal from the microprocessor 1 using the high speed clock of the high speed digital processing system, thus causing problems associated with such configuration. The digital speed control device can be realized without.

제4도의 타이밍회로(18)을 마이크로프로세서(1)로부터의 억세스신호를 디지탈처리시스템의 타이밍클록과 동기시키기 위한 동기회로로 대치시켜 이 동기회로의 출력을 인터페이스회로에 제공하면 상술한 실시예에서 설명된 것과 비슷한 효과를 얻을 수 있다.The timing circuit 18 of FIG. 4 is replaced with a synchronization circuit for synchronizing the access signal from the microprocessor 1 with the timing clock of the digital processing system to provide the output of this synchronization circuit to the interface circuit. Similar effects as described can be achieved.

보다 구체적으로, 상기 실시예에서 타이밍회로(18) 각각은 제6도에 보인 동기회로(34)로 대치될 수 있다. 이 동기회로(34)는 복수의 D-Q플립프롭(35)를 포함하며, 각 플립플롭은 디코더(16)으로부터의 억세스신호(26)과 타이밍클록신호(17)을 수신해서 Q단자출력으로서 타이밍신호(36)이 출력되어 인터페이스 레지스터들에 입력된다. 이 경우에, 각 인터페이스 레지스터들도 또한 제7도에 보인 바와같이 복수의 D-Q플립플롭(37)에 의해 형성될 수 있으며, 여기서 각 D-Q플립플롭(37)은 동기회로(34)로부터의 타이밍신호(36)가 입력신호(38)을 수신하며, 또한 그의 Q단자출력으로서 출력신호(39)를 출력한다.More specifically, in the above embodiment, each of the timing circuits 18 may be replaced by the synchronization circuit 34 shown in FIG. This synchronization circuit 34 includes a plurality of DQ flip-flops 35, each flip-flop receiving the access signal 26 and the timing clock signal 17 from the decoder 16 and outputting the timing signal as the Q terminal output. 36 is output and input to the interface registers. In this case, each interface register may also be formed by a plurality of DQ flip-flops 37, as shown in FIG. 7, wherein each DQ flip-flop 37 is a timing signal from the synchronization circuit 34. 36 receives an input signal 38, and also outputs an output signal 39 as its Q terminal output.

그러나, 특히 마이크로프로세서(1)에 의해 억세스되는 데이타가 디지탈처리시스템에서 고속처리에 의해 처리되는 상태에 있을때 동기회로(34)의 D-Q플립플롭(35)로 인한 지연시간의 변화를 고려해서 동기용 타이밍클록을 선택해야 하는 것이 지적된다. 이러한 이유때문에, 이 경우 오히려 타이밍클록을 발생시키기에 적합한 주파수 분할카운터의 설계가 어려울 수 있다.However, especially when the data accessed by the microprocessor 1 is in the state of being processed by the high speed processing in the digital processing system, the synchronization is considered in consideration of the change in the delay time caused by the DQ flip-flop 35 of the synchronization circuit 34. It is pointed out that a timing clock must be selected. For this reason, it may be difficult to design a frequency division counter suitable for generating a timing clock in this case.

타이밍회로(18)을 사용하는 상기 실시예에서는 주파수 분할 카운터의 설계에 관한 문제점이 제거될 수 있다. 왜냐하면 타이밍신호(24와 30)의 타이밍을 타이밍회로(18)내에 쉬프트 레지스터를 삽입함으로써 쉽게 변동될 수 있기 때문에 타이밍클록을 변동시킬 필요가 없고, 또한 타이밍회로(18)에 제공된 타이밍클록들은 상술한 바와같이 디지탈처리시스템에서의 처리를 동기시키는 타이밍클록보다 높은 고속클록이기 때문이다.In the above embodiment using the timing circuit 18, the problem regarding the design of the frequency division counter can be eliminated. Because the timing of the timing signals 24 and 30 can be easily changed by inserting the shift register into the timing circuit 18, there is no need to change the timing clock, and the timing clocks provided to the timing circuit 18 are as described above. This is because the clock is higher than the timing clock for synchronizing the processing in the digital processing system.

본 발명의 청구범위로부터 벗어나지 않는 범위내에서 상술한 실시예들을 여러 가지로 변형 개조할 수 있다.The above-described embodiments may be variously modified and modified without departing from the scope of the claims of the present invention.

Claims

정상속도 타이밍에서, 정상속도제어처리를 행하기 위한 마이크로프로세서수단(1)과, 상기 정상속도 타이밍보다 빠른 고속타이밍에서 고속제어처리를 행하기 위한 고속디지탈처리수단(6)과, 상기 마이크로프로세서수단(1)과 상기 고속디지탈처리수단(6)간의 데이타전송을 인터페이스하되, 데이타전송의 타이밍에 관한 정보를 함유하지 않는 데이타를 인터페이스하기 위한 인터페이스 레지스터수단(25, 31)과, 상기 인터페이스 레지스터수단(24, 31)을 통한 상기 데이타전송의 타이밍을 타이밍신호에 의해 제어할 경우, 상기 마이크로프로세서수단(1)로부터 억세스신호(26)을 수신하여 그 억세스신호(26)을 사용하여 고속타이밍에 준하여 타이밍신호(24, 30)를 발생시키는 타이밍회로수단(18)과, 상기 정상속도제어처리와 고속제어처리에 따라 전기 모터의 동작을 제어하는 수단(52)을 포함하는 것이 특징인 전기모터의 디지탈 속도제어장치.Microprocessor means (1) for performing a normal speed control process at a normal speed timing, high speed digital processing means (6) for performing a high speed control process at a high speed timing faster than said normal speed timing, and said microprocessor means Interface register means (25, 31) for interfacing data transfer between (1) and said high-speed digital processing means (6), and for interfacing data that does not contain information on the timing of the data transfer, and said interface register means ( In the case of controlling the timing of the data transfer through the 24 and 31 by the timing signal, the access signal 26 is received from the microprocessor means 1 and the timing is controlled in accordance with the high speed timing using the access signal 26. Timing circuit means 18 for generating signals 24 and 30, and operation of the electric motor in accordance with the normal speed control process and the high speed control process. Digital speed control device of an electric motor characterized by comprising means (52) for controlling.

제1항에 있어서, 상기 타이밍회로수단(18)은 상기 고속디지탈처리수단(6)에서 데이타가 갱신되는 타이밍과 다르도록 인터페이스 레지스터수단(25, 31)을 통해 데이타전송 타이밍을 제어하는 것이 특징인 전기 모터의 디지탈 속도제어장치.2. The timing circuit means (18) according to claim 1, characterized in that the timing circuit means (18) controls the data transfer timing through the interface register means (25, 31) so as to differ from the timing at which data is updated in the high speed digital processing means (6). Digital speed controller of electric motor.

제1항에 있어서, 상기 인터페이스 레지스터수단(25, 31)은 상기 마이크로프로세서수단(1)으로부터의 억세스신호의 타이밍에서 상기 마이크로프로세서수단(1)으로부터 데이타를 수신하여 상기 타이밍회로수단(18)으로부터의 타이밍신호의 타이밍에서 상기 고속디지탈처리수단(6)으로 출력하는 것이 특징인 전기모터의 디지탈 속도제어장치.2. The apparatus according to claim 1, wherein the interface register means (25, 31) receives data from the microprocessor means (1) at the timing of the access signal from the microprocessor means (1) and from the timing circuit means (18). And outputting to the high speed digital processing means (6) at the timing of the timing signal of the electric motor.

제1항에 있어서, 상기 인터페이스 레지스터수단(25, 31)은 상기 타이밍회로수단(18)으로부터의 타이밍신호의 타이밍에서 상기 고속디지탈처리수단(6)으로부터 데이타를 수신하여 상기 마이크로프로세서수단(1)으로부터의 억세스신호의 타이밍에서 상기 마이크로프로세서수단(1)으로 출력하는 것이 특징인 전기모터의 디지탈 속도제어장치.2. The microprocessor means (1) according to claim 1, wherein the interface register means (25, 31) receives data from the high speed digital processing means (6) at the timing of the timing signal from the timing circuit means (18). Digital speed control apparatus for an electric motor, characterized in that output to the microprocessor means (1) at the timing of the access signal from the.

제1항에 있어서, 상기 타이밍회로수단(18)은 억세스신호(26)을 수신하여 고속타이밍과 동기하는 타이밍에서 Q단자출력을 생성하는 프리세트를 갖는 D-Q플립플롭회로(33a)와, 상기 D-Q플립플롭회로의 Q단자출력을 수신하여 타이밍신호(24, 30)를 생성하는 미분회로(33b-1,33B-2,33c-1,33c-2)를 포함하는 것이 특징인 전기모터의 디지탈 속도제어장치.2. The DQ flip-flop circuit 33a according to claim 1, wherein the timing circuit means 18 has a preset for receiving the access signal 26 and generating a Q terminal output at a timing synchronized with high speed timing. Digital speed of an electric motor characterized by including differential circuits 33b-1, 33B-2, 33c-1, 33c-2 which receive the Q terminal output of the flip-flop circuit and generate timing signals 24, 30. Control unit.

제5항에 있어서, 상기 타이밍회로수단은 상기 D-Q플립플롭회로와 상기 미분회로 사이에 삽입되는 쉬프트 레지스터수단을 더 포함하는 것이 특징인 전기모터의 디지탈 속도제어장치.6. The apparatus of claim 5, wherein said timing circuit means further comprises shift register means inserted between said D-Q flip-flop circuit and said differential circuit.

제1항에 있어서, 상기 타이밍회로수단(18)은 고속타이밍을 주파수 증배하여 얻은 타이밍을 사용하는 것이 특징인 전기모터의 디지탈 속도제어장치.2. A digital speed control apparatus for an electric motor according to claim 1, wherein said timing circuit means (18) uses timing obtained by frequency multiplying the high speed timing.

제1항에 있어서, 상기 고속디지탈처리수단은 적어도 하나의 어프리케이션 스페시픽 인터그레이티드서키트(ASIC)(5, 6)를 포함하는 것이 특징인 전기모터의 디지탈 속도제어장치.2. The apparatus of claim 1, wherein the high speed digital processing means comprises at least one application specific integrated circuit (ASIC) (5, 6).