KR940002813B1 - Input wave generator - Google Patents
Input wave generator Download PDFInfo
- Publication number
- KR940002813B1 KR940002813B1 KR1019910024867A KR910024867A KR940002813B1 KR 940002813 B1 KR940002813 B1 KR 940002813B1 KR 1019910024867 A KR1019910024867 A KR 1019910024867A KR 910024867 A KR910024867 A KR 910024867A KR 940002813 B1 KR940002813 B1 KR 940002813B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- inverter
- output
- input
- outputting
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 14
- 238000001514 detection method Methods 0.000 description 13
- 238000003708 edge detection Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
제1도는 종래 위상비교기의 입력파형 발생기 구성도.1 is a configuration diagram of an input waveform generator of a conventional phase comparator.
제2도는 이진 정보화된 신호와 바이페이즈(Bi-phase)신호와의 변조 관계를 설명하기 위한 파형도.2 is a waveform diagram for explaining a modulation relationship between a binary information signal and a bi-phase signal.
제3도는 본 발명 위상비교기의 입력파형 발생기의 구성도.3 is a configuration diagram of an input waveform generator of the phase comparator of the present invention.
제4도는 본 발명 위상비교기의 입력파형 발생기의 동작파형도.4 is an operational waveform diagram of an input waveform generator of the phase comparator of the present invention.
제5도는 본 발명을 이용한 2배속채배기의 구성도.5 is a block diagram of a double speed drainer using the present invention.
제6도는 본 발명을 이용한 2배속채배기의 동작파형도이다.6 is an operation waveform diagram of a double speed drainer using the present invention.
본 발명은 PLL(Phase Locked Loop)의 입력부인 위상비교기의 입력파형 발생기에 관한 것이다.The present invention relates to an input waveform generator of a phase comparator that is an input of a phase locked loop (PLL).
원칩화로 사용이 증가되고 있는 PLL은 코일이나 인덕터없이 주파수의 선택적 튜닝(frequency-selective tuning)과 필터링(filtering)을 제공해주는 시스템으로써, 기본적으로 위상비교기, 저역통과필터, VCD(Voltage Controlled Oscillator)로 구성되어 있는바, 그 중 위상비교기는 입력소오스인 기준 주파수와 상기 VCD의 출력주파수를 입력하여 이 두 신호간의 위상 및 주파수를 비교하여 소정의 신호를 발생하는 회로이다. 기준 주파수를 발생하는 종래의 입력파형 발생기는 제1도에 도시한 바와 같이 2개의 플립플롭(F1,F2)과 하나의 익스클루시브오아게이트(E0)로 구성되어 있었다. 따라서 이러한 구성을 갖는 종래의 '입력파형 발생기는 입력데이타(D)의 에지신호검출회로가 플립플롭으로 구성되어 있기 때문에 입력데이타(D)의 샘플링신호인 클럭신호(C K)의 공급이 없거나 불안정하면 입력데이타(D)의 에지신호 검출이 매우 불안정하다고 하는 결점이 있다.PLL, which is increasingly used as a one-chip, is a system that provides frequency-selective tuning and filtering without coils or inductors. It is basically a phase comparator, a low pass filter, and a voltage controlled oscillator (VCD). Among them, a phase comparator is a circuit for generating a predetermined signal by inputting a reference frequency, which is an input source, and an output frequency of the VCD, comparing the phase and frequency between the two signals. The conventional input waveform generator for generating the reference frequency is composed of two flip-flops F 1 and F 2 and one exclusive o gate E0 as shown in FIG. Therefore, in the conventional input waveform generator having such a configuration, if the edge signal detection circuit of the input data D is flip-flop, if the supply of the clock signal CK, which is a sampling signal of the input data D, is not available or unstable, There is a drawback that the edge signal detection of the input data D is very unstable.
따라서 본 발명은 아날로그 CMOS를 이용하여 입력데이타의 에지신호를 검출함으로써 입력데이타의 에지신호 검출을 안정하게 할 수 있는 위상비교기의 입력파형 발생기를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide an input waveform generator of a phase comparator capable of stably detecting edge signals of input data by detecting edge signals of input data using analog CMOS.
본 발명의 또 다른 목적은 상기 위상비교기의 입력파형 발생기를 이용하여 고속의 2배속 채배기를 제공하는데 있다.Still another object of the present invention is to provide a high speed double speed multiplier using the input waveform generator of the phase comparator.
상기한 목적을 달성하기 위한 본 발명 위상비교기의 입력파형 발생기는 위상비교기의 입력파형발생기에 있어서, 전송라인(30)으로부터 전송되어지는 바이페이즈 신호(BPD)를 반전하여 출력하는 인버터(I1)와, 상기 인버터(I1)에 직렬접속되어 인버터( I1)의 출력을 반전하여 출력하는 인버터(I2)와, 상기 인버터(I1)의 출력을 입력단자(B2)로, 상기 인버터(I2)의 출력을 입력단자(A1)로 각각 입력하여 상기 바이페이즈 신호(BPD)의 하강에지신호를 검출하여 출력하는 제1에지신호 검출부(10)와, 상기 인버터(I1)의 출력을 입력단자(A2)로, 상기 인버터(I2)의 출력을 입력단자(B2)로 각각 입력하여 상기 바이페이즈신호(BPD)의 상승에지신호를 검출하여 출력하는 제2에지신호검출부(20)와, 제1, 제2에지검출부(10,20)의 출력을 입력하여 두 입력의 논리합신호를 출력하는 OR게이트(O1)와, 상기 OR게이트(O1)의 출력 및 소정의 주기를 가지는 클럭신호를 입력하여 두 입력의 반전논리곱 신호를 출력하는 낸드게이트(NA1)로 구성된 것을 특징으로 한다.In order to achieve the above object, the input waveform generator of the phase comparator of the present invention is an input waveform generator of the phase comparator. The inverter I 1 inverts and outputs the biphase signal BPD transmitted from the transmission line 30. and, to the inverter (I 1) are series-connected inverters (I 1) inverter (I 2) and the inverter (I 1) an input terminal (B 2) the output of the inverting and outputting the output of the said inverter A first edge signal detector 10 for inputting an output of (I 2 ) to an input terminal A 1 to detect and output a falling edge signal of the biphase signal BPD, and the inverter I 1 A second edge signal detector for detecting and outputting a rising edge signal of the bi-phase signal BPD by inputting an output to an input terminal A 2 and an output of the inverter I 2 to an input terminal B 2 , respectively. (20) and the outputs of the first and second edge detection units (10, 20) to input the logical sum signal of the two inputs Characterized in that consists of the output OR gate (O 1) and the OR gate (O 1) output, and a NAND gate (NA 1) and outputting the inverted logical product signal of the two inputs to input a clock signal having a predetermined cycle to It is done.
또한 제1에지신호검출부(10)는 입력되어지는 신호를 반전하여 출력하는 인버터(I3)와, 인버터(I3)의 출력단에 접속되어 인버터(I3)의 출력이 지수함수의 파형이 되도록 하는 캐패시터(C1)와, 상기 인버터(I3)와 커패시터(C1)의 접속점에 접속되어 지수함수 파형을 갖는 신호를 입력하여 소정의 펄스폭을 갖는 신호를 출력하는 인버터(I4)와, 상기 인버터(I2)의 출력과 인버터(I4)의 출력을 입력하여 두 입력의 반전논리합신호를 출력하는 노아게이트(NO1)로 구성되고, 제2에지신호검출부(20)는 입력되어 지는 신호를 반전하여 출력하는 인버터(I5)와, 상기 인버터(I3)의 출력단에 접속되어 인버터(I5)의 출력이 지수함수의 파형이 되도록 하는 캐패시터(C2)와, 상기 인버터(I5)와 캐패시터(C2)의 접속점에 접속되어 지수함수 파형을 갖는 신호를 입력하여 소정의 펄스폭을 갖는 신호를 출력하는 인버터(I6)와, 상기 인버터(I1)의 출력과 인버터(I4)의 출력을 입력하여 두 입력의 반전논리합 신호를 출력하는 노아게이트(NO2)로 구성된다.In addition, the first edge signal detection unit 10 is connected to an inverter I 3 for inverting and outputting an input signal and an output terminal of the inverter I 3 so that the output of the inverter I 3 becomes an exponential waveform. an inverter (I 4) to the capacitor (C 1) and is connected to the connection point of the inverter (I 3) and a capacitor (C 1) to input a signal that has exponential waveform for outputting a signal having a predetermined pulse width, and And a noar gate NO 1 for inputting the output of the inverter I 2 and the output of the inverter I 4 to output the inverted logical sum signals of the two inputs, and the second edge signal detection unit 20 is input. An inverter I 5 for inverting and outputting a loss signal, a capacitor C 2 connected to an output terminal of the inverter I 3 so that the output of the inverter I 5 becomes an exponential waveform, and the inverter ( I 5) and is connected to the connection point of the capacitor (C 2) input a signal that has exponential waveform The NOR gate (NO outputting the inverted logical sum signal of the two inputs to the output of the inverter (I 6) and an output and an inverter (I 4) of the inverter (I 1) for outputting a signal having a predetermined pulse width 2 )
이하, 본 발명 위상비교기의 입력파형 발생기를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, an input waveform generator of the phase comparator of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 제3도의 전송라인(30)으로부터 전송되어지는 바이페이즈 신호(Bi-ph ase signal)와 변조되기 이전의 이진 정보화된 신호와의 변조관계를 나타내는 파형도로서, (a)는 이진 정보화된 신호(BD), (b)는 바이페이즈 변조신호(BPD), (c)는 상기 이진 정보화된 신호(BD)를 샘플링하는 클럭신호(TCLK)이다.FIG. 2 is a waveform diagram showing a modulation relationship between a bi-ph ase signal transmitted from the transmission line 30 of FIG. 3 and a binary information signal before it is modulated. FIG. The signals BD and (b) are bi-phase modulation signals BPD and (c) are clock signals TCLK for sampling the binary information signal BD.
제2도에서 보는 바와 같히 상기 이진 정보화된 신호(BD)의 저 레벨(Logic 0)은 소정의 주파수 f1으로, 고 레벨(Logic 1)은 상기 주파수 fl의 2배 주파수를 갖는 f2로 바이페이즈 변조된다.As shown in FIG. 2, the low level Logic 0 of the binary information signal BD is at a predetermined frequency f1, and the high level Logic 1 is biphase modulated to f2 having a frequency twice the frequency fl. do.
제4도는 제3도 본 발명 위상비교기의 입력파형 발생기의 동작파형도로서, (a)는 제3도의 전송라인(30)으로부터 전송되어지는 바이페이즈 신호(BPD), (b)는 제1에지신호검출부(10)의 출력신호파형도, (c)는 제2에지신호검출부(20)의 출력신호파형도, (d)는 오아게이트(O1)의 출력신호 파형도, (e)는 소정의 주기를 가지고 낸드게이트(10)의 입력신호를 필터링하는 클럭신호(CLK2), (f)는 낸드게이트(NA1)의 출력신호파형도로서 위상비교기에 입력되는 기준신호(R), (g)는 상기 기준신호(R)와 함께 위상비교기에 입력되는 VCD 출력신호를 n(임의의 양의 정수) 분주한 클럭신호(CLK1)이다.4 is an operation waveform diagram of an input waveform generator of the phase comparator of the present invention, in which (a) is a biphase signal (BPD) transmitted from the transmission line 30 of FIG. The output signal waveform diagram of the signal detector 10, (c) is the output signal waveform diagram of the second edge signal detector 20, (d) is the output signal waveform diagram of the oragate (O 1 ), (e) is a predetermined The clock signal CLK2 for filtering the input signal of the NAND gate 10 with a period of (f) is an output signal waveform diagram of the NAND gate NA 1 , and the reference signal R, which is input to the phase comparator, (g ) Is a clock signal CLK 1 obtained by dividing the VCD output signal input to the phase comparator together with the reference signal R by n (any positive integer).
상기한 제4도의 동작파형도를 참조하여 제3도의 동작예를 상세히 설명한다.An operation example of FIG. 3 will be described in detail with reference to the operation waveform diagram of FIG. 4 described above.
제4a도와 같은 바이페이즈신호(BPD)가 전송라인(30)에 실려 전송되어 지면 이는 인버터(I1)로 입력된다. 인버터(I1)는 바이페이즈신호(BPD)를 반전시켜 출력한다. 인버터(I1)에 직렬접속된 인버터(I2)는 인버터(I1)의 출력을 반전시켜 출력한다. 인버터(I1)의 출력은 바이페이즈신호(BPD)의 반전신호이고 제1에지신호검출부(10)의 입력단자( B1)와 제2에지신호검출부(20)의 입력단자(A2)에 입력된다. 그리고 상기 인버터(I2)의 출력은 바이페이즈신호(BPD)의 지연신호이고 제1에지신호검출부(10)의 입력단자(A1)와 제2에지신호검출부(20)의 입력단자(B2)에 입력된다. 제1에지신호검출부(10)의 입력단자(B1)에 연결된 인버터(I3)는 상기 반전신호를 입력하여 그 인버터(I3)의 출력단에 연결된 특정용량을 갖는 캐패시터(C1)에 의해 지수함수를 그리는 즉, 아날로그 파형을 출력한다. 인버터(I3)에 직렬접속된 인버터(I4)는 그 아날로그 파형을 입력하여 소정의 펄스폭을 갖는 구형파를 발생한다. 제1에지신호검출부(10)의 출력단인 노아게이트(NO1)는 그 구형파 및 제1에지신호검출부(10)의 입력단자(A1)의 신호를 반전논리합하여 제4b도와 같이 바이페이즈신호(BPD)의 하강에지 검출신호를 출력한다.When the bi-phase signal BPD as shown in FIG. 4A is carried on the transmission line 30 and transmitted, it is input to the inverter I 1 . The inverter I 1 inverts and outputs the biphase signal BPD. Connected in series to the inverter (I 1) inverter (I 2), and outputs by inverting the output of the inverter (I 1). The output of the inverter (I 1) is the inverted signal and the first input terminal of the edge signal detection unit (10), (B 1) and the input terminal (A 2) of the second edge signal detection section 20 of the bi-phase signal (BPD) Is entered. The output of the inverter I 2 is a delay signal of the bi-phase signal BPD, and the input terminal A 1 of the first edge signal detection unit 10 and the input terminal B 2 of the second edge signal detection unit 20. ) Is entered. The inverter I 3 connected to the input terminal B 1 of the first edge signal detector 10 is inputted by the inverted signal and has a capacitor C 1 having a specific capacitance connected to the output terminal of the inverter I 3 . Draw an exponential function, that is, output an analog waveform. The inverter I 4 connected in series with the inverter I 3 inputs its analog waveform to generate a square wave having a predetermined pulse width. The NOA gate NO 1 , which is an output terminal of the first edge signal detection unit 10, inverts and logically combines the square wave and the signal of the input terminal A 1 of the first edge signal detection unit 10 to produce a biphase signal ( Output the falling edge detection signal of BPD).
한편, 제2에지신호검출부(20)의 입력단자(A2)에는 상기 제1에지신호검출부 (10)의 입력단자(B1), 제2에지신호검출부(20)의 입력단자(B2)에는 상기 제1에지신호검출부(10)의 입력단자(A1)의 신호가 각각 입력된다. 그리하여 상기 제2에지신호검출부 (20)는 제1에지신호검출부(10)와 동일 동작으로 제4c도와 같이 바이페이즈신호(BPD)의 상승에지 검출신호를 출력한다. 상기 제1, 제2에지신호검출부(10,20)의 출력을 입력하는 오아게이트(O1)는 두 입력을 논리합하여 제4d도와 같이 바이페이즈(BPD)의 상승 및 하강에지를 검출한 신호를 출력한다. 여기서 이진 정보화된 신호의 LOGIC 0, LOGIC 1에 대한 상기 바이페이즈 신호(BPD)의 fl, f2의 주파수 다르기 때문에 오아게이트(O1)의 출력신호는 주기성이 없다. 낸드게이트(NA1)는 상기 비 주기 신호 및 제4e도와 같은 위상 및 주기를 갖는 클럭신호(CLK2)을 입력하여 그 두 입 력을 반전논리합하여 제4f도와 같이 주기성이 있는 신호(R)를 발생한다. 발생한 신호(R)는 제4g도와 같이 PLL의 VCO출력이 분주회로를 거쳐 발생된 클럭신호(CLK1)와 함께 PLL의 위상비교기에 입력되는 기준신호(R)이다.On the other hand, the second edge of the input terminal (A 2) of the signal detecting unit 20 has the first edge input terminal of the signal detector (10), (B 1), a second input terminal (B 2) of the edge signal detector 20 The signals of the input terminal A 1 of the first edge signal detection unit 10 are respectively input to the signals. Thus, the second edge signal detection unit 20 outputs the rising edge detection signal of the bi-phase signal BPD in the same operation as the first edge signal detection unit 10 as shown in FIG. 4C. The oragate O 1 , which inputs the outputs of the first and second edge signal detectors 10 and 20, combines the two inputs to detect a signal of rising and falling edges of the bi-phase BPD as shown in FIG. 4d. Output Here, the output signals of the oragates O 1 have no periodicity because the frequencies of fl and f2 of the biphase signal BPD for LOGIC 0 and LOGIC 1 of the binary information signal are different. The NAND gate NA 1 inputs the aperiodic signal and the clock signal CLK2 having the phase and the period as shown in FIG. 4e, and inverts and logics the two inputs to generate the signal R having the periodicity as shown in FIG. do. The generated signal R is the reference signal R input to the phase comparator of the PLL together with the clock signal CLK1 generated by the VCO output of the PLL through the division circuit as shown in FIG. 4G.
제5도는 본 발명을 위한 2배속채배기로서, 제3도의 낸드게이트(NA10)의 전단회로와 같다. 즉, 제3도에 도시한 본 발명 위상비교기의 입력파형발생기에서 낸드게이트 (NA10)를 제거하면 본 발명을 2배속채배기로 사용할 수 있다.5 is a double speed multiplier for the present invention, which is the same as the front end circuit of the NAND gate NA 10 of FIG. That is, when the NAND gate NA 10 is removed from the input waveform generator of the phase comparator of the present invention shown in FIG. 3, the present invention can be used as a double speed multiplier.
제6도는 제5도에 도시한 2배속채배기의 동작파형도로서, (a)는 제5도의 전송라인(300)으로부터 전송되어지는 2배속채배기의 입력신호(ID), (b)는 인버터(I30)의 출력신호, (c)는 NOR게이트(NO10)의 출력신호, (d)는 인버터(I50)의 출력신호, (e)는 NOR게이트(NO20)의 출력신호, (f)는 OR(O10)게이트의 출력신호(0D)이다.6 is an operation waveform diagram of the double speed multiplier shown in FIG. 5, (a) shows input signals ID of the double speed multiplier transmitted from the transmission line 300 of FIG. 5, and (b) The output signal of the inverter I 30 , (c) the output signal of the NOR gate NO 10 , (d) the output signal of the inverter I 50 , (e) the output signal of the NOR gate NO 20 , (f) is the output signal 0D of the OR (O 10 ) gate.
제6a도와 같이 일정 주파수를 갖는 신호(ID)가 전송라인(300)으로부터 전송되어지면 인버터(I10)는 이 입력신호(ID)를 반전하여 출력한다. 상기 인버터(I10)에 직렬접속된 인버터(I20)는 그 입력을 반전하여 출력한다. 상기 인버터 (I10)의 출력은 또한 인버터(I30)에 입력되어 그 인버터(I30)의 출력단에 접속된 캐패시터(C10)에 의해 제6b도와 같이 지수파형을 갖는 즉. 아날로그 신호로 출력된다.When a signal ID having a predetermined frequency is transmitted from the transmission line 300 as shown in FIG. 6A, the inverter I 10 inverts and outputs the input signal ID. The inverter I 20 connected in series with the inverter I 10 inverts its input and outputs it. The output of the inverter (I 10) also having an index that is a waveform as shown by the help 6b to the capacitor (C 10) connected to the output terminal of the inverter (I 30) is input to the inverter (I 30). It is output as an analog signal.
이 아날로그 신호는 인버터(I40)에 입력되어 상기 입력신호(ID)의 1/2펄스폭을 갖는 신호로 출력된다. 인버터(I20) 및 인버터(I40)의 출력은 노아게이트(NO10)에 의해 반전논리합되어 제6c도와 같이 입력신호(ID)의 하강에지 부분에서 그 입력신호(ID)의 1/2펄스폭을 갖는 신호로 출력된다. 한편 제2에지신호검출부(200)의 입력단자(A2,B2)에는 제1에지신호검출부(100)의 입력단자(B1,A1)의 신호가 각각 입력되어 인버터(I50)의 출력은 제6d도와 같이, 노아게이트(NO20)의 출력신호(ID)의 1/2펄스폭을 갖는 신호로 출력된다. 상기 노아게이트(NO10,NO20)의 출력은 오아게이트(O10)에 의해 논리합되어 제6f도와 같이 입력신호(ID)의 2배 주파수를 갖는 신호로 출력된다.The analog signal is input to the inverter I 40 and output as a signal having a half pulse width of the input signal ID. The outputs of the inverter I 20 and the inverter I 40 are inverted and logic by the NOA gate NO 10 so that half pulses of the input signal ID at the falling edge of the input signal ID as shown in FIG. It is output as a signal having a width. Meanwhile, the second edge signal input terminal of the detector (200) (A 2, B 2) has a first edge input terminal of the signal detector (100) (B 1, A 1) a signal is input to each of the inverter (I 50) The output is output as a signal having a half pulse width of the output signal ID of the NOA gate NO 20 , as shown in FIG. 6D. The outputs of the NOA gates NO 10 and NO 20 are ORed by the OR gate O 10 and output as a signal having a frequency twice the input signal ID as shown in FIG. 6F.
상술한 바와 같이 본 발명에 따른 위상비교기의 입력파형 발생기는 바이페이즈 입력신호를 샘플링하는 클럭신호를 필요로 하지 않기 때문에 충격요소등에 의한 클럭신호의 불안정 요인이 완전히 없어진다.As described above, since the input waveform generator of the phase comparator according to the present invention does not require a clock signal for sampling the biphase input signal, the factor of instability of the clock signal due to the impact element or the like is completely eliminated.
따라서 본 발명은 위상비교기의 입력파형 발생기를 포함한 시스템계에 안전성을 중가시켜 주는 효과가 있다.Therefore, the present invention has an effect of increasing safety in a system system including an input waveform generator of a phase comparator.
또한 본 발명 위상비교기의 입력파형 발생기를 조금 변형하여 고속의 2배속 채배기를 실현할 수 있는 효과가 있다.In addition, the input waveform generator of the phase comparator of the present invention is slightly modified to realize a high speed double speed multiplier.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024867A KR940002813B1 (en) | 1991-12-28 | 1991-12-28 | Input wave generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024867A KR940002813B1 (en) | 1991-12-28 | 1991-12-28 | Input wave generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015360A KR930015360A (en) | 1993-07-24 |
| KR940002813B1 true KR940002813B1 (en) | 1994-04-02 |
Family
ID=19326419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024867A KR940002813B1 (en) | 1991-12-28 | 1991-12-28 | Input wave generator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002813B1 (en) |
-
1991
- 1991-12-28 KR KR1019910024867A patent/KR940002813B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015360A (en) | 1993-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4437072A (en) | Lock detecting circuit for phase-locked loop frequency synthesizer | |
| CA1282465C (en) | Phase-locked loop | |
| EP0440389A2 (en) | Tuned ring oscillator and clock generation circuit provided therewith | |
| KR930003584A (en) | Phase Detectors for Ultra High Frequency Clocks and Data Recovery Circuits | |
| US4354124A (en) | Digital phase comparator circuit | |
| US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
| EP0010959A1 (en) | Phase lock loop | |
| JPS5941338B2 (en) | Clock pulse regeneration circuit | |
| US5418822A (en) | Configuration for clock recovery | |
| CA2131104C (en) | Signal processing device having pll circuits | |
| US3609408A (en) | Clock pulse generator | |
| US4686482A (en) | Clock signal arrangement for regenerating a clock signal | |
| US4646167A (en) | Time code decoder | |
| KR940002813B1 (en) | Input wave generator | |
| US3518456A (en) | Apparatus for regenerating timer pulses in the processing of binary information data | |
| US6229357B1 (en) | Frequency divider and method | |
| US3805182A (en) | Device for controlling the frequency and phase of an oscillator | |
| US3573637A (en) | Timing system with output representing predetermined and constant phase displacement from variable requency input | |
| JPH05218897A (en) | Locking device for dual pll (phase locked loop) | |
| JP3019422B2 (en) | Phase comparator | |
| SU1732465A1 (en) | Controlled divider of pulse repetition frequency | |
| KR100257870B1 (en) | Phase control device | |
| KR940005057Y1 (en) | Master clock circuit | |
| RU1800599C (en) | Pulse signal device | |
| JPH0456493B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070327 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |