KR940002145B1 - Level 3-3 network unit operating apparatus for signal repeating system - Google Patents
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Abstract
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Description
제1도는 신호중계기 이중화 구성도.1 is a signal repeater configuration diagram.
제2도는 신호메세지 처리 모듈 이중화 구성도.2 is a redundant configuration of signal message processing module.
제3도는 신호메세지 처리 서브 모듈 이중화 구성도.3 is a redundancy diagram of a signal message processing submodule.
제4도는 하나의 레벨 2 유니트로 입력된 신호메세지 흐름도.4 is a signal message flow chart input into one level 2 unit.
제5도는 레벨 3 유니트의 기능 블럭도.5 is a functional block diagram of a level 3 unit.
제6도는 레벨 3-3 유니트의 기능 블럭도.6 is a functional block diagram of a level 3-3 unit.
제7도는 레벨 2 유니트의 기능 블럭도.7 is a functional block diagram of a level 2 unit.
제8도는 상용화된 DPRAM도.8 is a commercially available DPRAM.
제9도는 본 발명의 레벨 3-3 연결망 유니트 구성도.9 is a schematic diagram of a level 3-3 network unit of the present invention.
제10도는 상용화된 MPRAM도.10 is a commercially available MPRAM.
제11도는 본 발명의 또 다른 실시예로서 레벨 3-3 연결망 유니트 구성도.11 is a schematic diagram of a level 3-3 network unit as another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
110a, 110b : 레벨 3-3 연결망 110 : 신호메세지 처리 모듈110a, 110b: Level 3-3 network 110: Signal message processing module
120 : 신호망 관리 모듈 130 : O＆M(운용 및 유지보수) 시스템120: signal network management module 130: O & M (operation and maintenance) system
140 : 터미널(콘솔) 200a, 200b : 레벨 3-3 연결망140: terminal (console) 200a, 200b: level 3-3 network
210 : 신호메세지 처리 모듈 220a 내지 220n : 레벨 3 유니트210: signal message processing module 220a to 220n: level 3 unit
320a, 230b : 레벨 3-3 연결망 유니트320a, 230b: Level 3-3 network unit
330a, 330b : 레벨 2-3 연결망(병렬 버스)330a, 330b: Level 2-3 network (parallel bus)
340a 내지 340n : 레벨 2 유니트340a to 340n: level 2 unit
350a, 350b : 레벨 3 유니트에 분산된 메모리350a, 350b: memory distributed in level 3 units
360a, 360b : 레벨 3-3 연결망 유니트에 분산 메모리360a, 360b: Distributed memory in level 3-3 network units
370a 내지 370b : 레벨 2 유니트에 분산된 분산 메모리370a to 370b: distributed memory distributed in level 2 units
900a, 900b : 병렬 버스 콘넥터900a, 900b: Parallel Bus Connector
910a, 910b : 상용화된 이중포트 램910a, 910b: Commercially available dual port RAM
920 : 프로세서 칩 930 : 롬(ROM)920 processor chip 930 ROM
940 : 램(RAM) 950 : 양방향 레지스터 버퍼940: RAM 950: bidirectional register buffer
960 : 버퍼 램 970 : 망제어 칩960: buffer RAM 970: network control chip
980a, 980b : 광 송수신기 990a, 990b : 광 콘넥터980a, 980b: Optical transceiver 990a, 990b: Optical connector
1100a, 1100b : 병렬 버스 콘넥터 1110 : 상용화된 다중포트 램1100a, 1100b: Parallel bus connector 1110: Commercially available multiport RAM
1180a, 1180b : 광 송수신기 1190a, 1190b : 광 콘넥터1180a, 1180b: Optical transceiver 1190a, 1190b: Optical connector
본 발명의 국제전신전화 자문위원(CCITT)에서 권고한 No. 7 공통선 신호망에서의 메시지 전달부 기능을 수행하는 신호중계기의 이중화 구조를 위한 레벨 3-3 연결방 유니트에 관한 것이다.No. recommended by the International Telegraph Telephone Consultant (CCITT) of the present invention. 7 Level 3-3 connection room unit for redundancy structure of signal repeater that performs message transfer function in common line signal network.
메시지 전달부 프로트콜을 수행하는 유니트중 레벨 3-3 연결망 유니트는 신호중계기의 분산처리 모듈 사이의 메시지 교환을 위한 연결망에 접속되기 위한 인터페이스를 제공하는 보드이며, 레벨 2 유니트는 메시지전달부 프로토콜의 레벨 2 프로토콜을 수행하는 보드이며, 레벨 2 유니트는 메시지전달부 프로토콜의 레벨 2 프로토콜을 수행하는 보드이며, 레벨3 유니트는 메시지전달부 프로토콜중 메시지 루팅을 주로 수행하는 보드이다.Level 3-3 network unit among the units that carry out the message transfer protocol is a board that provides an interface for connection to the network for message exchange between the distributed processing modules of the signal repeater. It is a board that performs the level 2 protocol, and the level 2 unit is the board that performs the level 2 protocol of the message delivery protocol, and the level 3 unit is the board that mainly performs message routing among the message delivery protocol.
레벨 2-3 연결망은 레벨 2 유니트가 다수의 레벨 3 유니트를 접속하기 위해 사용되며 레벨 2-3 연결망에 의해 접속되는 레벨 3 유니트 및 레벨 2 유니트 그리고 레벨 3-3 연결망 유니트는 하나의 신호메시지 처리 모듈을 구성한다. 기존의 신호중계기 시스템(출원 제1988-8738호)에서는 레벨 2 유니트들을 레벨 3 유니트와 접속하기 위해 단일 경로의 레벨 2-3 연결망을 사용하였다. 그리고 이러한 모듈들을 연결하기 위해 단일 경로의 레벨 3-3 연결망을 사용하였다. 이러한 단일 경로의 연결망을 사용하기 때문에 하나의 경로에 장애가 발생하면 다수의 레벨 2 유니트 혹은 사용할 수 없는 상태가 된다.Level 2-3 networks are used by Level 2 units to connect multiple Level 3 units. Level 3 and Level 2 units and Level 3-3 network units that are connected by a Level 2-3 network handle a single message. Configure the module. Existing signal repeater systems (Application No. 1988-8738) used a single path level 2-3 network to connect Level 2 units with Level 3 units. A single path level 3-3 network was used to connect these modules. Because of this single-path network, if one path fails, many Level 2 units are unavailable or unavailable.
따라서 상기 문제점을 해결하기 위하여 본원이 출원인인 'No.7 공통선 신호망에서의 신호중계기 이중화구조 시스템(1989년 9월 23일자 특허출원 제13721호)'을 출원한바, 상기 신호중계기 시스템 이중화 구조는 이중화된 레벨 3-3 연결망과, 상기 이중화된 레벨 3-3 연결망에 접속되며 레벨 2 유니트, 레벨 3 유니트를 상기 레벨 2 유니트 및 상기 레벨 3-3 연결망 유니트로 접속하기 위한 레벨 2-3 연결망을 구비한 신호 메시지 처리 모듈과, 상기 이중화된 3-3 연결망에 접속되는 신호망 관리 모듈과, 상기 이중화된 레벨 3-3 연결망에 접속되는 O＆M(운용 및 유지보수) 시스템을 구성하여, 신호메시지 처리 모듈과 신호망 관리 모듈 및 O＆M(운용 및 유지보수) 시스템이 이중화된 레벨 3-3 레벨 3-3 연결망을 통하여 접속되고, 신호메시지 처리 모듈 내의 레벨 3 유니트가 레벨 2-3 연결망을 통해 레벨 2 유니트 및 레벨 3-3 연결망 유니트를 접속하고, 레벨 3-3 연결망 유니트를 통하여 레벨 3-3 연결망에 접속되게 하였다.Therefore, in order to solve the above problem, the present applicant has applied for a signal repeater dual structure system (No. 13721 dated Sep. 23, 1989) in the No.7 common line signal network, and the signal repeater system dual structure Is a level 3-3 network connected to the level 3-3 network, and a level 2-3 network for connecting a level 2 unit and a level 3 unit to the level 2 unit and the level 3-3 network unit. A signal message processing module including a signal processing module, a signal network management module connected to the redundant 3-3 connection network, and an O & M (operation and maintenance) system connected to the redundant level 3-3 connection network, and a signal message. The processing module, the signal network management module, and the O & M (operation and maintenance) system are connected through a redundant level 3-3 level 3-3 network, and the level 3 unit in the signal message processing module is connected. Through the 2-3 level network level 2, and level unit 3-3 connected to the network units, and the level it was allowed to 3-3 connected to the network via the 3-3 level network unit.
본 발명은 상기한 바와 같이 종래의 문제점을 개선하기 위해 기 출원된 신호중계기 이중화 구조 시스템에서 레벨 3-3 유니트의 내부에 있는 중재기를 제거하여 시스템의 성능을 향상시키고, 두쌍의 완전히 분리된 이중포트 램 모듈 또는 다중포트 램 모듈을 사용하여 시스템의 신뢰도를 향상시킨 레벨 3-3 연결망 유니트 처리장치를 제공함에 그 목적을 두고 있다.The present invention improves the performance of the system by removing the arbiter inside the level 3-3 unit in the signal repeater redundancy structure system to improve the conventional problem as described above, and two pairs of fully separated dual port The aim is to provide a level 3-3 network unit processing unit that uses a RAM module or a multiport RAM module to improve the reliability of the system.
본 발명은 상기 목적을 달성하기 위하여 No.7 공통선 신호망에서 메시지전달부 기능을 수행하는 신호중 계기의 이중화 구조 시스템에 있어서, 이중화된 병렬 버스에 접속되는 제1 및 제2병렬 버스 콘넥터와, 상기 제1 및 제2병렬 버스 콘넥터에 각각 분리되어 접속되는 제1 및 제2이중포트 램과, 상기 제1 및 제2이중포트 램 모듈에 연결된 프로세서와, 상기 제1 및 제2이중포트 램 모듈과 프로세서에 연결된 롬과, 상기 제1 및 제2이중포트 램 모듈, 프로세서 및 롬에 연결된 램과, 상기 제1 및 제2이중포트 램 모듈, 프로세서, 롬 및 램에 연결된 양방향 레지스터 버퍼와, 상기 양방향 레지스터 버퍼에 의해 프로세서 버스와 분리되어 접속되는 버퍼 램과, 상기 양방향 레지스터 버퍼와 버퍼램에 연결된 망제어 칩과, 상기 망제어 칩에 연결되는 제1 및 제2광 송수신기와, 상기 제1 및 제2광 송신기에 각각 분리되어 접속되는 광 콘넥터로 구성되어 ANSI X3T9.5 FDDI 프로토콜을 수행함을 특징으로 하며, 또 다른 실시예로서 No.7 공통선 신호망에서 메시지전달부 기능을 수행하는 신호중계기의 이중화 시스템에 있어서, 이중화된 병렬 버스에 접속되는 제1 및 제2병렬 버스 콘넥터와, 상기 제1 및 제2병렬 버스 콘넥터에 각각 분리되어 접속되는 다중포트램 모듈과, 상기 다중포트 램 모듈에 연결된 프로세서와, 상기 다중포트 램 모듈과 프로세서에 연결된 롬과, 상기 다중포트 램 모듈, 프로세서 롬에 연결된 램과, 상기 다중포트 램 모듈, 프로세서, 롬 및 램에 연결된 양방향 레지스터 버퍼와, 상기 양방향 레지스터 버퍼에 의해 프로세서 버스와 분리되어 접속되는 버퍼 램과, 상기 양방향 레지스터 버퍼와 버퍼 램에 연결된 망제어 침과, 상기 망제어 칩에 연결되는 제1 및 제2광 송수신기와, 상기 제1 및 제2광 송신기에 각각 분리되는 광 콘넥터로 구성되어 ANSI X3T9.5 FDDI 프로토콜을 수행함을 특징으로 한다.The present invention provides a redundant structure system of the instrument in the signal performing the function of the message transfer unit in the No.7 common line signal network, the first and second parallel bus connector connected to the parallel parallel bus, First and second dual port RAMs separately connected to the first and second parallel bus connectors, a processor connected to the first and second dual port ram modules, and the first and second dual port ram modules. And a ROM coupled to a processor, the first and second dual port RAM modules, a RAM coupled to a processor and a ROM, a bidirectional register buffer coupled to the first and second dual port RAM modules, a processor, a ROM, and the RAM; A buffer RAM which is separated from the processor bus by a bidirectional register buffer, a network control chip connected to the bidirectional register buffer and the buffer ram, and first and second optical transmissions connected to the network control chip. And an optical connector separately connected to the first and second optical transmitters to perform the ANSI X3T9.5 FDDI protocol. In another embodiment, a message transfer unit is provided in a No.7 common line signal network. A redundancy system of a signal repeater that performs a function, comprising: a first port and a second parallel bus connector connected to a redundant parallel bus, a multiport RAM module separately connected to the first and second parallel bus connectors, A processor connected to the multiport RAM module, a ROM connected to the multiport RAM module and a processor, a RAM connected to the multiport RAM module, a processor ROM, and a bidirectional register connected to the multiport RAM module, a processor, a ROM, and a RAM. A buffer, a buffer RAM connected separately from the processor bus by the bidirectional register buffer, and connected to the bidirectional register buffer and the buffer RAM. Is composed of control instructions and, in the first and second optical transceiver coupled to the network controller chip, optical connector, which are respectively separated in the first and second optical transmitter is characterized by carrying out the ANSI X3T9.5 FDDI protocol.
이하 첨부한 도면을 참조하여 본 발명의 일 실시예를 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
본 발명의 레벨 3-3 연결망 유니트 처리장치를 설명하기 위해 먼저 신호중계기 시스템의 구조를 기술하면 다음과 같다.In order to describe the level 3-3 network unit processing apparatus of the present invention, the structure of the signal repeater system is described first.
제1도는 이중화된 레벨 3-3 연결망을 중심으로 구성되는 신호중계기 시스템으로서, 레벨 3-3 연결망(100a, 100b), 신호메시지 처리 모듈(110), 신호망 관리 모듈(120), O＆M(운용 및 유지보수) 시스템(130) 및 터미널(140)로 구성되어 있다.1 is a signal repeater system centered on a duplicated level 3-3 network, wherein the level 3-3 network 100a, 100b, the signal message processing module 110, the signal network management module 120, and O & M (operation) And maintenance) system 130 and terminal 140.
제2도는 신호메시지 처리 모듈 이중화 구성도로서, 레벨 23-3 연결망(200a, 200b), 신호메시지 처리 모듈(210), 신호메세지 처리 서브 모듈(220a, 220b)로 구성되어 있다.FIG. 2 is a redundant configuration of the signal message processing module, and is composed of level 23-3 connection networks 200a and 200b, a signal message processing module 210, and a signal message processing submodule 220a and 220b.
제3도는 신호메세지 처리 서브 모듈 이중화 구성도로서, 레벨 3-3 연결망(300a, 300b), 레벨 3 유니트(310a, 310b), 레벨 3-3 연결망 유니트(320a, 320b), 병렬 버스(레벨 2-3 연결망)(330a, 330b), 레벨 2 유니트(340a 내지 340b), 레벨 3 유니트에 분산된 분산 메모리(350a, 350b), 레벨 3-3 연결망 유니트에 분산된 분산 메모리(360a, 360b), 레벨 2 유니트에 분산된 분산 메모리(370a 내지 370n)로 구성되어 있다.3 is a redundant configuration of signal message processing sub-modules, including level 3-3 network 300a and 300b, level 3 units 310a and 310b, level 3-3 network units 320a and 320b, and parallel buses (level 2). -3 network (330a, 330b), level 2 units (340a to 340b), distributed memory (350a, 350b) distributed in level 3 units, distributed memory (360a, 360b) distributed in level 3-3 network units, It is composed of distributed memories 370a to 370n distributed in level 2 units.
신호메시지 처리 서브 모듈은 이중화된 레벨 3-3 연결망(300a, 300b)에 접속을 위해 두장의 분리된 보드인 레벨 3-3 연결망 유니트(310a, 310b)을 사용하였다. 이와같이 구성된 하나의 시스템에서 하나의 레벨 3-3 연결망 유니트 및 하나의 병렬 버스에 장애가 발생하여도 장애가 발생하지 않은 레벨 3-3 연결망 유니트 및 병렬 버스를 사용하여 하나의 신호메세지 처리 서브 모듈들이 불가용으로 되는 것을 방지하기 때문에 시스템의 신뢰도가 향상된다. 특히 레벨 3 유니트(310a, 310b)가 두개의 병렬 버스(330a, 330b)를 통하여 다수의 레벨 2 유니트들(340a 내지 340n)을 접속한다. 이와 같이 구성된 시스템에서 하나의 병렬 버스에 장애가 발생했을 때 레벨 3 유니트는 장애가 발생하지 않은 병렬 버스를 사용하여 레벨 3 유니트와 통신을 함으로써 하나의 버스에 발생한 장애로 인하여 다수의 레벨 2 유니트가 불가용으로 되는 것을 방지하기 때문에 시스템의 신뢰도를 높일 수 있으며 유지 보수를 할 때까지 전체 시스템이 정상적으로 가동할 수 있게 된다. 그리고 레벨 3 유니트는 두장으로 구성되며 정상적인 상태에서 서로 다른 기능을 수행할 수도 있으며, 같은 기능을 분담하여 수행할 수도 있다. 레벨 3 유니트는 각각 하나의 버스에 대해 마스터로서 동작한다.The signal message processing submodule used two separate boards of level 3-3 network units 310a and 310b for connection to the redundant level 3-3 network 300a and 300b. In this system configuration, one signal message processing submodule is disabled using a level 3-3 network unit and a parallel bus that do not fail even if one level 3-3 network unit and one parallel bus fail. System reliability is improved. In particular, level 3 units 310a and 310b connect a plurality of level 2 units 340a to 340n via two parallel buses 330a and 330b. In a system configured as such, when a parallel bus fails, a Level 3 unit communicates with a Level 3 unit using an uninterrupted parallel bus, which prevents multiple Level 2 units from failing on one bus. This can increase the reliability of the system and ensure that the entire system can operate normally until maintenance is performed. Level 3 units consist of two chapters and can perform different functions under normal conditions or share the same function. Level 3 units operate as masters on one bus each.
그러므로 하나의 병렬 버스에 장애가 발생하면 장애가 발생하지 않은 병렬 버스에 접속된 레벨 3 유니트가 마스터로서의 주기능을 수행한다.Therefore, if one parallel bus fails, the level 3 unit connected to the uninterrupted parallel bus functions as the master.
신호메세지 처리 모듈은 수백개의 레벨 2 기능을 처리하는 신호 링크를 수용한다. 이 레벨 2 기능을 보드 레벨로 구현이 가능하며 수백장의 보드가 사용된다. 현재 일반적으로 사용되는 병렬 버스는 20장 이상의 보드를 장착할 수가 없다. 그러므로 병렬 버스를 사용하여 8장 내지 16장의 레벨 2 유니트를 접속하는 이중화된 신호메세지 처리 서브 모듈을 구성하고, 이중화된 레벨 3-3 연결망을 사용하여 다시 여러개의 신호메세지 처리 서브 모듈을 접속하는 계층적인 구조를 사용하여 수백장의 레벨 2 유니트를 접속한다.The signal message processing module accommodates signal links that handle hundreds of level 2 functions. This Level 2 functionality can be implemented at the board level and hundreds of boards are used. Currently used parallel buses cannot accommodate more than 20 boards. Therefore, a redundant signal message processing submodule is used to connect 8 to 16 level 2 units using a parallel bus, and a layer of multiple signal message processing submodules is connected again using a redundant level 3-3 network. Hundreds of Level 2 units are connected using a conventional architecture.
제4도는 하나의 레벨 2 유니트로 입력된 신호메세지의 흐름도이다.4 is a flowchart of signal messages input to one level 2 unit.
신호메세지 ＜흐름1＞과 ＜흐름2＞는 정상적인 상태에서 신호메세지가 처리되는 것을 보여준다. 여기서 ＜흐름1＞은 1-2-3-8-9순으로 진행되며 레벨 3 유니트 1에 의해 처리된 신호메세지가 같은 신호메세지 처리 서브 모듈내에 있는 레벨 2 유니트로 경로가 선택되는 경우이며, ＜흐름2＞는 1-2-3-5-6-10-17-19순으로 진행되며 레벨 3 유니트에 의해 처리된 신호메세지가 다른 신호메세지 처리 모듈내에 있는 레벨 2 유니트로 경로가 선택되는 경우를 보여준다. ＜흐름3＞은 1-2-4-8-9순으로 진행되며 하나의 병렬 버스에 장애가 발생했을 때 장애가 발생하지 않은 병렬 버스를 통하여 신호메세지가 처리되는 것을 보여준다. 이때 레벨 3의 주기능은 장애가 발생하지 않은 버스를 액세스하는 레벨 3 유니트가 수행하게 된다. ＜흐름4＞는 1-2-3-11-7-12-17-19순으로 진행되며 하나의 레벨 3-3 연결망 유니트 또는 레벨 3-3 연결망에 장애가 발생했을 때 신호메세지가 장애가 발생하지 않은 레벨 3-3 연결망 및 레벨 3-3 연결망 유니트를 통하여 처리되는 것을 보여준다.The signal messages <flow 1> and <flow 2> show that the signal messages are processed in a normal state. Here, <flow 1> is a case where a path is selected to a level 2 unit in which the signal messages processed by the level 3 unit 1 are in the same signal message processing submodule in the order of 1-2-3-8-9, and < Flow 2> proceeds in the order of 1-2-3-5-6-10-17-19, and it is determined that the path to the level 2 unit in which the signal message processed by the level 3 unit is in another signal message processing module is selected. Shows. <Flow 3> proceeds in the order of 1-2-4-8-9 and shows that when one parallel bus fails, the signal message is processed through the parallel bus without failure. At this time, the level 3 main function is performed by a level 3 unit that accesses a bus that has not failed. <Flow 4> proceeds in the order of 1-2-3-11-7-12-17-19. When one level 3-3 network unit or level 3-3 network fails, the signal does not fail. Shows processing through level 3-3 network and level 3-3 network units.
제5a도 및 제5b도는 메세지전달부 프로토콜의 레벨 3 기능중 루팅 기능을 주로 수행하는 레벨 3 유니트의 기능 블럭도로서, CPU, 롬(ROM:Read Only Memory), 램(RAM : Random Access Memory), DP 램(DPRAM:Dual Ported RAM)으로 구성되어 있다. 레벨 3 유니트는 일반적으로 프로세서(MC68000, Inteal 80286)를 사용하여 구현될 수 있으며 메시지전달부 프로토콜의 레벨 3 프로토콜은 롬(ROM) 또는 램(RAM)에 탑재되어 수행된다. 레벨 3 유니트는 콘넥터 a 및 b를 통하여 이중화된 병렬 버스와 접속된다.5A and 5B are functional block diagrams of a level 3 unit that mainly performs a routing function among the level 3 functions of the message delivery protocol, and are a CPU, a read only memory (ROM), and a random access memory (RAM). It consists of DP RAM (Dual Ported RAM). Level 3 units can generally be implemented using a processor (MC68000, Inteal 80286) and the level 3 protocol of the message delivery protocol is implemented in ROM or RAM. Level 3 units are connected to the redundant parallel bus via connectors a and b.
레벨 3 유니트는 두 종류로 구성되는데, 한 종류는 제5a도와 같이 레벨 3 유니트가 콘넥터 a를 통하여 이중화된 병렬 버스중 하나를 액세스하고, 콘넥터 b에는 메모리를 통하여 병렬 버스중 다른 하나가 접속된다. 즉, 콘넥터 b를 통하여는 메모리로서만 기능을 수행한다.A level 3 unit consists of two types, one of which is a level 3 unit accessing one of the redundant parallel buses through connector a as shown in FIG. 5A, and the other of the parallel buses is connected to connector b through memory. That is, the connector b only functions as a memory.
다른 한 종류 레벨 3 유니트는 제5b도와 같이 콘넥터 b를 통하여 이중화된 병렬 버스중 하나를 액세스하고, 콘넥터 a에는 메모리를 통하여 이중화된 병렬 버스중 다른 하나가 접속된다. 즉, 콘넥터 a를 통하여는 메모리로서만 기능을 수행한다. 이같이 두 종류의 레벨 3 유니트는 이중화된 병렬 버스중 하나의 버스만을 액세스할 수 있기 때문에 중재기가 없는 병렬 버스를 사용함으로써 병렬 버스 액세스를 빠르게 하여 시스템의 성능 향상을 가져온다. 그리고 하나의 버스만을 액세스할 수 있고 다른 버스에는 서로 메모리로만 보이기 때문에 중재기 등의 회로가 필요없게 되며, 액세스를 위한 하드웨어를 간단히 할 수 있기 때문에 시스템의 신뢰도가 향상된다. 특히 중재기는 이중화하기가 기술적으로 어렵기 때문에 이를 제거함으로써 이중화가 쉽게 구현되는 장점이 있다. 이때 두가지 다른 형태의 레벨 3 유니트는 이중화된 병렬 버스에 접속되며, 하나의 레벨 3 유니트에 장애가 발생할 때 장애가 발생하지 않은 레벨 3 유니트가 기능을 대신 수행함으로써 하나의 레벨 3 유니트에 접속된 다수의 레벨 2 유니트가 불가용 상태로 되는 것을 방지한다.The other level 3 unit accesses one of the redundant parallel buses through the connector b as shown in FIG. 5B, and the other of the redundant parallel buses is connected to the connector a through the memory. That is, the connector a only functions as a memory. Because these two Level 3 units can only access one of the redundant parallel buses, using parallel buses without arbitrators results in faster system performance by allowing parallel bus access. And because only one bus can be accessed and the other buses only appear to each other as memory, no circuitry such as an arbiter is needed, and the hardware for access can be simplified, which increases system reliability. In particular, since the arbitrator is technically difficult to duplicate, there is an advantage that redundancy is easily implemented by removing it. At this time, two different types of Level 3 units are connected to a redundant parallel bus, and when one Level 3 unit fails, multiple Level 3 units connected to one Level 3 unit perform the function of the non-faulting Level 3 unit instead. 2 Prevent the unit from becoming unusable.
제6도는 레벨 3-3 연결망 유니트의 기능 블럭도로서, CPU, RAM, ROM, DPRAM, 망제어 칩 및 중재기로 구성되어 있다. 레벨 3-3 연결망 유니트는 모듈 또는 서브 모듈을 3-3 연결망에 접속하고자할 때 사용되며 레벨 3 유니트와 마찬가지로 일반적인 프로세서 및 메모리로 구성되며, 특히 레벨 3-3 연결망에 접속하기 위해 필요한 망제어 칩이 사용된다. 망제어 칩은 일반적으로 상용화된 근거리 통신망(LAN : Local Area Network)칩으로 토큰링(Token Ring), 토큰 버스(Token Bus) 및 이서네트(Etherenet)등이 사용 가능하다. 레벨 3-3 연결망 제어를 위한 프로토콜 칩 구동 프로그램은 ROM 및 RAM에 탑재되어 수행된다. 제6도에 기술된 바와 같이 레벨 3-3 연결망 유니트는 이중화된 병렬 버스에 모두 메모리로만 보인다. 이때 콘넥터 a 및 콘넥터 b를 통하여 메모리를 동시에 액세스하는 것을 막기 위해 내부 중재기가 필요하다. 이 중재기는 버스에 사용되는 중재기와는 달리 보드내에 독립적으로 구성되기 때문에 하나에 장애가 발생하여도 전체 전체시스템에는 큰 영향을 주지 않는다.6 is a functional block diagram of a level 3-3 network unit, which is composed of a CPU, a RAM, a ROM, a DPRAM, a network control chip, and an arbiter. A level 3-3 network unit is used to connect a module or submodule to a 3-3 network. Like a level 3 unit, a level 3-3 network unit consists of a common processor and memory, especially a network control chip required to access a level 3-3 network. This is used. A network control chip is a commercially available local area network (LAN) chip, and a token ring, a token bus, and an ethernet can be used. The protocol chip driving program for level 3-3 network control is carried out in ROM and RAM. As described in Figure 6, the level 3-3 network units all appear as memory on the redundant parallel bus. At this time, an internal arbiter is needed to prevent simultaneous access of memory through connector a and connector b. Unlike the arbiter used on the bus, the arbiter is configured independently on the board so that a failure in one does not affect the entire system as a whole.
제7도는 레벨 2 유니트의 기능 블록도로서, CPU, RAM, ROM, DPRAM, HDLC칩, 및 중재기로 구성되어 있다. 레벨 2 유니트는 메시지전달부 프로토콜의 레벨 2 프로토콜을 수행한다. 레벨 3 프로토콜은 신호망 관리 및 신호메세지 루팅에 관한 기능을 수행하나, 레벨 2 유니트는 신호메세지 전달 기능을 수행한다. 즉, 오류없는 신호메세지 전송을 위해 오류가 발생한 신호메세지는 재전송을 하는 기능을 수행한다. 신호메세지 전송은 64Kbps 속도로 수행되며 레벨 2 유니트는 이를 수행하기 위해 상용화된 HDLC침(Z8530, SCN68562) 및 레벨 2 처리 프로세서(MK5072)등을 사용하여 구성되고 이를 사용하여 레벨 2 프로트콜이 수행된다. 제7도에 기술된 바와같이 레벨 2 유니트도 레벨 3-3 연결망 유니트와 마찬가지로 이중화된 병렬 버스에 모두 메모리로만 보인다.7 is a functional block diagram of a level 2 unit, which is composed of a CPU, a RAM, a ROM, a DPRAM, an HDLC chip, and an arbiter. The level 2 unit performs the level 2 protocol of the message delivery protocol. The level 3 protocol performs functions related to signal network management and signal message routing, while the level 2 unit performs signal message delivery. That is, an error message signal retransmits for error-free signal message transmission. Signal transmission is performed at 64Kbps and the level 2 unit is configured using commercially available HDLC needles (Z8530, SCN68562) and level 2 processing processor (MK5072) to perform this and level 2 protocols are performed. . As described in Figure 7, level 2 units, like level 3-3 network units, all appear as memory on a redundant parallel bus.
제5도, 제6도 및 제7도에 기술된 바와 같이 이중화된 병렬 버스중 각각의 버스에는 하나의 레벨 3 유니트만 액세스를 하기 때문에 병렬 버스에는 중재기가 필요없다. 즉 나머지 모든 유니트는 병렬 버스상에 메모리로만 보이기 때문에 구성을 위해 사용되는 회로가 간단해지고 중재기가 없기 때문에 이중화가 쉽게 구현된다. 그리고 병렬 버스에 접속되는 RAM은 상용화된 DPRAM(Dual Ported RAM)을 사용하여 보드 내부에 있는 중재기의 기능을 간략화 하였다.As described in Figs. 5, 6 and 7, only one level 3 unit is accessed to each of the redundant parallel buses, so that no arbitrator is required for the parallel bus. This means that all the other units are seen as memory only on the parallel bus, simplifying the circuit used for configuration and redundancy because there is no arbiter. The RAM connected to the parallel bus uses commercially available Dual Ported RAM (DPRAM) to simplify the function of the arbiter inside the board.
제8도는 상용화된 DPRAM으로, 일반적인 메모리 칩과는 달리 독립적인 주소선 및 데이터선을 가지고 있기 때문에 유니트 내부의 프로세서를 콘넥터 a와 콘넥터 b로 액세스하고자 할 때 중재기가 필요없다.8 is a commercially available DPRAM. Unlike a general memory chip, FIG. 8 has an independent address line and a data line, so that an arbitrator is not required to access the processor a and connector b inside the unit.
특히 레벨 3 유니트는 DPRAM을 사용함으로써 중재기를 사용하지 않기 때문에 중재에 사용되는 시간을 없앨 수 있어 성능 향상을 가져온다. 상용화된 이중포트 램으로는 적은 용량의 칩(IDT7132, IDT7142) 또는 대용량의 칩 모듈(IDT 7M144, IDT 7M145)이 있다.In particular, the level 3 unit eliminates the time spent for arbitration because it uses DPRAM, which results in improved performance. Commercially available dual-port RAMs include low capacity chips (IDT7132 and IDT7142) or high capacity chip modules (IDT 7M144 and IDT 7M145).
이와 같이 기 출원된 바 있는 이중화된 신호중계기 시스템은 상기와 같은 구성을 하여 하나의 레벨 2-3 연결망 및 레벨 3-3 연결망에 장애가 발생했을 때에도 다수의 레벨 2 유니트 및 모듈은 가용상태가 되고, 장애가 발생한 하나의 경로를 통해 유지보수 할 수 있도록 하였다. 즉 기존의 시스템에서는 하나의 모듈을 교체하기 위해서 전체 시스템을 정지시키거나 시스템의 기능에 악영향을 미쳤으나, 이중화된 신호중계기 시스템에서는 정상적인 가용상태하에서 모듈의 교체를 가능하도록 하였다.As described above, the redundant signal repeater system has a configuration as described above, and a plurality of level 2 units and modules become available even when one level 2-3 network and a level 3-3 network fail. Maintenance can be performed through a single path where a failure occurs. That is, in the existing system, in order to replace one module, the whole system is stopped or the system function is adversely affected. However, in the redundant signal repeater system, the module can be replaced under normal available conditions.
본 발명은 상기와 같이 이중화된 신호중계기의 성능 및 신뢰도를 향상시킨 것으로서 제9도에 도시한 바와 같이 제8도의 이중포트 램을 이용하여 레벨 3-3 연결망 유니트 처리장치를 재구성하여 구현하였으며, 제10도의 다중포트 램을 이용하여 또 다른 실시예를 제11도에 나타내었다.The present invention improves the performance and reliability of the redundant signal repeater as described above. As shown in FIG. 9, the level 3-3 network unit processing apparatus is reconfigured using the dual port RAM of FIG. Another embodiment is shown in FIG. 11 using a 10-port multiport RAM.
제9도는 본 발명의 레벨 3-3 연결망 유니트 구성도로서, 이중화된 병렬 버스에 부착을 위한 두개의 병렬 버스 콘넥터(900a, 900b)와, 상기 두개의 병렬 버스 콘넥터(900a, 900b)에 완전히 분리되어 각각 접속되는 두개의 이중포트 램 모듈(910a, 910b)과, 상기 이중포트 램 모듈에 연결되어 있고 상호 연결된 프로세서(920), 롬(930), 램(940) 및 양방향 레지스터 버퍼(950)와, 상기 양방향 레지스터 버퍼에 의하여 프로세서 버스와 분리되어 연결된 버퍼 램(960) 및 망제어 칩(970), 상기 망제어 칩(970)에 연결되어 있는 광 송수신기(980a, 980b)와, 상기 광 송수신기(980a, 980b)에 연결되어 있는 광 콘넥터(990a, 990b)로 구성된다.9 is a configuration diagram of a level 3-3 network unit of the present invention, and is completely separated from two parallel bus connectors 900a and 900b and two parallel bus connectors 900a and 900b for attachment to a redundant parallel bus. Two dual port RAM modules 910a and 910b connected to each other, a processor 920, a ROM 930, a RAM 940, and a bidirectional register buffer 950 connected to and connected to the dual port RAM module. A buffer RAM 960 and a network control chip 970 connected to the processor bus by the bidirectional register buffer, optical transceivers 980a and 980b connected to the network control chip 970, and the optical transceiver And optical connectors 990a and 990b connected to 980a and 980b.
상기 이중포트 램 모듈은 32비트 데이터선폭을 가진 프로세서(920)와 레벨 2-3 연결망과의 접속시 병목점이 되지 않게 하기 위해 동일한 데이터선폭을 가지도록 접속하기 위하여 한개의 마스터와 세개의 슬레이브 이중포트 램으로 구성된다.The dual port RAM module has one master and three slave dual ports for accessing the same data line width so as not to be a bottleneck when connecting the processor 920 having a 32-bit data line and a level 2-3 connection network. Consists of RAM.
상기와 같이 구성된 레벨 3-3 연결망 유니트는 신호중계교환기 내부의 신호메세지 처리 모듈, 신호망 관리 모듈, O＆M(운용 및 유지보수) 시스템을 레벨 3-3 연결망에 연결시키는 기능을 수행하며, 신호메세지 전송을 광섬유 케이블을 이용하며 125Mbps 채용하고, 상용화된 AMD사의 수퍼넷트 칩셋(Am79C81, Am79C82, Am79C83, Am7984, Am7985)망제어 칩을 사용하며, 상용화된 이중포트 램을 8개 사용하여 기존의 중재기(제7도 참조)를 제거하였다.The level 3-3 network unit configured as above performs the function of connecting the signal message processing module, the signal network management module, and the O & M (operation and maintenance) system in the signal relay switch to the level 3-3 network. It uses 125Mbps transmission using fiber optic cable, uses commercially available AMD Supernet chipset (Am79C81, Am79C82, Am79C83, Am7984, Am7985) network control chip, and uses 8 commercially available dual-port RAMs. (See FIG. 7) was removed.
이와같이 본 발명은 완전히 분리된 두개의 이중포트 램 모듈(910a, 910b)을 사용하여 이중화된 병렬 버스를 하드웨어적으로 분리시키고, 두개의 병렬 버스 콘넥터를 통해 타유니트와 통신할 때 메모리가 동시에 액세스되는 것을 방지하기 위해 필요했던 중재기를 제거하여 시스템의 성능 및 신뢰도를 향상하였으며, 상용화된 ANSI S3T99.5 FDDI 프로토콜 처리 칩셋(970)을 사용하여 롬(930), 램(940)에 FDDI 프로토콜 처리 망제어 칩(970)을 제어하는 프로그램 및 레벨 3 유니트와 통신하는 프로그램을 탑재하여 프로세서(920)로 하여금 탑재된 제어 프로그램을 수행하도록 하고 125Mbps 광 콘넥터를 통해 입력된 신호메세지는 상기 버퍼 램(960)에 저장하고 처리된 신호메세지를 완전히 분리된 이중포트 램(910a, 910b)을 사용하여 레벨 3 유니트에 송신하며, 상기 레벨 3 유니트로부터 수신된 신호메세지는 FDDI 프로토콜에 의하여 처리되어 상기 버퍼 램(960)에 저장시킨 후 125Mbps 광 콘넥터(910a, 910b)를 통해 외부로 송신한다.As such, the present invention uses two completely separated dual-port RAM modules 910a and 910b to hardware-separate the redundant parallel bus and to simultaneously access the memory when communicating with other units via the two parallel bus connectors. Improved the performance and reliability of the system by eliminating the arbitrators needed to prevent them, and using the commercially available ANSI S3T99.5 FDDI protocol processing chipset 970 to control the FDDI protocol processing network in ROM (930) and RAM (940). A program for controlling the chip 970 and a program for communicating with a level 3 unit are mounted so that the processor 920 executes the mounted control program. The signal message input through the 125 Mbps optical connector is stored in the buffer RAM 960. Stored and processed signal messages are transmitted to level 3 units using fully isolated dual port RAMs (910a, 910b), the level 3 units A signaling message received from the FDDI protocol is processed by using the 125Mbps optical connector (910a, 910b) after storage in the buffer RAM 960 and transmits it to the outside.
또한 상기 이중포트 램 모듈(910a, 910b)은 대용량을 사용하여 수신 및 송신 버퍼를 이중포트 내에 설치 함으로써, 입력된 신호메세지의 이동없이 버퍼 램에 저장하여 125Mbps 광 콘넥터를 통해 송신하도록 한다.In addition, the dual port RAM modules 910a and 910b use a large capacity to install the receiving and transmitting buffers in the dual port, thereby storing them in the buffer RAM without moving the input signal messages and transmitting them through the 125Mbps optical connector.
상술한 바와 같이 본 발명에 의한 이중화된 레벨 3-3 연결망 유니트는 다음과 같은 효과를 갖는다. 두개의 콘넥터로 부터(900a, 900b) 연결되는 두개의 주소선, 데이터선 및 제어선이 이중포트 램의 특징에 의해 하드웨어적으로 완전히 분리되어 이중화된 버스에 영향을 주지 않기 때문에 시스템의 신뢰도가 향상된다. 그리고, 유니트 내부의 중재기가 없기 때문에 이중포트 램 액세스 속도가 증가되며 프로세서(920)와 동일한 데이터선폭을 가지게 함으로써 이중포트 램의 액세스 수를 줄여 시스템의 성능을 증가시킨다.As described above, the redundant level 3-3 network unit according to the present invention has the following effects. The system's reliability is improved because two address lines, data lines and control lines connected from two connectors (900a, 900b) are completely separated in hardware by the feature of dual port RAM and do not affect the redundant bus. do. In addition, since there is no arbiter inside the unit, the dual port RAM access speed is increased and the same data line width as that of the processor 920 reduces the number of accesses of the dual port RAM, thereby increasing the performance of the system.
제10도는 상용화된 다중포트 램(Multi ported RAM : MPRAM)으로 이중포트 램과 동일 한 특성을 가지지만 독립된 네개의 엑세스 포트를 가지고 있으므로 네 포트는 각각 독립적으로 랜덤하게 접근이 가능하다. 상용화된 다중포트 램으로서는 IDT7050, IDT7052가 있다.FIG. 10 is a commercially available multi-ported RAM (MPRAM), which has the same characteristics as a dual-ported RAM, but has four independent access ports, so that four ports can be independently accessed at random. Commercially available multiport RAMs include IDT7050 and IDT7052.
제11도는 본 발명의 레벨 3-3 연결망 유니트의 또 다른 실시예로서 이중화된 병렬 버스에 부착을 위한 두개의 병렬 버스 콘넥터(1100a, 1100b)와, 상기 두개의 병렬 버스 콘넥터(1100a, 1100b)에 완전히 분리되어 접속되는 한개의 다중포트 램 모듈(1110)과, 상기 다중포트 램에 연결되어 있고 상호 연결된 프로세서(1120), 롬(1130), 램(1140) 및 양방향 레지스터 버퍼(1150), 상기 양방향 레지스터 버퍼에 의하여 버스가 분리되어 연결된 버퍼 램(1160) 및 망제어 칩(1170), 상기 망제어 칩(1170)에 연결되어 있는 광 송수신기(1180a, 1180b)와 상기 광 송수신기(1180a, 1180b)에 연결되어 있는 광 콘넥터(1190a, 1190b)로 구성된다.11 illustrates another parallel bus connector 1100a and 1100b for attachment to a redundant parallel bus and another parallel bus connector 1100a and 1100b. One multi-port RAM module 1110 that is completely separate and connected, and a processor 1120, ROM 1130, RAM 1140, and bi-directional register buffer 1150 connected to and interconnected with the multi-port RAM. A bus RAM is separated by a register buffer and connected to optical transceivers 1180a and 1180b and optical transceivers 1180a and 1180b connected to the network control chip 1170, the network control chip 1170, and the network control chip 1170. It consists of optical connectors 1190a and 1190b that are connected.
상기 다중포트 램 모듈은 32비트 데이터선폭을 가진 프로세서(1120)와 레벨 2-3 연결망과의 접속시 병목점이 되지 않게 하기 위해 동일한 데이터선폭을 가지도록 접속하기 위하여 한개의 마스터와 세개의 슬레이브 다중포트 램으로 구성된다.The multi-port RAM module has one master and three slave multi-ports for access to have the same data line width so as not to be a bottleneck when connecting the processor 1120 having a 32-bit data line and a level 2-3 connection network. Consists of RAM.
상기와 같이 구성된 레벨 3-3 연결망 유니트는 이중포트 램을 이용하여 구성된 레벨 3-3 연결망 유니트와 동일한 기능을 수행하지만 다중포트 램을 사용함으로서 이중포트 램과 마찬가지로 중재기를 사용하지 않기 때문에 중재에 사용되는 시간을 없앨 수 있어 성능의 향상을 가져올 수 있을 뿐만 아니라 이중포트 램을 이용한 레벨 2-3 연결망에서는 어느 한 연결망에 장애가 발생하였을 경우 장애가 발생한 레벨 2-3 연결망에 연결되어 있는 이중포트 내의 메시지를 복구하고 이 메시지를 장애가 발생하지 않은 레벨 2-3 연결망에 연결되어 있는 이중포트 램을 통하여 메시지를 전달하게 되므로 복구하는데 시간이 걸리지만 다중포트 램을 사용하는 경우에는 동일한 메모리 셀을 각 레벨 2-3 연결망을 통하여 액세스 가능함으로 레벨 2-3 연결망만을 절체 후 다중포트 램 내의 메시지를 그대로 둔 채로 절체된 레벨 2-3 연결망을 통하여 전달되므로 복구절차가 간단하며, 복구시 소요되는 시간이 짧으며, 복구시 메세지 분실 가능성이 줄어들기 때문에 향상된다. 이중포트 램을 이용한 레벨 3-3 연결망 유니트의 경우 레벨 2-3 연결망의 장애발생시 복구절차가 복잡하고 메시지의 분실 가능성이 있으나 이중포트 램이 오동작하는 경우에 레벨 2-3 연결망을 절체하여 중단없이 메시지를 전달할 수 있으나 다중포트 램을 이용하는 경우 레벨 2-3 연결망의 장애발생시 복구절차가 간단하고 메시지 분실 가능성은 줄어들지만 다중포트 램의 오동작시 레벨 3-3 연결망 유니트의 장애로 간다는 단점이 있다.The level 3-3 network unit configured as described above performs the same function as the level 3-3 network unit configured using dual port RAM, but it is used for arbitration because it does not use an arbiter like the dual port RAM by using multiport RAM. In addition to improving the performance by eliminating the time required, in a Level 2-3 network using dual port RAM, if one network fails, the message in the dual port connected to the failed Level 2-3 network is displayed. This message takes time to recover because the message is delivered through dual-port RAM connected to a level 2-3 network that does not fail, but takes time to recover. 3 After switching over only Level 2-3 network as accessible through network It is passed through the heavy artillery the transfer agent level 2-3 network messages remain intact in the RAM and the recovery process is simple, and shorter time spent on recovery are improved because it reduces the possibility of message loss during recovery. In case of level 3-3 network unit using dual port RAM, recovery procedure is complicated and there is a possibility of message loss in case of level 2-3 network failure. In case of using multiport RAM, the recovery procedure is simple in case of failure of level 2-3 network, and the possibility of message loss is reduced, but there is a disadvantage of going to level 3-3 network unit in case of malfunction of multiport RAM.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900022866A KR940002145B1 (en) | 1990-12-31 | 1990-12-31 | Level 3-3 network unit operating apparatus for signal repeating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900022866A KR940002145B1 (en) | 1990-12-31 | 1990-12-31 | Level 3-3 network unit operating apparatus for signal repeating system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920014309A KR920014309A (en) | 1992-07-30 |
| KR940002145B1 true KR940002145B1 (en) | 1994-03-18 |
Family
ID=19309281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900022866A KR940002145B1 (en) | 1990-12-31 | 1990-12-31 | Level 3-3 network unit operating apparatus for signal repeating system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002145B1 (en) |
-
1990
- 1990-12-31 KR KR1019900022866A patent/KR940002145B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920014309A (en) | 1992-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 19971211 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |