KR940002111B1 - 선택 기능을 갖는 클럭 다 분주 회로 - Google Patents

Abstract

내용 없음.

Description

선택 기능을 갖는 클럭 다 분주 회로

제1도는 본 발명에 따른 회로도.

제2도와 제3도는 제1도에 있어서 타이밍 차트.

제4도는 본 발명에 따라 발생되는 클럭 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : 쉬프트 레지스터 3 : 멀티 플렉서

I₁: 인버터 AG₁: 앤드게이트

NO₁∼NO₄: 노아게이트

본 발명은 클럭분주 회로에 관한 것으로 특히 필요에 따라 클럭 분주를 조절할 필요가 있는 시스템에 적합하도록한 클럭 다 분주 회로에 관한 것이다.

즉 본 발명은 입력된 기본 클럭을 시스템에 필요한 여러주기의 클럭으로 다양하게 분주시켜 출력하도록한 것으로 첨부한 도면을 참조하여 그의 기술 내용을 설명하면 다음과 같다.

첨부 도면 제1도는 본 발명의 구성을 보인 회로도로서, 리세트신호와 입력 클럭이 인가되는 쉬프트 레지스터(1)의 출력단 OB₁은 노아게이트(NO₁)의 일 입력단과 멀티플렉서(3)의 D₁단자에, 출력단 QC₁는 노아게이트(NO₂)의 일 입력단과 멀티플렉서(3)의 D₂단자에, 출력단 QD₁는 노아게이트(NO₂)의 타 입력단과 멀티플렉서(3)의 D₃단자에 각각 접속되고, 리세트신호와 입력클럭이 인가되며 상기 쉬프트 레지스터(1)의 출력단 QD₁에 SR₂단자가 접속된 쉬프트 레지스터(2)의 출력단 QA₁, QB₂는 노아게이트(NO₃)의 일 입력단과 상기 멀티플렉서(3)의 D₄, D₅단자에 각각 접속되며, 출력단 QC₂, PD₂는 노아게이트(NO₄)의 일 입력단과 멀티플렉서(3)의 D₆, D₇단자에 각각 접속되고, 상기 노아게이트(NO₁∼NO₄)의 출력단은 앤드게이트(AG₁)를 통해 쉬프트 레지스터(1)의 SR₁단자에 접속되고, 상기 멀티플렉서(3)는 선택 신호(A), (B), (C)가 인가되며, 출력단(W)은 인버터(I₁)를 거쳐 상기 쉬프트 레지스터(1), (2)의 S₁₁, S₁₂단자에 접속되고, 쉬프트 레지스터(1), (2)의 SO₁, SO₂단자는 전원(Vcc)에 접속되며, 상기 멀티플렉서(3)의 출력단(Y)은 클럭 출력단(Pc)에 접속되어 구성된다.

상기한 바와 같이 구성된 회로의 동작 및 작용 효과는 다음과 같다.

본 발명은 멀티플렉서(3)로 인가되는 선택 신호(A), (B), (C)에 따라 7가지로 분주된 클럭 중 하나를 얻을 수 있게 된다.

즉 선택 신호(C), (B), (A)를 001로부터 111 7가지로 인가시키면 그에 따라 분주된 클럭 펄스가 제4도에 보인 바와 같이 얻어진다. 먼저 쉬프트 레지스터(1), (2)의 동작은 아래의 표 1과 같다.

[표 1 쉬프트 레지스터의 기능표]

여기서 X는 돈캐어(Don't Care)조건이다. 첨부 도면 제2도는 선택 신호 CBA=001인 경우의 각부의 파형을 보인 타이밍 챠트로서, 초기 상태에서 노아게이트(NO₁∼NO₄)의 입력이 모두 로우이므로 노아게이트(NO₁∼NO₄)의 출력은 모두 하이가 되어 쉬프트 레지스터(1)의 SR₁단자에는 하이 신호가 인가되며, S₁₁단자에는 로우 신호가 인가된다.

따라서 쉬프트 레지스터(1)의 출력단 QA₁는 하이를 출력하며, 이에 따라 출력단 PB₁도 다음 입력 클럭에서 하이로 된다. 출력단 QB₁로 부터 출력된 하이 신호에 의해 노아게이트(NO₁)의 출력이 로우로 되어 쉬프트 레지스터(1)의 SR₁단자에 로우가 인가되고, 또한 선택 신호 CBA=001이므로 멀티플렉서(3)의 D₁단자에 인가된 쉬프트 레지스터(1)의 QB₁단자로 부터의 출력이 선택되어 제2도 S₁₁과 같이 하이의 신호가 쉬프트 레지스터(1)의 S₁₁단자에 인가된다.

따라서 쉬프트 레지스터(1)의 QA₁단자는 제2도 QA₁과 같이 입력(A)의 레벨을 유지하여 계속 하이로 출력되며 QB₁단자는 제2도 QB₁과 같이 로우로 된다.

이에 따라 QC₁, QD₁단의 출력은 로우 상태를 유지하며, 쉬프트 레지스터(2)의 SR₂단자는 계속 로우 상태를 유지하고 또 초기에 S₁₂단자에는 쉬프트 레지스터(1)의 S₁₂단자와 같이 로우가 인가되므로 쉬프트 레지스터(2)의 QA₂단자는 로우 상태를 유지하며, 이에 따라 QB₂, QC₂, QD₂단자로 로우 상태를 유지하게 된다.

따라서 선택 신호 CBA=001인 때에는 쉬프트 레지스터(1)의 QB₁단자에서 출력된 제2도 QB₁가 출력 클럭으로서 출력된다. 만일 선택 신호 CBA=111인 때에는 첨부 도면 제3도에 보인 바와 같이 동작한다.

즉 선택 신호 CBA=111인 때에는 멀티플렉서(3)의 D₇단자에 인가되는 신호가 출력되는데 초기 상태에서 쉬프트 레지스터(2)의 QD₂단자가 로우 상태에 있으므로 멀티 플렉서(3)로 부터 출력되어 쉬프트 레지스터(1), (2)의 각 S₁₁, S₁₂단자에 인가되는 신호는 제3도 S₁₁, S₁₂과 같이 로우 상태를 유지한다.

또한 초기 상태에서 앤드게이트(AG₁)의 출력이 하이이므로 쉬프트 레지스터(1)의 QA₁단자는 하이로 되고, 이에 따라 다음 클럭이 인가되는 때에 QB₁단자도 하이로 된다.

따라서 QC₁단자와 QD₁단자도 순차적으로 하이 상태로 되는데, 하이 레벨의 QB₁단자 출력에 의해 노아게이트(NO₁)의 출력이 로우로 되고, 앤드게이트(AG₁)의 출력도 로우로 되어 쉬프트 레지스터(1)의 SR₁단자는 로우 상태로 된다.

따라서 표 1에서 보인 바와 같이 QA₁단자는 다시 로우 상태로 되고 순차적으로 QB₁, QC₁, QD 단자도 로우 상태로 된다.

한편 상기한 과정에 의해 쉬프트 레지스터(1)의 QD₁단자가 하이로 되면 쉬프트 레지스터(2)의 SR₂단자가 하이로 되어 표 1에 보인 바와같이 쉬프트 레지스터(2)의 QA₂단자가 하이로 되고 이에 따라 노아게이트(NO₃)의 출력이 로우로 되어 쉬프트 레지스터(1)의 SR₁단자는 계속 로우 상태를 유지하며, 쉬프트 레지스터(2)의 QB₂단자는 다음 클럭인가시 하이로 된다.

또한 표 1에 보인 바와 같이 출력단 QC₂, QD₂단자도 순차적으로 하이가 되어 제3도 QC₂, QD₂에 보인 바와 같은 상태로 된다.

이때 멀티플렉서(3)에 인가되는 선택 신호에 의해서 쉬프트 레지스터(2)의 출력단 QD₂의 출력이 선택되므로 쉬프트 레지스터(1), (2)의 S₁₁, S₁₂단자에는 하이가 인가되어 표 1에 보인 바와 같이 출력단 QA₁, QB₁, QC₁, QD₁및 QA₂, QB₂, QC₂, QD₂는 입력단 A₁∼D₁및 A₂∼D₂이 입력 레벨에 따르게 된다. 따라서 쉬프트 레지스터(2)의 모든 출력단은 제3도에 보인 바와 같이 로우 상태로 되거나 로우 레벨을 유지하며 쉬프트 레지스터(1)는 동작 초기 상태로 되돌아 가게 된다.

따라서 상기한 바와 같이 제어 신호 CBA=111인 때에는 쉬프트 레지스터(2)의 출력단 QD₂의 출력이 클럭으로서 출력된다. 첨부도면 제4도는 선택 신호의 상태에 따라 상기한 동작과 같은 과정에 의해 얻어지는 그 분주 클럭으로 부터 7분주 클럭을 보인 파형도이다.

상기한 바와 같이 본 발명은 멀티플렉서에 인가되는 선택 신호에 의해 입력된 클럭에 대해 2분주로 부터 7분주된 다양한 주기의 클럭 펄스를 얻을수 있게 되어 시스템에 필요한 적합한 주기의 클럭을 공급할수 있는 효과를 갖게 된다.

Claims (1)

1. 시스템에 클럭을 공급하는 클럭 분주 회로에 있어서, 입력 클럭이 인가되는 쉬프트 레지스터(1)의 출력단 QB₁, QC₁, QD₁과 쉬프트 레지스터(2)의 출력단 QA₂, QB₂, QC₁, QD₂는 선택신호(C), (B), (A)가 인가되는 멀티플렉서(3)의 입력단(D₁∼D₇)에 각각 접속되며, 출력단 QB₁은 노아게이트(NO₁)에, 출력단 QC₁, QD₁은 노아게이트(NO₂)에 출력단 QA₁, QB₂는 노아게이트(NO₃)에 출력단 QC₂, QD₂는 노아게이트(NO₄)에 각각 접속되고, 노아게이트(NO₁∼NO₄)의 출력단은 앤드게이트(AG₁)를 거쳐 상기 쉬프트 레지스터(1)의 SR₁단자에 접속되며, 쉬프트 레지스터(1)의 출력단 QD₁은 쉬프트 레지스터(2)의 SR₂의 단자에 접속되고, 상기 멀티플렉서(3)의 출력단(W)은 인버터(I₁)를 거쳐 쉬프트 레지스터(1), (2)의 S₁₁, S₁₂단자에 접속되며, 쉬프트 레지스터(1), (2)의 SO₁, SO₂단자는 전원(Vcc)에 접속되고, 멀티플렉서(3)의 출력단(Y)은 클럭 출력단(CP)에 접속되어 입력 클럭을 여러 주기의 다양한 클럭으로 분주하고 선택신호에 의해 분주된 클럭을 출력하도록 구성된 것을 특징으로 하는 선택 기능을 갖는 클럭 다 분주 회로.

Images