KR930700905A - 부동소수점 제산회로 - Google Patents

부동소수점 제산회로

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KR930700905A
KR930700905A KR1019920702842A KR920702842A KR930700905A KR 930700905 A KR930700905 A KR 930700905A KR 1019920702842 A KR1019920702842 A KR 1019920702842A KR 920702842 A KR920702842 A KR 920702842A KR 930700905 A KR930700905 A KR 930700905A
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고이찌 구로이와
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세끼자와 다다시
후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

부동소수점 제산회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 벡터프로세서의 전체구성도,
제2도는 제1도중의 벡터연산유니트의 연산 동작설명도,
제3도는 본 발명의 일실시예의 전체구성도,
제4도는 제3도중의 제산전처리 및 형판정부의 전처리의 동작설명도.

Claims (22)

  1. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 재산전처리 및 형판정을 행하는 회로부(83), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이타중의 지수부끼리의 연산을 행하는 지수연산부(91), 상기 회로부(83)에 의해서 얻은 상기 제수(D) 및 피제수(N)의 각형판정결과에 준하여 소정의 비연산패턴을 판정하고 이 비연산 패턴검출시에는 정지신호(DSTOP#X)를 발생하는 예외 및 비연산검출부(92), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(n)의 부동 소수점 데이터중의 가수부가 입력되고 소정의 아르고리즘에 준한 수순을 반복하여 행하여 상의 가수부데이타를 생성하는 가수제산부(100), 및 상기 지수연산부(91), 예의 및 비연산검출부(92) 및 가수제산부(100)의 출력데이타로 소정 비트수의 상을 생성하는 상생성회로부(93,94,101,103∼105)를 갖고 상기 정지신호(DSTOP#X)는 상기 가수제산부(100)내의 레지스터의 래치동작을 정지함으로써 이 가수제산부(100)의 반복 동작을 정지하는 것을 특징으로 하는 부동 소수점 제한회로.
  2. 제1항에 있어서, 상기 예외 및 비연산검출부(92)는 상기 제수(D)의 형판정결과와 상기 피제수(N)의 형판정결과와의 조합이 사전에 정해진 복수의 비연산패턴중 어느 하나라도 일치되었을 때에 일치신호를 출력하는 논리회로(921)와 이 논리회로(921)의 출력일치신호에 준하여 정지신호를 생성 출력하는 회로(922)를 갖는 부동소수점 제산회로.
  3. 제1항에 있어서, 상기 회로부(83)에서 꺼내진 상기 피제수(N) 및 제수(D)의 가수부에 의한 부분잉여를 격납하는 제1레지스터(89)와 이 제수(D)의 가수부를 격납하는 제2 레지스터(88)을 갖고 상기정지신호(DSTOP#X)는 상기 가수제산부(100)내의 레지스터와 이 제1레지스터(89)의 각각에 래치동작정지신호로서 입력되는 부동소수점 제산회로.
  4. 제3항에 있어서, 상기 가수제산부(100)는 상기 제2레지스터(88)의 출력데이타로 기수에 따라 복수의 제수배수데이타를 생성하고 그중 선택된 하나의 제수배수데이타를 출력하는 제수배수발생부(95)와 상기 제1레지스터(99)의 출력데이타와 이 제수배수 발생부(95)로 부터의 제수배수데이타를 가감산하여 부분잉여를 얻는 가감산부(96)와 이 가감산부(96)의 출력부분잉여와 상기 제2레지스터(88)로 부터의 데이터로 부분상을 예측하는 동시에 상예측신호를 생성하는 상예측부(97)와 이 상예측부(97)로 부터의 부분상 및 상예측신호가 각각 세트되어 이 상예측신호에 의해서 상기 복수의 제수배수 데이터중의 하나의 제수배수 데이터를 선택 출력시키는 제3레지스터(98)와 이 제3 레지스터(98)로 부터의 부분상과 상기 가감산부(96)의 출력부분 잉여가 입력되고 이 부분상을 보정하는 상보정부(99)를 갖고 이 가감산부(96)의 출력부분잉여를 소정회수 반복하여 이 가감산부(96)로 귀환 입력하여 고기수비 회복형 제산방식으로 제산을 행하는 회로인 부동소수점 제산회로.
  5. 제1항에 있어서, 상기 부동소수점 데이터는 IEEE 규격의 부동소수점 데이터이고 상기 상생성회로부(93,94,101,103∼105)는 상기 IEEE 규격의 라운딩처리를 행하는 라운딩 출력판정부(103)을 갖는 부동소수점 제산회로.
  6. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 재산전처리 및 형판정을 행하는 회로부(83); 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이타중의 지수부끼리의 연산을 행하는 지수연산부(91), 제산명령 비실행중에만 액티브로 되는 비실행신호(DRUN)를 적어도 발생하는 제어부(90), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동 소수점 데이터중의 가수부가 입력되고 소정 아르고리즘에 준한 수순을 반복하여 행하여 상의 가수부데이타를 생성하는 가수제산부(100), 및 사이 지수연산부(91) 및 가수제산부(100)의 출력데이타로 소정비트수의 상을 생성하는 상생성회로부(93,94,101,103∼105)를 갖고 상기 비실행신호(DRUN)는 상기 가수제산부(100)내의 레지스터의 래치동작을 정지함으로써 상기 가수제산부(100)의 반복 동작을 정지하는 것을 특징으로 하는 부동소수점 제산회로.
  7. 제6항에 있어서, 상기 제어부(90)는 제산개시 신호(START#X)가 인에이블단자로 입력되는 제1플립플롭(111)과 이 제1플립플롭(111)의 출력신호가 세트단자로 입력되고 제산 종료신호(END#X)가 리세트단자로 입력되고 이 제1플립플롭(111)의 출력신호에 의해서 세트상태로 된 후는 이 제산종료신호에 의해서 리세트되기 까지는 액티브의 상기 비실생신호를 출력하는 제2플립플롭(112)으로 된 부동소수점 제산회로.
  8. 제6항에 있어서, 상기 회로부(83)에서 꺼낸 상기 피제수(N) 및 제수(D)의 가수부에 의한 부분잉여를 격납하는 제1레지스터(89)와 상기 제수(D)의 가수부를 격납하는 제2 레지스터(88)를 갖고 상기 비실행신호(DRUN)는 상기 가수제산부(100)내지의 레지스터와 상기 제1레지스터(89)의 각각에 래치동작정지신호로서 입력되는 부동소수점 제산회로.
  9. 제8항에 있어서, 상기 가수제산부(100)는 상기 제2레지스터(88)의 출력데이타로 기수에 따라 복수의 제수배수데이타를 생성하고 그중 선택된 하나의 제수배수 데이타를 출력하는 제수배수발생부(95)와 상기 제1레지스터(89)의 출력데이타와 이 제수배수 발생부(95)로 부터의 제수배수데이타를 가감산하여 부분잉여를 얻는 가감산부(96)와 이 가감산부(96)의 출력부분잉여와 상기 제2레지스터(88)로 부터의 데이터로 부분상을 예측하는 동시에 상예측신호를 생성하는 상예측부(97)와 이 상예측부(97)로 부터의 부분상 및 상예측신호를 각각 세트시켜, 상기 예측신호에 의해서 상기 복수의 제수배수 데이터중의 하나의 제수배수 데이터를 선택 출력시키는 제3레지스터(98)와 이 제3 레지스터(98)로 부터의 부분상과 상기 가감산부(96)의 출력부분 잉여가 입력되고 이 부분상을 보정하는 상보정부(99)를 갖고 상기 가감산부(96)의 출력부분잉여를 소정 회수 반복하여 상기 가감산부(96)로 귀환 입력하여 고기수비회복형 제산방식으로 제산을 행하는 회로인 부동소수점 제산회로.
  10. 제6항에 있어서, 상기 부동소수점 데이터는 IEEE 규격의 부동소수점 데이터이고 상기 상생성회로부(93,94,101,103∼105)는 상기 IEEE 규격의 라운딩처리를 행하는 라운딩 출력판정부(103)을 갖는 부동소수점 제산회로.
  11. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 제산전처리 및 형판정을 행하는 회로부(83), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 지수부끼리의 연산을 행하는 지수연산부(91), 제산명령실행중은 클록을 계수하여 얻은 계수치에 준한 제어신호(DCNTO-15#X)를 출력하고 제산명령 비실행중은 이 계수를 정지하여 이 계수치를 고정치로 하고 이 제어신로(DCNTO-15#X)를 무효로 하는 제어부(90), 상기 회로부 (83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 가수부가 입력되고 소정 아르고리즘에 준한 수순을 반복하여 행하여 상의 가수부데이타를 생성하는 가수제산부(100), 및 상기 지수연산부(91) 및 가수제산부(100)의 출력데이타로 소정 비트수의 상을 생성하는 상생성회로부(93,94,101,103∼105)를 갖고 상기 제어신호(DCNTO-15#X)는 상기 상생성회로부(93,94,101,103∼105)내의 레지스터의 래치동작을 제어하는 것을 특징으로 하는 부동소수점 제산회로.
  12. 제11항에 있어서, 상기 제어부(90)는 제산개시신호(START#X)가 입력된 후에 제산종료신호(END#X)가 입력될 때 까지의 기간에만 액티브로 되는 카운트제어신호(DCACT#X)를 생성하는 제어회로(110)와, 이 카운트제어신호(DCACT#X)가 인에이블단자로 입력되고 L 카운트제어신호(DCACT#X)가 액티브일때에 클록을 계수하여 상기 제어신호(DCNTO-15#X)를 생성 출력하는 카운터(120)로 된 부동소수점 제산회로.
  13. 제11항에 있어서, 상기 가수제산부(100)는 상기 제수(D)의 가수부로 기수에 따라 복수의 제수배수데이타를 생성하고 그중 선택된 하나의 제수배수데이타를 출력하는 제수배수 발생부(95)와 상기 피제수(N) 및 제수(D)의 가수부에 의한 부분잉여와 이 제수배수발생부(95)로 부터의 제수배수 데이터를 가감산하여 부분잉여를 얻는 가감산부(96)와 가감산부(96)의 출력 부분잉여와 상기 제수(D)의 가수부로 부분상을 예측하는 동시에 상예측신호를 생성하는 상예측부(97)와 이 상예측부(97)로 부터의 이 부분상 및 상예측신호를 각각 세트시켜 이 상예측신호에 의해서 상기 복수의 제수배수데이타중의 하나의 제수 배수데이타를 선택출력시키는 제3레지스터(98)와 이 제3레지스터(98)로 부터의 부분상과 상기 가감산부(97)의 출력부분 잉여가 입력되고 이 부분상을 보정하는 상보상부(99)를 갖고 이 가감산부(96)의 출력부분잉여를 소정회수 반복하여 이 가감산부(96)로 귀환입력하여 고기수비회복형 제산방식으로 제산을 행하는 회로인 부동소수점 제산회로.
  14. 제11항에 있어서, 상기 부동소수점 데이터는 IEEE 규격의 부동소수점 데이터이고 상기 상생성회로부(93,94,101,103∼105)는 상기 IEEE 규격의 라운딩처리를 행하는 라운딩출력판정부(103)을 갖는 부동소수점 제산회로.
  15. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 제산전처리 및 형판정을 행하는 회로부(83), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 지수부끼리의 연산을 행하는 지수연산부(91), 제산명렬 비실행중에만 액티브로 되는 비실행신호(DRUN)를 출력하는 제어부(90), 상기 회로부(83)에 의해서 얻어진 상기 제수(D) 및 피제수(N)의 각형판정결과에 준하여 소정의 비연산패턴을 판정하고 이 비연산패턴 검출시에는 정지신호(DSTOP#X)를 발생하는 예의 및 비연산 검출부(92), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의가수부가 입력되는 소정의 아르고리즘에 준한 수순을 반복하여 행하여 상기 가수부데이타를 생성하는 가수제산부(100), 및 상기 지수연산부(91), 예외연산검출부(92) 및 가수제산부(100)의 출력데이타로 소정비트수의 상을 생성하는 상생성회로부(93,94,101,103∼105)를 갖고 상기 비실행신호(DRUN) 및 상기 정지신호(DSTOP#X)는 상기 가수제산부(100)내의 레지스터의 레치동작을 정지함으로써 상기 가수제산부(100)의 반복동작을 정지하는 것을 특징으로 하는 부동소수점 제산회로.
  16. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 제산전처리 및 형판정을 행하는 회로부(83), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 지수부끼리의 연산을 행하는 지수연산부(91), 제산명령실행중은 클록을 계수하여 얻은 계수치에 준한 제어신호(DCNTO-15#X)를 출력하고 제산명령 비실행중은 이 계수를 정지하여 이 계수치를 고정치로 하고 이 제어신로(DCNTO-15#X)를 무효로 하는 제어부(90), 상기 회로부 (83)에 의해얻어지는 상기 제수(D) 및 피제수(N)의 각 형판정결과에 준하여 소정의 비연산패턴을 판정하고 이 비연산패턴검출시에는 정지신호(DSTOP#X)를 발생하는 예외 및 비연산검출부(92), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 가수부가 입력되고 소정 아르고리즘에 준한 수순을 반복하여 행하여 상의 가수부데이타를 생성하는 가수제산부(100), 및 상기 지수연산부(91), 예외 및 비연산검출부(92) 및 가수제산부(100)의 출력데이타로 소정비트수의 상을 생성하는 상생성회로부(93,94,101,103∼105)을 갖고 상기 정지신호(DSTOP#X)는 상기 가수제산부(100)내의 제시스터의 래치동작을 정지하고 상기 제어 신호(DCNTO-15#X)는 상기 상생성회로부(93,94,101,103∼105)내의 레지스터의 래치동작을 제어하는 것을 특징으로 하는 부동소수점 제산회로.
  17. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 제산전처리 및 형판정을 행하는 회로부(83), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 지수부끼리의 연산을 행하는 지수연산부(91), 제산명령실행중은 클록을 계수하여 얻은 계수치에 준한 제어신호(DCNTO-15#X)를 출력하고 제산명령 비실행중은 이 계수를 정지하여 이 계수치를 고정치로 하고 이 제어신호(DCNTO-15#X)를 무효로 하는 동시에 제산 명령비실행주에만 액티브로 되는 비실행신호(DRUN)를 출력하는 제어부(90), 상기 회로부 (83)에 의해서 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 가수부가 입력되고 소정 아르고리즘에 준한 수순을 반복하여 행하여 상의 가수부데이타를 생성하는 가수제산부(100), 및 상기 지수연산부(91) 및 가수제산부(100)의 출력데이타로 소정 비트수의 상을 생성하는 상생성회로부(93,94,101,103∼105)를 갖고 상기 비실행신호(DRUN)는 상기 가수제산부(100)내의 레지스터의 레치동작을 정지하고 사기 제어신호(DCNTO-15#X)는 상기 상생성회로부(93,94,101,103∼105)내의 레지스터의 래치동작을 제어하는 것을 특징으로 하는 부동소수점 제산회로.
  18. 제수(D) 및 피제수(N)의 각 부동소수점 데이터에 대해서 제산전처리 및 형판정을 행하는 회로부(83), 상기 회로부(83)에 의해서 전처리가 행해진 상기 제수(D) 및 피제수(N)의 부동소수점 데이터중의 지수부끼리의 연산을 행하는 지수연산부(91), 제산명령실행중은 클록을 계수하여 얻은 계수치에 준한 제어신호(DCNTO-15#X)를 출력하고 제산명령 비실행중은 이 계수를 정지하여 이 계수치를 고정치로 하고 이 제어신호(DCNTO-15#X)를 무효로 하는 동시에 제산명령비실행중에만 액티브로 되는 비샐행신호(DRUN)를 출력하는 제어부(90), 상기 회로부 (83)에 의해서 행해진 상기 제수(D) 및 피제수(N)의 각형판정결과에 준하여 소정의 비연산패턴을 판정하고 이 비연산패턴검출시에는 정지신호(DSTOP#X)를 발생하는 예외 및 비연산검출부(92), 상기 회고부(83)에 의해서 전처리가 행해진 상기 제구(D) 및 피제수(N)의 부동소수점 데이터중의 가수부가 입력되고 소정 아르고리즘에 준한 수순을 반복하여 행하여 상의 가수부데이타를 생성하는 가수제산부(100), 및 상기 지수연산부(91), 예외 및 비연산검출부(92) 및 가수제산부(100)의 출력데이타로 소정 비트 수의 상을 생성하는 상생성회로부(93,94,101,103∼105)를 갖고 상기 정지신호(DSTOP#X) 및 비실행신호(DRUN)는 액티브일때에 상기 가수제산부(100)내의 레지스터의 래치동작을 정지하고 상기 제어신호(DCNTO-15#X)는 상생성회로부(93,94,101,103∼105)내의 레지스터의 래치동작을 제어하는 것을 특징으로 하는 부동소수점 제산회로.
  19. 재18항에 있어서, 상기 예외 및 비연산 검출부(92)는 상기 제수(D)의 형판정결과와 상기 피제수(N)의 형판정결과의 조합이 사전에 정해진 복수의 비연산패턴중의 어느 하나라도 일치되었을때에 일치신호를 출력하는 논리회로(921)와 이 논리회호(921)의 출력일치신호에 준하여 정지신호를 생성출력하는 회로(922)를 갖는 부동소수점 제산회로.
  20. 제18항에 있어서, 상기 회로부(83)에서 꺼낸 상기 피제수(N) 및 제수(D)의 가수부에 의한 부분잉여를 격납하는 제1레지스터(89)와 상기 제수(D)의 가수부를 격납하는 제2 레지스터(88)를 갖고 상기정지신호(DSTOP#X) 및 비실행신호(DRUN)는 상기 가수제산부(100)내의 레지스터와 상기 제1레지스터(89)의 각각에 래치동작 정지신호로서 입력되는 부동소수점 제산회로.
  21. 제18항에 있어서, 상기 제어부(90)는 제산개시신호(START#X)가 입력된후 제산종료신호(END#X)가 입력될때까지의 기간에만 액티브로 되는 상기 카운트제어신호(DCACT#X)와 상기 제산개시신호(START#X)입력전 및 상기 제산종료신호(END#X)입력후에 있어서 액티브로 되는 상기 비실행신호(DRUN)를 각각 생성하는 제어회로(110)와 상기 카운트제어신호(DCACT#X)가 인에이블단자로 입력되고 상기 카운트제어신호(DCACT#X)가 액티브일때에 클록을 계수하여 상기 제어신호(DCNTO-15#X)를 생성 출력하는 카운터(120)로 되는 부동소수점 제산회로.
  22. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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