Claims (9)
중앙처리장치(10)의 어드레스와 제어신호에 의해서 메모리내에 기록된 정보를 인출하기 위한 컴퓨터 시스템에 있어서, 짝수번째 워드에 해당되는 명령어나 데이타가 기록된 제1메모리수단(26); 홀수번째 워드에 해당되는 명령어나 데이타가 기록된 제2메모리수단(27); 상기 중앙처리장치(10)의 어드레스를 각각 상위어드레스와 하위어드레스로 래치시키고, 소정의 페이지영역내에서 하위어드레스를 카운트하여 어드레스를 증가시키므로써 상기 제1메모리수단(26)과 상기 제2메모리수단(27)에 어드레스를 인가시키기 위한 어드레스버퍼수단(201); 상기 중앙처리장치(10)의 어드레스를 디코딩하고, 제어신호를 입력으로 받아 명령어나 데이타의 액세스신호에 따른 동작상태를 결정하고 상기 제1메모리수단(26)과 상기 제2메모리수단(27)과 상기 어드레스 버퍼수단(201)을 제어하기 위한 제어논리부(200)을 포함함을 특징으로 하는 메모리제어논리장치.A computer system for retrieving information recorded in a memory by an address and a control signal of a central processing unit, comprising: first memory means (26) in which instructions or data corresponding to an even word are recorded; Second memory means 27 in which an instruction or data corresponding to an odd word is recorded; The first memory means 26 and the second memory means are latched by the addresses of the central processing unit 10 to upper and lower addresses, respectively, and the address is increased by counting lower addresses in a predetermined page area. Address buffer means 201 for applying an address to 27; Decode the address of the central processing unit 10, receive a control signal to determine the operation state according to the access signal of the command or data, and the first memory means 26 and the second memory means 27 and And a control logic unit (200) for controlling the address buffer means (201).
제1항에 있어서, 상기 제1메모리수단(26)과 상기 제2메모리수단(27)은 인터리브드방식으로 구성되어, 각각 명령어나 데이타를 상기 중앙처리장치(10)로 출력됨을 특징으로 하는 메모리제어논리장치.The memory according to claim 1, wherein the first memory means (26) and the second memory means (27) are configured in an interleaved manner, and output instructions or data to the CPU 10, respectively. Control logic device.
제1항에 있어서, 상기 어드레스버퍼수단(201)은 상기 중앙처리장치(10)으로부터 공급되는 하위어드레스를 적재(load)하여 매액세스시 어드레스를 증가시키기 위한 카운터(23)와, 상기 중앙처리장치(10)로부터 공급되는 상위어드레스를 래치하기 위한 제1래치(24)와, 상기 카운터(23)에 적재되는 하위어드레스 중 홀수번째 워드에 해당되는 하위어드레스를 래치하기 위한 제2래치(25)로 구성됨을 특징으로 하는 메모리제어논리장치.The apparatus of claim 1, wherein the address buffer means 201 loads a lower address supplied from the central processing unit 10 to increase an address at every access, and the central processing unit A first latch 24 for latching an upper address supplied from (10), and a second latch 25 for latching a lower address corresponding to an odd word among lower addresses loaded on the counter 23; Memory control logic device, characterized in that configured.
제1항에 있어서, 상기 제어논리부(200)는 상기 중앙처리장치(10)로부터 공급되는 어드레스와 제어신호를 디코딩하기 위한 디코더(20)와, 상기 디코더에서 출력되는 액세스신호에 따른 동작상태를 결정하는 상태머신(21)과 상기 제1메모리수단(26)과 상기 제2메모리수단(27)과 상기 어드레스 버퍼(201)를 제어하기 위한 제어신호발생기(22)로 구성됨을 특징으로 하는 메모리제어논리장치.The apparatus of claim 1, wherein the control logic unit 200 is configured to decode an address and a control signal supplied from the CPU 10, and an operation state according to an access signal output from the decoder. And a control signal generator 22 for controlling the state machine 21, the first memory means 26, the second memory means 27, and the address buffer 201 for determining. Logic unit.
제4항에 있어서, 상기 중앙처리장치(10)로부터 공급되는 하위어드레스를 적재(load)하여 매 액세스시 어드레스를 증가시키기 위한 카운터(23)와 상기 중앙처리장치(10)로부터 공급되는 상위어드레스를 래치하기 위한 제1래치(24)와 상기 카운터(23)에 적재되는 하위어드레스중 홀수번째 워드에 해당되는 어드레스를 래치하기 위한 제2래치(25)로 구성됨을 특징으로 하는 메모리제어논리장치.The counter 23 and the upper address supplied from the central processing unit 10 are configured to load the lower addresses supplied from the central processing unit 10 to increase the address at every access. And a second latch (25) for latching an address corresponding to an odd word among lower addresses loaded on the counter (23).
제4항에 있어서, 상기 제어신호발생기(22)는 명령어 액세스를 위한 명령어 제어 프로그램 가능 어레이논리(PAL)와, 데이타 액세스를 위한 데이타 제어 프로그램 가능 어레이논리(PAL)와, 하위어드레스를 제어하기 위한 하위어드레스 제어 프로그램 가능 어레이논리(PAL)로 구성됨을 특징으로 하는 메모리제어논리장치.5. The control signal generator (22) according to claim 4, wherein the control signal generator (22) is adapted to control instruction control programmable array logic (PAL) for instruction access, data control programmable array logic (PAL) for data access, and subaddress. A memory control logic device comprising lower address control programmable array logic (PAL).
인터리브드방식으로 구성된 복수개의 메모리에 대하여 한 시스템 클럭에 하나의 명령어나 데이타를 인출할 수 있는 버스트모드로 제어하기 위한 메모리제어논리장치에 있어서, 상위어드레스와 하위어드레스를 래치시키고, 소정의 페이지 영역내에서 하위어드레스를 카운트하여 어드레스를 증가시킴으로써 상기 수개의 메모리에 어드레스를 인가하기 위한 어드레스버퍼수단; 상기 복수개의 메모리선택과 상기 어드레스버퍼수단을 제어하기 위한 제어논리부를 포함함을 특징으로 하는 메모리제어논리장치.A memory control logic apparatus for controlling a plurality of interleaved memories in a burst mode capable of fetching one instruction or data in one system clock, comprising: latching an upper address and a lower address to a predetermined page area; Address buffer means for applying an address to said several memories by counting a lower address within said address and increasing said address; And a control logic section for controlling the plurality of memory selections and the address buffer means.
제8항에 있어서, 상기 어드레스버퍼수단은 상위어드레스를 래치시키기 위한 래치수단과 하위어드레스를 래치시키고 카운트하기 위한 카운터수단과 턴워드에 해당되는 하위어드레스가 하나의 메모리에 인가되는 동안 다음번의 워드에 해당되는 하위어드레스를 래치시키기 위한 래치수단으로 구성됨을 특징으로 하는 메모리제어논리장치.10. The memory device of claim 8, wherein the address buffer means includes a latch means for latching an upper address, a counter means for latching and counting a lower address, and a next word while a lower address corresponding to a turn word is applied to one memory. And a latch means for latching a corresponding lower address.
제8항에 있어서, 상기 제어논루는 프로그램 가능 어레이논리(PAL)로 구성됨을 특징으로 하는 메모리제어 논리장치.10. The memory control logic of claim 8 wherein the control logic consists of programmable array logic (PAL).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.