KR930008727B1 - Method of controlling a input clock selecting - Google Patents

Abstract

The method for controlling input clock select comprises the first step (10) for receiving state information of input/output on all built-in assemblies, the second step (20) for selecting waiting input clock by using select information of input clock in before state, the third step (30) for selecting main input clock to select several same clocks, the fourth step (40) for selecting optimum clocks for the built-in assemblies by using main input clock data and waiting input clock data.

Description

입력 클럭 선택 제어방법Input Clock Selection Control Method

제 1 도는 본 발명의 스페이스 클럭 보드 어셈블리 (이하 SSCA라함) 입력 클럭 선택제어장치의 구성도.1 is a block diagram of a space clock board assembly (hereinafter referred to as SSCA) input clock selection control apparatus of the present invention.

제 2 도는 SSCA부의 블럭도.2 is a block diagram of an SSCA unit.

제 3 도는 본 발명의 흐름도.3 is a flow chart of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

A : SSCA부 B : 프로세서부A: SSCA B: Processor

1 : 수신부 2 : 클럭 선택부1: Receiver 2: Clock Selector

3 : 클럭발생부 4 : 프로세서 인터페이스부3: clock generator 4: processor interface

5 : 클럭감시부 6 : 클럭버퍼부5: clock monitoring unit 6: clock buffer unit

본 발명은 입력 클럭 선택 제어방법에 관한 것으로, 특히 전자 교환기의 망동기 장치중 스페이스 스위치에서 필요로 하는 클럭을 발생하여 공급하도록 제어하는 SSCA입력 클럭 선택제어장치의 입력 클럭 선택 제어방법에 관한 것이다.The present invention relates to an input clock selection control method, and more particularly, to an input clock selection control method of an SSCA input clock selection control apparatus for controlling to generate and supply a clock required by a space switch among a network switch unit of an electronic exchange.

전자교환기의 망동기 장치는 교환기내에서 필요로 하는 클럭을 발생시키는 것으로 동기망의 동기방식에 의해 기준클럭에 동기된 클럭을 발생시킨다. SSCA는 상기 망동기 장치로부터 발생된 교환기의 자체클럭으로, 전자교환기내의 스페이스 스위치에서 필요로 하는 클럭을 공급하는 것이며 스페이스 스위치 클럭은 교환기 내의 다른 장치들의 클럭과 동기상태를 유지하기 위하여 프레임 펄스를 함께 공급한다.The synchronizer device of the electronic exchange generates a clock required in the exchange and generates a clock synchronized with the reference clock by the synchronization method of the synchronous network. SSCA is an internal clock of the exchange generated from the network synchronizer device, which supplies the clock required by the space switch in the electronic exchange, and the space switch clock supplies a frame pulse to keep the clock synchronized with the clocks of other devices in the exchange. Feed together.

본 발명은 SSCA의 입력 클럭의 선택에 있어서 전상태에서 선택된 클럭을 우선 선택하며, 다수의 SSCA의 실장에 따라 가능한한 동일한 입력 클럭을 선택하여서 스페이스 스위치에서 필요로 하는 클럭을 발생하여 공급하도록 제어하는 SSCA의 입력 클럭 선택 제어함에 그 목적이 있다.The present invention first selects the clock selected in the previous state in selecting the input clock of the SSCA, and selects the same input clock as much as possible according to the implementation of the plurality of SSCA to control to generate and supply the clock required by the space switch. The purpose is to control the input clock selection of the SSCA.

본 발명은 상기 목적은 달성하기 위하여 망동기 장치의 스페이스 스위치에서 필요로 하는 클럭을 공급하기 위해 스페이스 스위치 클럭보드 어셈블리를 실장한 전자 교환기의 입력 클럭 선택 제어방법에 있어서, 모든 실장 어셈블리에 대해 입력 출력의 상태정보를 수신하는 제 1 단계, 전 상태에서 선택된 입력 클럭 선택 정보를 이용해 대기 입력 클럭을 선택하는 제 2 단계, 다수의 동일한 클럭이 선택되도록 대표입력 클럭을 선택하는 제 3 단계, 및 실제적으로 대표 입력 클럭과 대기 입력 클럭 데이터를 이용해 모든 실장된 어셈블리에 대해 정상적인 최적의 클럭을 선택하는 제 4 단계에 의해 수행됨을 특징으로 한다.The present invention provides an input clock selection control method of an electronic exchange having a space switch clock board assembly for supplying a clock required by a space switch of a network synchronizer device. A first step of receiving status information of a second step of selecting a standby input clock using input clock selection information selected in a previous state, a third step of selecting a representative input clock such that a plurality of identical clocks are selected, and substantially A representative input clock and standby input clock data is used to perform a fourth step of selecting a normal optimal clock for all mounted assemblies.

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

제 1 도는 SSCA 입력 클럭 선택 제어장치의 구성도로서 SSCA부(A)는 16.384MHz 클럭(이하 CP2라함)과 16.384MHz 클럭에 동기된 프레임 동기신호 8KHz 클럭(이하 FP2라함)을 1조로 하여 2조를 입력 클럭으로 수신하고 있으며 SSCA(A)는 최소 2매에서 최대 6매까지 실장가능하다. 각각의 SSCA부(A)는 버스(a)를 통하여 프로세서부(B)로 연결되어 있으며 프로세서부(B )에서는 입력 클럭의 상태 정보를 수신하여 정상의 다수의 최적의 클럭을 선택하여 버스(a)를 통하여 각각의 SSCA부(A)로 입력 클럭 선택을 제어한다.1 is a configuration diagram of an SSCA input clock selection control device. SSCA A includes two sets of 16.384 MHz clock (hereinafter referred to as CP2) and a frame synchronization signal 8 KHz clock (hereinafter referred to as FP2) synchronized to a 16.384 MHz clock. Is received as an input clock, and SSCA (A) can be mounted from a minimum of two to a maximum of six. Each SSCA unit A is connected to the processor unit B through the bus a. The processor unit B receives the state information of the input clock and selects a plurality of normal optimal clocks to provide a bus (a). The input clock selection is controlled by the respective SSCA units (A) through ().

제 2 도는 SSCA부(A)의 블럭도를 나타낸다.2 shows a block diagram of the SSCA portion A. As shown in FIG.

도면에서 1은 수신부, 2는 클럭 선택부, 3은 클럭발생부, 4는 프로세서 인터페이스부, 5는 클럭 감시부, 6은 클럭 버퍼부를 나타낸다.In the drawing, 1 denotes a receiver, 2 denotes a clock selector, 3 denotes a clock generator, 4 denotes a processor interface, 5 denotes a clock monitor, and 6 denotes a clock buffer.

SSCA부(A)의 수신부(1)는 CP2와 FP2를 각각 2조로 수신하며 상기 수신부(1)의 출력단 및 프로세서 인터페이스부(4)에 연결되어 있는 클럭 선택부(2)는 프로세서 인터페이스부(4)와 버스(a)로 연결된 프로세서부(B)에 의해서 제어된다. 이때 프로세서부(B)는 상기 수신부(1)와 연결된 클럭감시부(5)로부터 프로세서 인터페이스부(4)를 거쳐 입력 클럭의 상태정보를 수신하여 이 입력 클럭상태 정보와 함께 실장된 다른 SSCA부(A)의 입력 클럭 상태정보를 종합한 후 최적의 클럭을 선택하며 클럭발생부(3)는 상기 클럭 선택부(2)에서 선택된 CP2, FP2클럭으로부터 이에 동기된 8.192MHz 클럭펄스(이하 CP3라 함)와 CP3클럭에 대해 90도 뒤진 위상을 갖는 8.192MHz 클럭펄스(이하 CP3D)를 발생시키고 CP3클럭의 동기 신호인 8.192MHz의 한주기의 펄스폭을 갖는 8KHz의 동기신호(이하 FP3라 함)를 발생시켜 클럭 감시부(5) 및 클럭 버퍼부(6)에 전송한다. 클럭 버퍼부(6)는 RS-422 방식으로 최대 22 회선의 각각의 클럭을 송출하고 있다.The receiver 1 of the SSCA unit A receives two sets of CP2 and FP2, respectively, and the clock selector 2 connected to the output terminal and the processor interface unit 4 of the receiver 1 is the processor interface unit 4. ) Is controlled by the processor unit B connected to the bus (a). At this time, the processor unit B receives the input clock state information from the clock monitoring unit 5 connected to the receiving unit 1 via the processor interface unit 4, and the other SSCA unit mounted with the input clock state information ( After the input clock state information of A) is synthesized, an optimum clock is selected, and the clock generator 3 is an 8.192MHz clock pulse synchronized with the CP2 and FP2 clocks selected by the clock selector 2 (hereinafter referred to as CP3). And an 8-kHz synchronization signal (hereinafter referred to as FP3) that generates an 8.192 MHz clock pulse (CP3D) with a phase that is 90 degrees behind the CP3 clock, and has a pulse width of one cycle of 8.192 MHz, which is a synchronization signal of the CP3 clock. And generate it and transmit it to the clock monitoring unit 5 and the clock buffer unit 6. The clock buffer unit 6 transmits clocks of up to 22 lines in RS-422 mode.

제 3 도는 주기적으로 수행되는 SSCA 입력 클럭 선택 제어방법의 흐름도를 나타낸 것이다.3 is a flowchart illustrating a method of controlling SSCA input clock selection performed periodically.

SSCA부(A)의 실장상태를 확인하게 위하여 탈장상태 정보데이타를 읽어들여서 (11) 실/탈장 상태를 확인하고 (12) 탈장상태인 경우 탈장상태를 인지할 수 있는 탈장데이타를 기록하며 (13) 실장된 경우에 한하여 제 2 도에서와 같이 3비트의 전상태에 선택된 클럭정보 및 입력 클럭상태 정보를 읽은 후(14) 최대 실장 가능한 SSCA부(A)에 대하여 상기와 같은 과정(11 내지 14)을 반복 수행하여 입력 틀럭상태 정보 및전상태 선택클럭정보를 읽은 후 전 상태의 입력 클럭 선택 데이타를 이용한 대기 입력 클럭을 우선 선택한다(15).Read the hernia status information data to check the mounting status of SSCA (A) (11) Check the seal / hernia status and (12) Record the hernia data to recognize hernia status in case of hernia (13 Only in the case of mounting, as shown in FIG. 2, after the selected clock information and the input clock state information of all three bits are read (14), the same process as described above for the maximum mountable SSCA (A) (11 to 14). ) Is repeated to read the input block state information and the previous state selection clock information, and then select the standby input clock using the input clock selection data of all states (15).

전 상태에 선택된 입력 클럭의 경보상태를 확인하여(21) 정상인 경우 대기 입력 클럭을 전 상태와 동일한 클럭으로 하며 (22) 대기입력 클럭이 0인지 1인지 판별하여 각각의 카운터를 증가시키고 (25, 26, 27) 입력클럭의 경보상태가 페일(fail)인 경우 새로운 입력 클럭의 상태를 확인한다(23). 새로운 입력 클럭이 정상이면 대기 입력 클럭을 새로운 입력 클럭으로 하며 (24) 대기 입력 클럭이 0인지 1인지 판별하여(25) 각각의 카운터를 증가시킨다(26, 27).Check the alarm state of the input clock selected in the previous state (21) and if it is normal, make the standby input clock the same as the previous state (22) Determine whether the standby input clock is 0 or 1 and increase each counter (25, 26, 27) If the alarm state of the input clock is a fail, check the state of the new input clock (23). If the new input clock is normal, the standby input clock is set as the new input clock (24) and it is determined whether the standby input clock is 0 or 1 (25) and the respective counters are incremented (26, 27).

또한 전 상태에 선택된 클럭의 경보상태 및 새로운 입력 클럭이 비정상인 경우 대기입력 클럭을 모두 페일(fail)로 한다(21, 22, 28). 그런후에 실장된 모두 SSCA(A)부에 대하여 상기와 같은 과정(21 내지 28)을 반복수행하여 대기 입력 클럭을 선택한다(29).In addition, when the alarm state of the clock selected in the previous state and the new input clock are abnormal, all standby input clocks are failed (21, 22, 28). Thereafter, the above steps 21 to 28 are repeated for all of the mounted SSCA (A) parts to select the standby input clock (29).

대기 입력 클럭중 입력 클럭 0으로 선택된 것과 입력 클럭 1로 선택된 것을 비교하여(31) 대기 입력 클럭 0카운터가 대기입력 클럭 1카운터 보다 크거나 같으면 대표 입력 클럭을 입력 클럭 0으로 하고 작으면 대표 입력 클럭을 클럭 1로 선택한다(32, 33).Compare the selected input clock 0 with the input clock 1 among the standby input clocks (31). If the standby input clock 0 counter is greater than or equal to one of the standby input clock counters, the representative input clock is set to the input clock 0 and the representative input clock is smaller. Is selected as clock 1 (32, 33).

SSCA부(A)의 실/탈장상태를 확인한후(41) 탈장상태인 경우 다음 SSCA부(A)로 곧바로 반복 수행하고 (46)실장상태인 경우에 한하여 읽어 들인 입력 클럭상태 정보로부터 먼저 대표 입력 클럭의 정상여부를 판별하여(42) 정상이면 대표 입력 클럭을 선택하여 동작시키며(43, 44) 페일(fail)인 경우 대기 입력 클럭을 실제적으로 선택하여서 동작하도록 한후(44, 45) 실장된 모든 SSCA부(A)에 대하여 상기와 같은 과정(41 내지 45)를 반복수행하여서 입력 클럭을 선택하여 동작시킨후(46) 제어를 끝낸다.After checking the seal / hernia state of the SSCA unit (A) (41), if it is in the hernia state, repeat the process immediately to the next SSCA unit (A). If the clock is normal (42), if it is normal, the representative input clock is selected and operated (43, 44). In case of a failure, the standby input clock is actually selected and operated (44, 45). The above steps (41 to 45) are repeated for the SSCA unit (A) to select and operate the input clock (46), and the control ends.

상기한 바와 같이 본 발명은 SSCA의 입력 클럭이 전상태에 선택되어서 동작되는 입력 클럭을 계속 선택하여 동작함으로서 입력 클럭의 불필요한 스위치 오우버와 이에 따른 미세한 클럭의 불연속을 방지하며 또한 필요에 따라 최소 2매에서 최대 6매까지 다수의 SSCA가 실장되는 경우 가능한한 동일한 입력 클럭이 선택되어 스페이스 스위치로 공급되는 클럭간의 위상차를 더욱 최소화 할 수 있는 효과가 있다.As described above, the present invention prevents unnecessary switchover of the input clock and discontinuous fine clock discontinuity by continuously selecting and operating the input clock which is operated by selecting the input clock of the SSCA at all states. When multiple SSCAs are mounted from up to 6 sheets, the same input clock is selected as much as possible to minimize the phase difference between clocks supplied to the space switch.

Claims (3)

망동기 장치의 스페이스 스위치에서 필요로 하는 클럭을 공급하기 위해 스페이스 스위치 클럭보드 어셈블리를 실장한 전자 교환기에서의 입력 클럭 선택 제어방법에 있어서 ; 모든 실장 어셈블리에 대해 입력 출력의 상태 정보를 수신하는 제 1 단계(10), 전 상태에서 선택된 입력 클럭 선택 정보를 이용해 대기 입력 클럭을 선택하는 제 2 단계(20), 다수의 동일한 클럭이 선택되도록 대표입력 클럭을 선택하는 제 3 단계(30), 및 실제적으로 대표 입력 클럭과 대기 입력 클럭 데이터를 이용해 모든 실장된 어셈블리에 대해 정상적인 최적의 클럭을 선택하는 제 4 단계(40)를 구비하여 수행하는 것을 특징으로 하는 입력 클럭 선택 제어방법.A method of controlling input clock selection in an electronic exchange equipped with a space switch clock board assembly for supplying a clock required by a space switch of a network synchronizer device; A first step (10) of receiving status information of the input outputs for all mounting assemblies, a second step (20) of selecting a standby input clock using the input clock selection information selected in the previous state, such that a plurality of identical clocks are selected; A third step (30) of selecting a representative input clock and a fourth step (40) of selecting a optimal optimal clock for all mounted assemblies using practically the representative input clock and standby input clock data. Input clock selection control method, characterized in that. 제 1 항에 있어서, 상기 제 2 단계(20)는, 전상태에서 선택된 클럭의 경보상태를 확인하는 제 1 과정(21) 상기 제 1 과정(21)의 정상여부에 따라 전상태 선택 클럭 또는 새로운 입력 클럭을 대기입력 클럭으로 선택하는 제 2 과정(22, 23, 24), 상기 대기입력 클럭을 체크하여 관련 카운터를 증가시키는 제 3 과정(25, 26, 27), 및 실장된 모든 스페이스 스위치 클럭 보드 어셈블리에 대하여 상기의 제 1, 제 2, 제 3 과정을 반복하는 제 4 과정(29)를 구비하여 수행하는 것을 특징으로 하는 입력 클럭 선택 제어방법.The method of claim 1, wherein the second step (20) comprises: a first process (21) of checking an alarm state of a clock selected in a previous state (21) or a new state selected clock or a new one depending on whether the first process (21) is normal. A second process (22, 23, 24) of selecting an input clock as a standby input clock, a third process (25, 26, 27) of checking the standby input clock and incrementing an associated counter, and all mounted space switch clocks And a fourth process (29) for repeating the first, second, and third processes with respect to the board assembly. 제 2 항에 있어서, 상기의 제 4 단계(40)는, 실/탈장 상태를 확인하는 제 5 과정(41), 읽어들인 입력 클럭 상태정보로부터 대표입력 클럭이 정상인가 확인하는 제 6 과정(42)의 정상 여부에 따라 선택클럭을 설정하여 스페이스 스위치 클럭보드 어셈블리에 인가하는 제 7 과정(43, 44, 45), 및 모든 실장보드에 대해 상기 제 5, 제 6, 제 7 과정을 반복하여 클럭 선택을 완료하는 제 8 과정(46)에 의해 수행됨을 특징으로 하는 입력 클럭 선택 제어방법.[4] The method of claim 2, wherein the fourth step 40 includes a fifth step 41 of checking a seal / hernia state and a sixth step 42 of checking whether the representative input clock is normal from the read input clock state information. (7) (43, 44, 45) for setting the selection clock according to the normality of the ") and applying it to the space switch clock board assembly, and repeating the fifth, sixth, and seventh processes for all the mounting boards. And an eighth step (46) of completing the selection.