KR930008059B1

KR930008059B1 - Data scanning circuit having programmable adaptivity

Info

Publication number: KR930008059B1
Application number: KR1019910001021A
Authority: KR
Inventors: 배광석
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1991-01-22
Filing date: 1991-01-22
Publication date: 1993-08-25
Also published as: KR920015224A

Abstract

The external control signals such as SS, SDT, SAD, DTR, ADR, PGS are accepted by the PC or Micom. The supreme bit valve of the above mensioned SAD is supplied to the first multiplexer with a select signal. If this supreme bit valve is one, the primary multiplexer (30) will select the output of counter (5). However if this bit valve is zero. The first multiplexer (3) will select the output for the second resister. Scanning data is stored before output of the scanning input picture data according to this sequence and before the picture data is scanned.

Description

프로그래머블 적응적 데이타 스캔회로Programmable Adaptive Data Scan Circuit

제 1 도는 본 발명에 따른 화상데이타의 변환 및 스캔닝 예시도.1 is a diagram illustrating conversion and scanning of image data according to the present invention.

제 2 도는 본 발명에 따른 블럭도2 is a block diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 제 1 레지스터 2 : 제 2 레지스터1: first register 2: second register

3 : 제 1 멀티플렉서 4 : 제 1 메모리3: first multiplexer 4: first memory

5 : 카운터 6 : 제 2 멀티플렉서5: counter 6: second multiplexer

7 : 제 3 멀티플렉서 8 : 제 2 메모리7: third multiplexer 8: second memory

9 : 제 3 메모리 10 : 인버터9: third memory 10: inverter

11 : 제 4 멀티플렉서 12 : 디멀티플렉서11: fourth multiplexer 12: demultiplexer

본 발명은 화상데이타 압축회로에 관한 것으로, 특히 화상데이타를 압축할시 변환과정을 거친후 압축과정으로 입력되기전 압축과정에서 압축률을 높일 수 있도록 데이타를 스캔시 스캔 순서를 조정하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image data compression circuit. More particularly, the present invention relates to a circuit for adjusting the scanning order when scanning data so that the compression ratio can be increased in the compression process before the image data is compressed and before being input into the compression process. .

일반적으로 화상데이타의 압축시 입력데이타는 수직 및 수평으로 화소 몇 개씩 선택하여 구성된 블록단위로 이루어진다.In general, when compressing image data, input data is composed of block units configured by selecting several pixels vertically and horizontally.

제 1a 도에서는 원영상데이타를 4×4블럭으로 구성한 것을 보여주고 있고, 이 영상데이타가 변환과정을 거치면(b) 도와 같이 많은 화소가 0인 값을 갖게 된다. 화상의 성질에 따라 변환과정을 거친 상기(b) 도와 같은 데이타는 0의 분포가 달라지게 되고 압축과정으로 보내주기전 상기 제 1c 도와 같이 스캔하면 0이 최대한 많이 출력되도록 할 수가 있으며, 이후 압축과정으로 보내면 압축과정에서는 압축률을 최대한 향상시킬 수 있다.In FIG. 1A, the original image data is composed of 4 × 4 blocks. When the image data undergoes a conversion process (b), many pixels have a value of zero. According to the nature of the image, the data such as (b), which has been transformed, have different distributions of 0, and when scanned with the 1c, before sending to the compression process, 0 can be output as much as possible. In this process, the compression rate can be improved as much as possible.

만일 상기 제 1c 도에서 스캔하는 방식을 하나로 고정시키지 않고 화상의 상태 및 0의 분포상태에 따라 0가 최대한 출력될 수 있도록 변환한다면, 상기 압축과정에서는 어떠한 화상이 입력되더라도 항시 최상의 압축률을 유지할 수가 있다.If the scanning method of FIG. 1C is not fixed to one and the zero is converted according to the state of the image and the distribution state of the zero, the best compression ratio can be maintained at any time in any compression process. .

이와같이 영상데이타를 압축함에 있어서 스캐닝을 어떻게 하느냐에 따라 압축률에는 많은 변동이 생기게 되며, 한 장의 화면에 대한 다양한 스캔방식을 실험하여 그중 최대의 압축률을 실현할 수 있는 스캔순서를 선택하는 것이 필요하게 된다.In this way, the compression rate varies greatly depending on how scanning is performed in compressing the image data, and it is necessary to experiment with various scanning methods for a single screen to select a scan order that can realize the maximum compression rate.

따라서, 본 발명의 목적은 소정 메모리에 스캔순서를 기억시켰다가 그를 이용 스캔하도록 하므로서 화질에 따라 스캔방식을 달리할 수 있게 하여 화상데이타를 압축과정으로 전송하기전 최대한 0가 많이 형성될 수 있도록 하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to store the scan order in a predetermined memory, and to scan using the scan order, so that the scanning method can be changed according to the image quality so that as many zeros as possible can be formed before the image data is transmitted in the compression process. In providing a circuit.

이하 첨부된 도면을 참고로 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명에 따른 블럭도로서, 스캔순서데이타(DT)를 받아 소정 스캔데이타 래치신호(DTR)에 의해 래치 출력하는 제 1 레지스터(1)와, 상기 스캔순서데이타를 저장시키기 위한 영역을 지정하는 어드레스 데이타(AD)를 받아 소정 어드레스 래치신호(ADR)에 의해 래치출력하는 제 2 레지스터(2)와, 소정 스캔시작 신호(SS)를 받으면 카운트 업하여 소정 값까지 카운트하여 출력하는 카운터(5)와, 상기 카운터(5)의 출력과 상기 제 2 레지스터(2)의 출력을 상기 제 2 레지스터(2)의 출력중 최상위 비트신호에 의해 선택출력하는 제 1 멀티플렉서(3)와, 상기 제 1 멀티플렉서(3)의 출력을 어드레스로 하여 상기 제 1 레지스터(1)의 스캔순서 데이타(DT) 출력을 상기 제1 멀티플렉서(3)가 상기 어드레스 데이타(AD)를 선택할 시 그를 라이트 어드레스로 받아 저장하고 페이지신호(PGS)에 의해 페이지를 정하여 저장하며 상기 제 1 멀티플렉서(3)가 상기 카운터(5)의 출력을 선택할 시 그를 리드 어드레스로 받아 다시 독출하는 제 1 메모리(4)와, 상기 제 1 메모리(4)의 출력과 상기 제 1 멀티플렉서(3)의 출력을 상기 제 1 메모리(4)의 출력 최상위 비트값에 의해 선택적으로 출력하는 제 2 멀티플렉서(6)와, 상기 제 1 메모리(4)의 출력과 상기 제 1 멀티플렉서(3)의 출력을 상기 제 1 메모리의 출력 최상위 비트값에 의해 선택적으로 출력하되 상기 제 1 멀티플렉서(6)와 두 입력을 바뀐상태로 받으므로서 선택출력시 상기 제 1 멀티플렉서(6)와 상호 교반으로 선택 출력하는 제 2 멀티플렉서(7)와, 화상데이타를 받아 상기 카운터(5)의 출력중 최상위 비트값의 상태에 따라 1출력단에 선택적으로 출력하는 디멀티플렉서(12)와, 상기 제 2 멀티플렉서(6)의 출력을 어드레스로 상기 디멀티플렉서(12)의 일단 출력을 저장 또는 독출하되 상기 제 1 메모리(4)의비트값에 의해 저장과 독출상태를 결정하는 제 3 메모리(9)와, 상기 제 2 멀티플렉서(6)의 출력을 어드레스로 상기 디멀티플렉서(12)의 타단출력을 저장 또는 독출하되 상기 제 1 메모리(4)의 출력 최상위 비트값의 반적값에 의해 저장과 독출상태를 결정하는 제 2 메모리(8)와, 상기 제 2 메모리(8)와 제 3 메모리(9)의 출력을 받아 상기 제 1 메모리(4)의 출력 최상위 비트값의 반전값에 의해 선택적으로 출력하는 제 4 멀티플렉서(11)와, 상기 제 2 메모리(8)의 출력 최상위 비트값을 반전 출력하는 인버터(10)로 구성한다.FIG. 2 is a block diagram according to the present invention, and includes a first register 1 that receives scan order data DT and latches it out by a predetermined scan data latch signal DTR, and an area for storing the scan order data. A second register 2 which receives the designated address data AD and latches it out according to a predetermined address latch signal ADR, and a counter that counts up when the predetermined scan start signal SS is received, counts up to a predetermined value, and outputs the counter ( 5), a first multiplexer (3) for selectively outputting the output of the counter (5) and the output of the second register (2) by the most significant bit signal of the output of the second register (2); 1 Outputs the scan order data DT of the first register 1 with the output of the multiplexer 3 as an address and stores it as a write address when the first multiplexer 3 selects the address data AD. And Faye A first memory 4 which stores a page by a signal PGS, and reads it back to a read address when the first multiplexer 3 selects an output of the counter 5, and reads the page again; A second multiplexer 6 for selectively outputting the output of (4) and the output of the first multiplexer 3 by the output most significant bit value of the first memory 4, and the output of the first memory 4; Selectively outputting an output and an output of the first multiplexer 3 by an output most significant bit value of the first memory, and receiving the first multiplexer 6 and the two inputs in a changed state so that the first A second multiplexer 7 for selectively outputting the multiplexer 6 with mutual agitation; a demultiplexer 12 for receiving image data and selectively outputting the image data to one output terminal according to the state of the most significant bit value among the outputs of the counter 5; , The second multiplex A third memory 9 which stores or reads an output of the demultiplexer 12 once with the output of the processor 6 as an address, and determines a storage and read state by a bit value of the first memory 4; Storing or reading the other end output of the demultiplexer 12 using the output of the second multiplexer 6 as an address, and determining the storing and reading states by the half value of the output most significant bit value of the first memory 4; A fourth multiplexer that receives the outputs of the second memory 8 and the second memory 8 and the third memory 9 and selectively outputs the inverse values of the output most significant bit values of the first memory 4. (11) and an inverter (10) for inverting the output most significant bit value of the second memory (8).

이하 상기한 구성에 의거 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail based on the above configuration.

본 발명에서 외부 제어신호 즉, 스캔시작신호(SS), 스캔순서데이타(SDT), 스캔순서데이타 저장 어드레스(SAD), 스캔순서데이타 래치신호(DTR), 어드레스 래치신호(ADR), 페이지 신호(PGS)등은 PC(Personal Computer)또는 마이콤계의 제어기 등에서 외부로부터 입력될 수 있다.In the present invention, an external control signal, that is, a scan start signal (SS), a scan sequence data (SDT), a scan sequence data storage address (SAD), a scan sequence data latch signal (DTR), an address latch signal (ADR), and a page signal ( PGS) and the like can be input from the outside from a personal computer (PC) or a microcomputer controller.

상기 스캔순서데이타저장 어드레스(SAD)의 최상위 비트값은 제 1 멀티플렉서(3)의 선택신호로 공급되며, 이 값이 1이면 제 1 멀티플렉서(3)는 카운터(5)의 출력을 선택하고, 0이면 상기 제 1 멀티플렉서(3)는 제 2 레지스터(2)의 출력을 선택한다.The most significant bit value of the scan order data storage address SAD is supplied to the selection signal of the first multiplexer 3, and if this value is 1, the first multiplexer 3 selects the output of the counter 5, and 0 In this case, the first multiplexer 3 selects the output of the second register 2.

본 발명에서는 입력화상데이타를 받아 스캔닝하여 출력하기전에 먼저 스캔순서를 저장하고 이 저장된 순서에 입력하여 입력화상데이타를 스캐닝하도록 하고 있다. 스캔순서를 저장할시는 먼저 상기 스캔순서데이타(SDT)를 제 1 레지스터(1)에 상기 스캔순서데이타 래치신호(DTR)와 함께 공급받아 저장함과 동시 제 1 메모리(4)의 입력단에 공급한다. 이어 이 데이터가 저장될 어드레스를 상기 어드레스 래치신호(ADR)와 함께 받아 제 2 레지스터(2)에 저장함과 동시 제 1 멀티플렉서(3)의 B입력단에 출력하면 이때 최상위 비트값은 상기 제 1 멀티플렉서(3)의 선택신호 공급단(S)에 공급하고 그 값을 0이므로 상기 제 1 멀티플렉서(3)가 상기 스캔순서데이타 저장을 위한 어드레스(AD)를 선택하여 상기 제 1 메모리에 공급한다. 이때 상기 제 1 메모리(4)는 상기 스캔순서데이타(DT)를 상기 제 1 멀티플렉서(3)의 출력이 지정하는 영역에 저장한다. 그리고 이와같은 수순을 63회 반복하여 1화면 단위로 스캔순서를 모두 기억시킨다.In the present invention, before receiving and scanning input image data, the scanning order is first stored and input in the stored order to scan the input image data. When storing the scan order, first, the scan order data SDT is supplied to the first register 1 together with the scan order data latch signal DTR, and is simultaneously supplied to the input terminal of the first memory 4. Subsequently, the data to be stored is received together with the address latch signal ADR, stored in the second register 2, and simultaneously output to the B input terminal of the first multiplexer 3. At this time, the most significant bit value is the first multiplexer ( Since the value is 0, the first multiplexer 3 selects the address AD for storing the scan order data and supplies it to the first memory. In this case, the first memory 4 stores the scan order data DT in an area designated by the output of the first multiplexer 3. This procedure is repeated 63 times to memorize all the scanning procedures in one screen unit.

이후 화상데이타(DI)가 공급되면 상기 제 1 멀티플렉서(3)의 선택신호를 1로 전환하고 상기 스캔시작신호(SS)를 공급하여 상기 카운터(5)를 인에이블시킨다. 이때 상기 카운터(5)는 카운팅을 시작하여 64까지 카운팅하면서 매스탭마다 상기 제 1 메모리(4)에 카운팅한 값과 리드신호를 어드레스 공급단 및 리드신호공급단에 출력한다. 이때 상기 제 1 메모리(4)는 상기에서 저장된 스캔순서데이타를 독출하여 제 2, 3 멀티플렉서(6, 7)를 거쳐 제 2, 3 메모리(8, 9)에 리드 어드레스로 공급한다. 상기 제 2, 3 멀티플렉서(6, 7)는 상기 제 1 멀티플렉서(3)의 순차신호와 상기 제 1 메모리(4)의 스캔순서데이타를 각각 교번으로 선택하여 출력하며, 제 2 멀티플렉서(6)와 제 3 멀티플렉서(7) 또한 서로 교번으로 상기 신호들을 선택하게 된다. 즉, 상기 제 2 멀티플렉서(6)가 상기 제 1 메모리(4)의 스캔순서데이타를 선택한다면 상기 제 3 멀티플렉서(6)는 상기 제 1 멀티플렉서(3)의 순차신호를 선택하고, 상기 제 2 멀티플렉서(6)가 상기 제 1 멀티플렉서(3)의 출력을 선택한다면 상기 제 3 멀티플렉서(7)는 상기 제 1 메모리(4)의 출력을 선택한다. 또한 이들의 선택상태를 결정하는 것은 상기 제 1 메모리(4)에서 출되하는 최상위 비트의 상태에 의해 결정되며 이는 매 64회마다 천이된다.Thereafter, when the image data DI is supplied, the selection signal of the first multiplexer 3 is switched to 1 and the scan start signal SS is supplied to enable the counter 5. At this time, the counter 5 starts counting and counts up to 64, and outputs the value and the read signal counted to the first memory 4 for each tab to the address supply terminal and the read signal supply terminal. At this time, the first memory 4 reads the stored scan sequence data and supplies the read order data to the second and third memories 8 and 9 through the second and third multiplexers 6 and 7. The second and third multiplexers 6 and 7 alternately select and output the sequential signals of the first multiplexer 3 and the scan order data of the first memory 4, respectively, and the second multiplexer 6 and the second multiplexer 6. The third multiplexer 7 also alternately selects the signals. That is, if the second multiplexer 6 selects the scan order data of the first memory 4, the third multiplexer 6 selects the sequential signal of the first multiplexer 3 and the second multiplexer 6. If (6) selects the output of the first multiplexer (3), the third multiplexer (7) selects the output of the first memory (4). Also, the selection state of these is determined by the state of the most significant bit issued from the first memory 4, which transitions every 64 times.

이때 상기 제 1 멀티플렉서(3)의 출력은 상기 제2, 3 메모리(8, 9)의 라이트신호로 작용하고, 상기 제 1 메모리(4)의 출력은 상기 제 2, 3메모리(8, 9)의 리드신호로 작용하게 된다. 또한 상기 제2, 3메모리(8, 9)의 선택신호는 상기 제 3 메모리(9)의 리드/라이트 제어신호로 작용하고, 이를 반전하는 인버터(10)의 출력이 상기 제 2 메모리(8)의 리드/라이트 제어신호를 작용한다.In this case, the output of the first multiplexer 3 serves as a write signal of the second and third memories 8 and 9, and the output of the first memory 4 is the second and third memories 8 and 9. It acts as a lead signal of. In addition, the selection signal of the second and third memories 8 and 9 serves as a read / write control signal of the third memory 9, and an output of the inverter 10 which inverts the second and third memories 8 and 8 is applied to the second memory 8. It acts as a read / write control signal.

그리고 상기 제 1 메모리(4)의 리드/라이트 제어신호는 동시에 제 4 멀티플레서(11)의 선택신호가 되기도 한다. 따라서 상기 제2, 3메모리(8, 9)는 상기 제 1 멀티플렉서(3)의 출력값을 라이트 어드레스로 받고 상기 제 1 메모리(4)의 출력을 리드 어드레스로 받게 된다.The read / write control signal of the first memory 4 may be the selection signal of the fourth multiplexer 11 at the same time. Accordingly, the second and third memories 8 and 9 receive the output value of the first multiplexer 3 as the write address and the output of the first memory 4 as the read address.

한편 상기 카운터(5)의 출력중 최상위 비트값은 디멀티플렉서(12)의 선택제어신호로 공급되어, 상기 디멀티플렉서(12)가 상기 공급되는 화상신호를 화면단위로 교호하여 두 개의 출력단으로 출력하도록 한다. 이때 출력되는 타이밍은 상기 제2, 3메모리(8, 9)가 각기 리드상태이고 상기 제 1 멀티플렉서(3)의 출력이 어드레스로 공급될 때가 되도록 한다.On the other hand, the most significant bit value of the output of the counter 5 is supplied as the selection control signal of the demultiplexer 12, so that the demultiplexer 12 alternately outputs the supplied image signal to each of the two output terminals. At this time, the output timing is such that the second and third memories 8 and 9 are respectively in a read state and the output of the first multiplexer 3 is supplied to an address.

이러한 이유로 상기 공급되는 화상데이타(DI)는 상기 제2, 3메모리(8, 9)에서 서로 블럭단위로 교번하여 기록하게 되고 독출시는 상기 제 1 메모리(4)의 스캔순서데이타에 의해서 독출되어 제 4 멀티플렉서(11)에 의해 선택출력되므로서 최대한 0의 데이타가 많도록 스캐닝되어 출력된다.For this reason, the supplied image data DI are alternately written in block units in the second and third memories 8 and 9, and are read out by the scan order data of the first memory 4 during reading. The fourth multiplexer 11 selects and outputs a maximum number of zero data.

따라서 본 발명에 블럭단위로 화상데이타를 입력하게 되면 항시 0의 값을 가장 많이 포함하도록 스캐닝하여 출력할 수 있는 스캔패턴을 찾아낼 수 있도록 하는 실험적 이점이 있다.Therefore, when the image data is input in units of blocks in the present invention, there is an experimental advantage of finding a scan pattern that can be output by scanning to always include the most value of 0.

Claims

데이타 압축회로에서 압축률을 항상 회로에 있어서, 스캔순서데이타(DT)를 받아 소정 스캔데이타 래치신호(DTR)에 의해 래치출력하는 제 1 레지스터(1)와 상기 스캔순서데이타를 저장시키기 위한 영역을 지정하는 어드레스데이타(AD)를 받아 소정 어드레스 래치신호(ADR)에 의해 래치출력하는 제 2 레지스터(2)와, 소정 스캔시작신호(SS)를 받으면 카운트 업하여 소정 값까지 카운터하여 출력하는 카운터(5)와, 상기 카운터(5)의 출력과 상기 제 2 레지스터(2)의 출력을 상기 제 2 레지스터(2)의 출력중 최상위 비트신호에 의해 선택출력하는 제 1 멀티플렉서(3)와, 상기 제 1 멀티플렉서(3)의 출력을 어드레스로 하여 상기 제 1 레지스터(1)의 스캔순서데이타 출력을 상기 제 1 멀티플렉서(3)가 상기 어드레스데이타(AD)를 선택할 시 그를 라이트 어드레스로 받아 저장하고 페이지신호(PGS)에 의해 페이지를 정하여 저장하며 상기 제 1 멀티플렉서(3)가 상기 카운터(5)의 출력을 선택할 시 그를 리드 어드레스로 받아 다시 독출하는 제 1 메모리(4)와, 상기 제 1 메모리(4)의 출력과 상기 제 1 멀티플렉서(3)의 출력을 상기 제 1 메모리(4)의 출력 최상위 비트값에 의해 선택적으로 출력하는 제 2 멀티플렉서(6)와, 상기 제 1 메모리(4)의 출력과 상기 제 1 멀티플렉서(3)의 출력을 상기 제 1 메모리의 출력 최상위 비트값에 의해 선택적으로 출력하되 상기 제 1 멀티플렉서(6)와 두 입력을 바뀐상태로 받으므로서 선택출력시 상기 제 1 멀티플렉서(6)와 상호 교번으로 선택 출력하는 제 2 멀티플렉서(7)와, 화상데이타를 받아 상기 카운터(5)의 출력중 최상위 비트값의 상태에 따라 2출력단에 선택적으로 출력하는 디멀티플렉서(12)와, 상기 제 2 멀티플렉서(6)의 출력을 어드레스로 상기 디멀티플렉서(12)의 일단 출력을 저장 또는 독출하되 상기 제 1 메모리(4)의 출력중 최상위 비트값에 의해 저장과 독출상태를 결정하는 제 3 메모리(9)와, 상기 제 2 멀티플렉서(6)의 출력을 어드레스로 상기 디멀티플렉서(12)의 타단출력을 저장 또는 독출하되 상기 제 1 메모리(4)의 출력 최상위 비트값의 반적값에 의해 저장과 독출상태를 결정하는 제 2 메모리(8)와, 상기 제 2 메모리(8)와 제 3 메모리(9)의 출력을 받아 상기 제 1 메모리(4)의 출력 최상위 비트값의 반전값에 의해 선택적으로 출력하는 제 4 멀티플렉서(11)와, 상기 제 2 메모리(8)의 출력 최상위 비트값을 반전출력하는 인버터(10)로 구성함을 특징으로 하는 프로그램머블 적응적 데이타 스캔회로.In the data compression circuit, the compression ratio is always specified in the circuit, in which the first register 1 that receives the scan order data DT and latches it out by a predetermined scan data latch signal DTR and designates an area for storing the scan order data. A second register 2 receiving the address data AD to be latched and outputted by the predetermined address latch signal ADR, and a counter 5 that counts up when the predetermined scan start signal SS is received and counts up to a predetermined value and outputs the counter 5. ), A first multiplexer (3) for selectively outputting the output of the counter (5) and the output of the second register (2) by the most significant bit signal of the output of the second register (2), and the first Using the output of the multiplexer 3 as an address, the scan order data output of the first register 1 is stored as a write address when the first multiplexer 3 selects the address data AD. A first memory 4 which selects and stores a page according to the page signal PGS and receives the read address again as a read address when the first multiplexer 3 selects the output of the counter 5 and the first memory; A second multiplexer 6 for selectively outputting the output of the memory 4 and the output of the first multiplexer 3 by the output most significant bit value of the first memory 4, and the first memory 4; Selectively outputs the output of the first multiplexer 3 and the output of the first multiplexer 3 by the output most significant bit value of the first memory, and receives the first multiplexer 6 and the two inputs in a changed state, A second multiplexer 7 for selectively outputting alternately with one multiplexer 6, and a demultiplexer 12 for receiving image data and selectively outputting to two output terminals according to the state of the most significant bit value among the outputs of the counter 5; And the second A third memory for storing or reading the output of the demultiplexer 12 once with the output of the multiplexer 6 as an address, and determining the storing and reading states by the most significant bit value among the outputs of the first memory 4 ( 9) and storing or reading the other output of the demultiplexer 12 using the output of the second multiplexer 6 as an address, and storing and reading the data by the half value of the output most significant bit value of the first memory 4. A second memory 8 for determining a state and an output of the second memory 8 and a third memory 9 and selectively outputting the inverted value of the output most significant bit value of the first memory 4 And a fourth multiplexer (11) and an inverter (10) for inverting the output most significant bit value of the second memory (8).