KR930007789Y1 - System reset prevent circuit though glitch - Google Patents

Abstract

내용 없음.No content.

Description

글리치에 따른 시스템 리세트 방지회로System Reset Prevention Circuit According to Glitch

제 1 도는 종래의 시스템 리세트 회로도.1 is a conventional system reset circuit diagram.

제 2 도는 본 고안 글리치에 따른 시스템 리세트 방지 회로.2 is a system reset prevention circuit according to the present invention glitch.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

M1~Mn : 모듈 FF1~FF4 : 플립플롭M1 ~ Mn: Module FF1 ~ FF4: Flip-flop

NR1~NR4 : 노아게이트 I1~I4 : 반전기NR1 to NR4: Noah gate I1 to I4: Inverter

B1 : 버퍼B1: buffer

본 고안은 글리치에 의한 회로의 오동작 방지회로에 관한 것으로, 특히 다수의 지연소자를 사용하여 시스템이 글리치에 의하여 오동작되는 것을 방지하도록 한 글리치에 따른 시스템 리세트 방지회로에 관한 것이다.The present invention relates to a circuit for preventing malfunction of a circuit by a glitch, and more particularly to a system reset prevention circuit according to a glitch to prevent a system from malfunctioning by a glitch by using a plurality of delay elements.

일반적으로 사용되고 있는 시스템 리세트 회로는 제 1 도에 도시한 바와같이 리세트 입력신호(RESET)가 저항(R1) 및 버퍼(B1)를 통하여 각 모듈(M1~Mn)의 리세트단(RST)에 인가되도록 되어 있다.In the system reset circuit which is generally used, as shown in FIG. 1, the reset input signal RESET has a reset stage RST of each module M1 to Mn through the resistor R1 and the buffer B1. It is intended to be applied to.

한편 상기와 같은 회로는 리세트 입력단자(a)에 인가되는 신호가 버퍼(B1)를 통하여 각 모듈(M1~Mn)의 리세트단자(RST)에 인가되는데 일반적으로 리세트신호(RESET)는 시스템에 전원이 공급되는 순간 시스템이 불안정하게 동작되는 것을 방지하기 위하여 소정시간 동안 시스템을 리세트시키거나 또는 시스템을 초기화시키기 위하여 사용되고 있는 것으로 만일 시스템이 동작하고 있는 중에 원치않는 상황에서 리세트신호가 인가된다면 시스템의 모든 데이타가 소실되는 상태에 직면하게 된다.On the other hand, in the circuit as described above, a signal applied to the reset input terminal a is applied to the reset terminal RST of each module M1 to Mn through the buffer B1. It is used to reset the system or initialize the system for a certain time to prevent the system from operating unstable at the moment the power is supplied to the system. If authorized, all data on the system will be lost.

그런데 만일 여러가지 요인으로 인하여 리세트 입력단자에 글리치가 발생한다면 이로인해 시스템이 리세트되어 초기화 상태로 다시 되돌아 가게 되므로 시스템의 정상적인 동작이 수행될수 없게 된다.However, if glitches occur in the reset input terminal due to various factors, the system is reset and returned to the initial state, and thus the normal operation of the system cannot be performed.

이에 따라 본 고안은 다수의 지연소자를 사용하여 글리치가 시스템 리세트단자에 인가되더라도 시스템에는 아무련 영향을 끼치지 못하도록 안출한 것으로 이를 상세히 설명하면 다음과 같다.Accordingly, the present invention uses a plurality of delay elements so that even if the glitch is applied to the system reset terminal, it does not affect the system.

첨부한 제 2 도는 본 고안의 회로도로서 이에 도시한 바와같이 리세트신호(TESET)를 제1플립플롭(FF1)의 입력단자(D) 및 각 노아게이트(NR1~NR4)의 일측 입력단자에 공통 인가하고 각 플립플롭(FF1~FF4)의 출력(Q)을 상기 노아게이트(NR1~NR4)의 타측 입력단자에 입력함과 아울러 각 노아게이트(NR1~NR3)의 출력은 인버터(I1~I3)를 통하여 후단의 플립플롭(FF2~FF4)의 입력단자(D)에 인가한다.2 is a circuit diagram of the present invention, and the reset signal TESET is common to the input terminal D of the first flip-flop FF1 and to one input terminal of each of the nona gates NR1 to NR4. The output Q of each of the flip-flops FF1 to FF4 is input to the other input terminal of the noah gates NR1 to NR4, and the outputs of the respective noar gates NR1 to NR3 are inverters I1 to I3. Through the input terminal (D) of the flip-flop (FF2 ~ FF4) of the rear stage.

상기와 같이 구성되는 본 고안의 회로에 대하여 그동작 및 작용효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the circuit of the present invention configured as described above in detail as follows.

상기의 회로는 리세트 신호만이 최종출력(OUT)에 영향을 주며 글리치 신호는 최종출력(out)에 아무런 영향을 끼치지 못하는데 먼저 로우레벨의 리세트 신호(RESET)가 제1플립플롭(FF1) 및 각 노아게이트(NR1~NR4)의 일측 입력단자에 인가된 경우 다음의 클럭펄스(CK)에서 상기 제1플립플롭(FF1)의 출력(Q)이 로우로 바뀌고 이 신호(Q)는 일측단자에 로우레벨의 리세트신호(RESET)가 인가된 노아게이트(NR1)의 타측단자에 입력되어 상기 노아게이트(NR1)의 출력을 하이로 만들며 따라서 반전기(I1)를 통해 제2플립플롭(FF2)의 입력단자(D)에는 로울 레벨의 신호가 인가된다.In the above circuit, only the reset signal affects the final output (OUT) and the glitch signal has no effect on the final output (out), but the low level reset signal (RESET) is first flip-flop (FF1). ) And the output Q of the first flip-flop FF1 turns low at the next clock pulse CK when it is applied to one input terminal of each of the NOA gates NR1 to NR4, and this signal Q is applied to one side. The low level reset signal RESET is applied to the other terminal of the noah gate NR1 to which the terminal is applied, thereby making the output of the noah gate NR1 high, and thus the second flip-flop through the inverter I1. A low level signal is applied to the input terminal D of the FF2.

한편 상기 제2플립플롭(FF2)의 입력단자(D)에 인가된 로우레벨의 신호는 다음의 클럭펄스(CK)가 인가될때 노아게이트(NR2)의 타측 입력 단자로 출력되어 상기 노아게이트(NR2)의 출력을 하이로 만들며 이 신호는 다시 다음의 클럭펄스(CK)에서 제 3플립플롭(FF3)으로 부터 출력되어 노아게이트(NR3)의 타측 입력단자에 인가되는데 상기와 같은 과정은 클럭펄스(CK)가 인가될 때마다 리세트신호(RESET)가 순차적으로 플립플롭(FF1~FF4)을 통해 전달되기 때문에 리세트신호(RESET)가 인가되고 나서부터 4클럭후에 출력단자(out)의 신호가 하이에서 로우레벨로 떨어져서 시스템에 리세트 신호로 작용하게 된다.On the other hand, the low level signal applied to the input terminal D of the second flip-flop FF2 is output to the other input terminal of the noah gate NR2 when the next clock pulse CK is applied to the noar gate NR2. ) Is made high and this signal is output from the third flip-flop (FF3) at the next clock pulse CK and applied to the other input terminal of the noble gate NR3. Each time CK is applied, the reset signal RESET is sequentially transmitted through the flip-flops FF1 to FF4. Therefore, the signal of the output terminal (out) is output four clocks after the reset signal RESET is applied. It falls from high to low level, acting as a reset signal to the system.

결국 로우레벨의 신호가 리세트단자(RESET)에 인가되더라도 이 신호가 최종 출력단(out)에 전달되기 까지는 4개의 클럭펄스(CK)가 필요하다.After all, even if a low level signal is applied to the reset terminal (RESET), four clock pulses (CK) are required until the signal is delivered to the final output (out).

한편, 로우레벨의 글리치신호가 상기 리세트단자(A)에 인가되는 경우에는 리세트신호(RESET)가 인가될때와 마찬가지로 각 노아게이트(NR1~NR4)의 일측단자에 입력되고 동시에 클럭펄스(CK)가 인가될 때마다 플립플롭(FF1~FF4)으로 차례로 전달되어 가는데 글리치신호에 의한 로우레벨의 신호가 최종출력(out)에 나타나려면 4개의 클럭펄(CK)가 인가될 때까지 클리치 신호는 계속 로우레벨을 유지하여야한다. 그런데 일반적으로 글리치신호는 그 펄스폭이 매우 작아서 상대적으로 느린 클럭펄스(CK)에 의해 플립플롭(FF1~FF4)으로 전달되어 간다고 해도 미쳐 최종출력단(out)에 나타나기 전에 하이레벨로 반전되므로 상기 최종출력단(out)은 글리치신호의 영향을 전혀 받지 않게 되며 이때 글리치신호의 영향을 제거하기 위해 사용되는 플립플롭의 갯수를 N, 글리치 신호가 로우레벨로 머물수 있는 최대시간을 GW라고 하고, 각 플립플롭에 인가되는 클럭펄스의 주기를 T라고 하면 GW〈N,T의 관계가 성립해야 하므로이고 따라서 사용되는 플립플롭의 갯수(N)는이 된다.On the other hand, when a low-level glitch signal is applied to the reset terminal A, it is input to one terminal of each of the gate gates NR1 to NR4 similarly to when the reset signal RESET is applied, and at the same time the clock pulse CK. Is applied to the flip-flops FF1 to FF4 each time.When the low level signal by the glitch signal appears at the final output, the clock signal until four clock pulses CK are applied. Should remain low level. In general, however, the glitch signal is inverted to a high level before appearing at the final output stage even though the pulse width is so small that it is transferred to the flip-flops FF1 to FF4 by a relatively slow clock pulse CK. The output (out) is not affected by the glitch signal at all, and the number of flip-flops used to eliminate the effect of the glitch signal is N, and the maximum time that the glitch signal can stay at the low level is called GW. If the period of the clock pulse applied to T is G, the relationship of GW < N, T must be established. Therefore, the number of flip flops used (N) is Becomes

이상에서와 같이 본 고안은 다수의 신호지연 소자를 사용하여 리세트신호와 글리치신호를 구분하여, 시스템에 인가되도록 함으로써 글리치 신호에 의해 시스템이 오동작하는 것을 방지해 주는 효과를 제공한다.As described above, the present invention distinguishes the reset signal and the glitch signal by using a plurality of signal delay elements, and provides the effect to prevent the system from malfunctioning by the glitch signal.

Claims (2)

다수의 플립플롭(FF1~FF4)이 노아게이트(NR1~NR4)와 반전기(I1~I4)에 의해 직렬로 종속 연결되고, 일측에 리세트 신호(A)가 인가된 각 노아 게이트(NR1~NR4)의 타측 입력단이 플립플롭(FF1~FF4)의 출력(Q)에 연결되어 구성된 것을 특징으로 하는 글리치에 따른 시스템 리세트 방지회로.A plurality of flip-flops FF1 to FF4 are cascaded in series by the NOR gates NR1 to NR4 and the inverters I1 to I4, and each NOR gate NR1 to which the reset signal A is applied to one side thereof. And the other input terminal of the NR4 is connected to the outputs Q of the flip-flops FF1 to FF4. 제 1 항에 있어서, 직렬 종속연결되는 플립플롭의 갯수(N)는 N=(글리치의 폭/클럭주기)+1개로 설정된 것을 특징으로 하는 글리치에 따른 시스템 리세트 방지회로.The system reset prevention circuit according to claim 1, wherein the number N of flip-flops connected in series is N = (width / clock period of the glitches) +1.