KR930007161B1 - 레벨 표시기 - Google Patents

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KR930007161B1
KR930007161B1 KR1019850006919A KR850006919A KR930007161B1 KR 930007161 B1 KR930007161 B1 KR 930007161B1 KR 1019850006919 A KR1019850006919 A KR 1019850006919A KR 850006919 A KR850006919 A KR 850006919A KR 930007161 B1 KR930007161 B1 KR 930007161B1
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빌렘 안드레 베가스 헨크
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엔. 브이. 필립스 글로아이람펜 파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

레벨 표시기
제1도는 본 발명에 따른 레벨 표시기의 기본 회로선도.
제2도 및 제3도는 제1도에 도시된 회로의 동작을 설명하기 위한 데이타표.
제4도는 제1도에 도시된 회로에 사용되는 조합회로망의 실시예도.
제5도는 제1도에 도시된 회로에 사용될 수 있는 판독 출력장치의 제1실시예도.
제6도는 제1도에 도시된 회로에 사용될 수 있는 판독 출력장치의 제2실시예도.
* 도면의 주요부분에 대한 부호의 설명
1 : 샘플-홀드회로 2 : 아날로그-디지탈 변환기
3 : 디지탈 정류기 10 : 시프트 레지스터
15 : 판독 인에이블 회로 18 : 제어수단
20 : 조합 회로망 30 : 가산기
40 : 메모리 50 : 판독 출력장치
51 : 구동기 회로 52 : 표시장치
54 : 시프트 레지스터 59 : 비교기
60 : 카운터
본 발명은 아날로그 신호의 샘플의 순시치와 극한치 사이의 비율을 데시벨로 표시하고, 상기 값들은 고정된 비트수의 2진부호화 디지탈 신호로서 주어지며, 또한 각각의 디지탈 신호에 대하여, 표시장치가 장착된 판독 출력장치에 구동신호를 공급하는 변환장치를 포함하는 레벨표시기에 관한 것이다.
디지탈 신호의 크기를 표시하는 그와 같은 레벨 표시기는, 예를들면, 디지탈 오디오 레코더나 콤팩트 디스크용의 디지탈 마스터 장치에 있어서의 기록 레벨을 조정하는데 사용될 수 있다.
이와 같은 레벨 표시기는 미국 특허 명세서 제3,952,247호로부터 공지되어 있다. 이와 같은 표시기에 있어서, 아날로그 신호의 샘플은 병렬 아날로그-디지탈 변환기에 인가되어, 아날로그 신호가 디지탈 신호로 변환된다. 이 병렬신호는 디코딩 장치에 인가되고, 그 출력은 발광 다이오드로 구성된 표시소자의 구동기 회로에 접속되어 있다. 신호의 순시치와 최대치간으 비율은 데시벨로 상기 다이오드에 인접한 스케일로부터 판독될 수 있다. 디지탈 신호의 각각의 값에 대하여, 복호장치가 적절한 출력으로 신호를 발생시키며, 이 신호는 또한 구동기 회로에 의해 처리되어 관련 디지탈 신호의 크기에 대응하는 표시 소자의 열(column)을 구동한다. 상기 구동기 회로는 신호의 강도의 짧은 피크의 표시 시간을 연장하는 능력을 가져, 이들 피크들은 보다 용이하게 식별할 수 있다.
상기 공지된 레벨 표시기의 단점은, 고 해상도를 갖는 광범위한 표시 영역을 얻기 위해서 복호장치가 다수의 레벨을 복호하여야만 하며, 이 복호장치는 관련된 구동기 회로와 함께 대다수의 구성 요소를 가져 표시기를 보다 복잡하게 한다.
또다른 단점은, 공지된 레벨 표시기가 전영역에 걸쳐 데시벨 선형 판독 출력을 제공하지 못한다는 것이다.
그러므로, 본 발명의 목적은 데시별 선형 판독 출력을 갖는 간단한 레벨 표시기를 제공하는데 있다. 본 발명에 따르면, 서문에 기재한 형태의 레벨 표시기에 있어서, 변환장치는, 제1의 비트수 이하의 제2의 비트수를 갖고, 또한, 각 디지탈 신호가 취상위 비트를 시초로하여 순차로 인가되는 입력 및 각 비트에 대한 출력을 구비하는 제1시프트 레지스터와, 디지탈 신호가 시프트 레지스터내에 시프트 될때마다, 시프트 레지스터의 입력신호와 출력신호로부터 그 시프트 레지스터의 연속적인 내용에 대한 2진 부호화 신호를 추출하고, 그 2진 부호화 신호가 상기 비율의 극한치를 소정의 데시벨 값으로 증가되어지는 회소를 표시하는 조합 회로망과, 그 조합 회로망으로부터의 2진 값을 선행 2진 값에 가산하고, 이들 값의 합을 메모리에 전송하는 가산기와, 제2의 수에 동등하고 신호의 극한치에 대한 비트의 논리값에 동등한 논리값을 가진 비트에 연속하는 다수의 비트가 시프트레지스터내에 격납되어진 후에, 메모리내의 값을 판독 출력장치로 판독해 낼 수 있도록 하는 파독 인에이블 회로를 포함하는 것을 특징으로 하고 있다.
본 발명에 따른 레벨 표시기에 있어서, 극성 비트를 제외한 각 디지탈 신호의 비트들은, 최상위 비트를 우선으로 하여 제1시프트 레지스터에 순차로 인가된다. 2dB의 해상도를 갖는 레벨 표시기에 대하여, 이 시프트 레지스터는, 예를들면, 3비트 시프트 레지스터이다. 신호의 극한치, 예를들면, 최대치에 대한 비트들의 논리값과 반대인, 예를들어, 3비트 시프트 레지스터이다. 신호의 극한치, 에를들면, 최대치에 대한 비트들의 논리값과 반대인, 예를들어, 논리 "0"의 논리값을 갖는 디지탈 신호의 시초로부터의 각 비트는, 이 최대 신호에 대하여 6dB의 감쇠를 나타낸다. 이러한 각 비트가 레지스터내에 기억되면, 조합 회로망은 3의 10진 값을 갖는 2진수를 발생시킨다. 이 수는, 0dB의 값을 갖는 비율의 최대치에 -2dB의 양이 가산되어야 하는 회수를 나타낸다. 조합 회로망으로부터의 연속하는 2진수들은 매번 가산되고, 그 가산결과가 메모리에 기억된다. 신호의 최초의 논리 "1"에 후속하는 3개의 비트에 대하여, 조합 회로망은 이러한 비트들의 값에 따라 0 또는 1의 10진 값을 갖는 2진수를 발생시키고, 이러한 비트들은 함께, 지금까지 얻어진 결과에 0, -2, -4 또는-6dB중 어느 양이 가산되어야 하는지를 결정한다. 이러한 3개의 비트가 시프트 레지스터내로 연속적으로 시프트 된 후에, 판독 인에이블 회로는, 메모리의 내용을 판독 출력장치로 이송시킬 수 있도록 하는 신호를 공급한다.
그리하여, 판독출력장치는 디지탈 신호의 순시치와 최대치 사이의 비율을 데시벨로 표시한다.
본 발명의 일실시예에 있어서, 상기 판독 출력장치는, 다수의 표시소자를 구비하는 표시장치와, 그 표시장치의 표시소자에 구동신호를 공급하는 출력을 구비하는 제2시프트 레지스터와, 그 2진 부호화 카운터가 제2시프트레지스터의 내용에 대응하는 업/다운 카운터와, 메모리로부터의 수를 카운터의 카운트와 비교하고, 그 카운터의 카운트가 메모리로부터의 수보다 클 경우에는, 구동신호를 공급하는 비교기와, 상기 비교기가 구동신호를 공급할 경우에, 카운터를 감소시키고 또한 제2시프트 레지스터의 내용을 제1방향으로 변형시키는, 제1주파수의 제1클럭 신호를 공급하는데 제1클럭과, 제1클럭신호가 없을때에, 카운터를 증가시키고 또한 제2시프트 레지스터의 내용을 제1방향과 반대인 제2방향으로 변형시키는 제1주파수 보다 낮은 제2주파수의 제2클럭신호를 공급하는 제2클럭을 포함하는 것을 특징으로 하고 있다.
디지탈 신호가 선행 디지탈 신호보다 클 경우에, 표시장치는 비교적 고주파수의 제1클럭에 따른 비율의 새로운 값을 신속히 표시하고, 반면에 보다 작은 디지탈 신호에 대하여, 표시장치는 보다 저주파수의 제2클럭에 따른 새로운 값으로 서서히 떨어진다. 이결과, 피크들은 보다 긴 시간동안 가시적인 상태로 유지되고, 따라서 신호는 이들 피크에 대하여 보다 양호하게 조정될 수 있다.
신호의 피크에 대하여 표시시간을 연장하는 것에 관해서는 미합중국 특허 제3,952,247호에 기술되어 있다. 그런데 이것을 달성하는 방법이 본 발명에 따른 방법과는 완전히 상이함을 알아야 한다.
본 발명의 또다른 실시예에 있어서는, 표시장치와 표시 소자들은 발광다이오드들이며, 그들의 애노드는 정전압에 접속되고, 또한 그들의 캐소드는 제2시프트 레지스터의 출력들에 접속된 것을 특징으로 하고 있다. 발광 다이오드를 시프트 레지스터의 출력에 직접 접속시킴으로써, 표시 소자들은 매우 간단히 구동될 수 있다.
본 발명의 또다른 실시예에 있어서는, 상기 판독 출력장치는, 메모리내의 2진수의 아날로그 신호로 변환시키는 디지탈-아날로그 변환기와, 상기 디지탈-아날로그 변환기로부터의 출력이 인가되는 dB선형 스케일을 갖는 가동 코일 계기를 포함하는 것을 특징으로 하고 있다.
; 이하, 첨부 도면을 참조로하여 본 발명에 따른 실시예를 더욱 상세히 설명하기로 한다.
제1도는 본 발명에 따른 레벨 표시기의 기본 회로선도이다. 아날로그 신호 Vi가 샘플-홀드 회로(1)에 의해 샘플된 후, 이 샘플들은 아날로그-디지탈 변환기(2)에 의해 디지탈 신호로 변환되고, 이 디지탈 신호들은 디지탈 정류기(3)에서 순차로 정류되어, 그들의 극성 비트들이 소거된다.
제1도의 레벨 표시기는 시프트 레지스터(10)를 구비하고 있으며, 본 실시예의 경우, 이 시프트 레지스터는 각각의 출력 QA, QB및 QC를 갖는 3개의 직렬 D플립-플롭(11), (12) 및 (13)을 구비한다. 플립-플롭(11), (12) 및 (13)은 또한 클럭입력 C과 리세트 입력 R을 각각 구비한다. 클럭펄스와 리세트 펄스는 제어수단(18)에 의해 공급된다. 플립-플롭(13)의 출력 QC은 판독 인에이블 회로(15)의 입력에 접속되어 있다. 상기 판독 인에이블 회로(15)는, 본 실시예의 경우에 있어서는, 접지된 K입력과 클럭 입력 C 및 리세트 입력 R을 갖는 JK플립-플롭(16)을 구비한다. JK플립플롭의 K-입력이 접지점에 접속되어 있다는 사실 때문에, 그 플립플롭은 J-입력이 "1"로 되어진 후 제1클럭 펄스에 응답하여 세트될 것이다.
플립-플롭(11)의 M입력과 플립-플롭(11), (12) 및 (13)의 출력 QA, QB및 QC은 조합 회로망(20)의 입력들에 접속되어 있으며, 이 조합 회로망(20)의 출력 B1및 B0은 가산기(30)의 입력(31) 및 (32)에 접속되어 있다. 이 가산기(30)는 입력(31) 및 (32)상의 수 B=B1B0를 메모리(40)로부터 얻어진 수 A에 가산하고, 그 가산결과 A'=A+B를 출력(34)을 통해 메모리(40)에 인가한다. 이 메모리(40)는, 예를들면, 병렬 구성된 다수의 플립-플롭회로를 구비할 수 있다. 클럭입력 C와 리세트 입력 R 이외에도, 상기 메모리(40)는 판독 인에이블 회로(15)의 출력 QD에 접속되는 입력(41)을 구비하고 있다. 이 입력(41)상에 신호가 나타나게 되면, 메모리(40)의 내용이, 구동기회로(51)와 표시장치(52)를 구비하고 있는, 판독출력장치(50)로 전송된다.
이제 70dB의 범위중에서 2dB의 해상도로서 그 크기가 표시되는 15비트 정류 디지탈 신호에 대하여 레벨 표시기의 동작을 설명한다. 모든 비트들이 신호의 최대치에 대하여 논리 "1"값을 갖는다고 가정하면, 논리 "1" 값의 최초 비트에 선행하는 논리 "0" 값의 각 비트는 최대치에 대하여 6dB의 감쇠를 나타낸다. 논리 "1"값의 최초의 비트에 후속하는 3개의 비트는 이미 얻어진 결과에 0, -2, -4 또는 -6dB 중 어느 것이 가해져야 하는지를 결정한다. 제2도의 표는 다수의 디지탈 신호에 대한 총감쇠량을 데시벨로 나타낼 것이다.
이들의 신호중에서 상위 3개의 비트 m14, m13, m12는 각각 논리 "0"값을 가지며, 이들은 함께 18dB의 감쇠를 나타낸다.
이들의 신호중에서, 비트 m11는 항상 논리 "1"값의 최초 비트이다. 다음의 3개의 비트들에 대한 값을 제2도의 표내의 신호에 의해 주어진다. 다른 비트들의 논리값은, 이러한 비트들이 실행에는 사용되지 않기 때문에 무관한 것이다.
최초의 논리 "1" 이후의 3개의 비트만이 실행에 사용되기 때문에, 특정 에러가 발생한다. 레벨 표시기에 대하여 선택된 해상도가 2dB이기 때문에, 이러한 에러는 표시되는 값에 있어서 과도한 편차를 유도해 내지는 않는다.
제2도의 표내의 각 신호에 대하여, 제3도의 표는, 시프트 레지스터(10)의 입력 M과 출력 QA, QB및 QC그리고 조합 회로망(20)의 출력 B1및 B0상에 나타나는 값들과, 시프트 레지스터(10)에 인가된 디지탈 신호의 각 비트에 대한 메모리(40)의 내용 A'을 제공한다. 논리 "0"값의 최초의 3개의 비트로서 발생하는 것은 최초의 신호에 대해서만 표시된다.
레벨 표시기의 입력(4)에 신호가 인가되기 전에는, 모든 플립-플롭들이 그들의 리세트 입력상의 신호에 의해서 리세트된다. 논리 "0"값의 신호의 최초의 3개의 비트를 리세트 상태와 구별할 수 있도록 하기 위하여, 리세트 상태는 도트로서 표시하였다. 플립-플립(11)의 입력 M상의 최초의 논리 "0"은 -2dB의 3단계에 상당하는, 신호의 최대치에 대한 6dB의 감쇠를 나타낸다. 이 비트에 대하여, 조합 회로망(20)은 그 출력상으로 10진수의 3에 해당하는 2진수 B1B0=11를 발생시킨다. 이 수는 메모리(40)에 기억된다. 제2의 논리 "0"에 대하여, 조합 회로망(20)의 출력상에는 다시 2진수 B1B0=11가 나타나게 되고, 이 수는 가산기(30)에 의해 메모리로부터의 수 A=11에 가산된 후, 그 합 A'=110이 메모리(40)에 기억된다. 제3의 논리 "0"에 대하여도 마찬가지의 과정이 반복된다. 다음의 논리 "1"값의 4개의 비트에 대하여, 조합 회로망(20)은 매번 출력상으로 수 B1B0=00를 발생시키며, 따라서 이들 4개의 비트 이후에도, 메모리는 여전히 A'=1001를 기억한다. 그리하여, 이 수는 0dB의 최대치로부터 2dB의 양이 몇번이나 감사되어야 하는지를 표시한다. 시프트 레지스터(10)에 다음 비트를 인가하도록 하는 다음의 클럭펄스에 따라서, 플립-플롭(16)이 플립-플롭(13)의 출력상의 논리 "1"에 의해 세트되어, 판독 인에이블 회로(15)의 출력 QD상에 논리 "1"값의 신호가 나타나도록 한다. 이 신호는 메모리(40)에 인가되어, 메모리의 내용을 판독 출력장치(50)로 전송시킨다. 메모리(40)로부터의 수는 구동기 회로(51)에 의해 처리되어, 표시장치(52)의 표시소자용 구동 신호를 형성한다. 이 구동신호는, 예를들면, 최상표시소자에 할당된 값이 메모리(40)로부터의 수와 일치하게 되는, 표시소자의 열(column)을 구동한다. 열 3(colimn 3)의 다른 수들에 대해서는, 마찬가지 방법으로 하여, 시프트 레지스터 내에 연속적으로 비트들이 인가될때 발생하는 것을 구동할 수 있다.
제3도로부터, 조합 회로망(20)의 출력상의 논리 신호 B1및 B0와 입력 M 및 출력 QA, QB, QC상의 논리신호사이에 다음의 관계식이 유효함을 알 수 있다.
즉,
Figure kpo00001
이러한 관계식의 유효성은 진리치 표를 작성해 보면 간단히 확인할 수 있다. 제4도는 상기의 관계식이 달성되는 조합회로망의 실시예도이다. 수 B1는 인버터(21)에서 신호 M를 반전시키고, 그 반전 신호를 플립-플롭(11), (12), (13)의 보수 출력신호와 함께 NAND게이트(22)에 인가한 후, 이 NAND게이트(22)의 출력신호를 인버터(23)에서 반전시킴으로써 발생된다.
수 B0는 신호 QB및 QC를 NAND게이트(24)에 인가하고, 그 출력신호를 인버터(21)에 의해 반전된 신호 M와 함께 NAND게이트(25)에 인가한 후, 이 NAND게이트(25)의 출력신호를 인버터(26)에서 순차로 반전시킴으로써 발생된다. 그러나, 조합 회로망은 상기 실시예 이외에도 다른 여러가지 방법으로 구성될 수 있음을 주의하여야 한다.
또한, 제3도의 표로부터 판독 인에이블 회로(15)가 메모리(40)의 내용을 판독 출력장치(50)에 전송시키는 신호를 발생하는 최소 신호는 000 0000 0000 1000임을 알 수 있다.
만약 해상도가 2dB인 경우, 레벨 표시기의 영역은 72dB가 된다. 그러나, -72dB의 값은 000 0000 0000 0110 이상의 작은 신호에도 유효하다. 그러나, 상기 값에 대하여, (판독 인에이블회로(15)의) 플립플롭(16)은 세트되지 않으며, 이는 메모리(40) 내에 기억된 측정 결과가 전혀 판독 출력장치(50)에 공급되지 않았다는 것을 의미한다. 이전의 것으로부터 72dB의 감쇠에 대응하는 모든 값에 대하여, 판독 출력장치(50)가 로드되지 않았다는 것을 분명히하고 있다. 출력장치 범위내의 모든 값이 표시되었다는 것을 보증하기 위하여, 레벨 표시기의 범위는 70dB로 제한된다. 본 레벨 표시기는 15비트 신호 이외의 신호에도 사용할 수 있음을 유의하여야 한다. 현재의 구성으로서 2dB의 해상도에 대하여, 레벨 표시기의 영역은 일반적으로 (6-N-26)dB로서 여기서 N은 디지탈 신호의 비트수이다. 이 레벨 표시기의 해상도는 2dB로 한정되지 않는다. 즉, 다른 해상도를 선택할 수도 있으며, 최소의 해상도는 제1시프트 레지스터의 비트수에 의해 결정된다. 이 비트수는 본 실시예의 경우와 같이 3으로 한정되지는 않지만, 임의의 디지탈 신호의 비트수 보다도 작게 된다.
본 실시예의 경우와 같이, 2dB의 해상도를 갖는 70dB 영역에 대하여, 표시장치(52)의 표시 소자의 수는 36이다. 표시장치(52)는 능동장치일 수도 있고, 수동장치일수도 있다. 구동기 회로(51)가 메모리(40)로부터의 신호를 표시소자의 구동신호로 처리하는 방법은 본 발명에 따른 레벨 표시기와는 무관하므로, 이 회로는 여러가지 방법으로 구성할 수 있다. 그런데, 제5도는 디지탈 신호의 크기내의 간단한 피크들이 연장된 시간동안 간단히 표시될 수 있도록 하는 판독출력 장치(50)를 도시한 것이다. 그리하여, 디지탈 신호의 크기는 보다 양호하게 관측될 수 있으며, 따라서, 예를들어 디지탈 신호를 발생시키기 위한 아날로그-디지탈 변화기에 의한 왜곡이 감소한다. 표시장치는 발광 다이오드(53)의 열을 구비하고 있다. 발광 다이오드의 애노드는 5V의 정전압에 접속되고, 그 캐소드는 시프트레지스터(54)의 출력에 접속된다.
다이오드들에 인접하여 0 내지 -70dB의 스케일이 제공된다.
시프트레지스터(54)의 하단에는 입력(55)이 제공되어 있고, 이 입력(55)은, 예를들어, 6MHz의 고주파 클럭 펄스를 공급하는 클럭(56)에 접속되어 있다. 각 클럭 펄스에 대하여, 논리 "0"이 시프트 레지스터(54)내에 저장되고, 그때마다 능동 발광다이오드의 수가 하나씩 증가한다. 시프트 레지스터(54)의 상단에는 또 다른 입력(57)이 제공되며, 이 입력(57)은, 예를들어, 20Hz의 저주파 클럭펄스를 공급하는 클럭(58)에 접속되어 있다. 이 클럭(58)으로부터의 각 클럭 펄스에 대하여, 논리 "1"이 시프트 레지스터(54) 내에 저장되고, 그때마다 능동 발광 다이오드의 수가 하나씩 감소한다.
상기 판독 출력장치는 또한, 메모리(40)로부터의 수 A를 업/다운 카운터(60)로부터의 수와 비교하는 비교기(59)를 구비하고 있다. 상기 카운터(60)는 클럭(56)에 접속된 입력(61)과 클럭(58)에 접속된 입력(62)을 갖는다. 입력(61)상에 클럭펄스가 나타날 경우에는, 카운터의 카운트가 하나씩 감소되고, 반면에 입력(62)상에 클럭펄스가 나타날 경우에는, 카운터의 카운트가 하나씩 증가된다. 최초의 디지탈 신호에 대하여, 업/다운 카운터(60)는 표시 소자의 수와 동일한 2진수 값으로 세트된다. 메모리(40)로부터의 수가 카운터(60)의 카운트 보다 작은 경우에 있어서는, 비교기(59)는 클럭(56)이 클럭펄스를 공급하도록 하는 신호를 발생한다. 이들 펄스의 주파수가 높기 때문에, 열중의 능동 발광 다이오드의 수는 신속히 증가하며, 이와 동시에 카운터(60)에 카운트는 신속히 감소한다. 클럭(56)이 클럭펄스를 공급하는 동안에는 제2클럭(58)은 비작동된다.
다음의 디지탈 신호들이 감소하고, 그에 따라서 메모리(40) 내의 수가 카운터(60)의 카운트보다 큰 경우에는, 제2클럭(58)으로부터의 클럭펄스의 낮은 주파수 때문에 열중의 능동 발광 다이오드의 수는 서서히 감소한다. 이와 동시에, 클럭(58)으로부터의 클럭펄스는, 메모리(40)로부터의 수가 다시 카운터(60)의 카운트 보다 작아지고 또한 클럭(56)이 재개될 때까지, 카운터(60)의 카운트를 증가시킨다. 이러한 방법으로, 간단한 피크들은 보다 긴 시간동안 가시적인 상태로 남아 있으며, 디지탈 신호의 크기를 보다 양호하게 조정할 수 있도록 한다. 클럭(58)으로부터의 클럭 펄스의 주파수가 가변인 경우에는, 간단한 피크들이 가시상태로 되는 시간이 조정될 수 있다.
제6도는 제1도에 도시된 레벨 표시기에 사용하기 위한 판독 출력장치(50)의 또다른 실시예도 이다. 이 판독 출력장치는, 메모리(40)로부터의 수 A를 아날로그 신호로 변환하는 디지탈-아날로그 변환기(70)를 구비하고 있다. 본 실시예의 경우와 같이, 2dB의 해상도와 70dB의 영역을 갖는 레벨 표시기에 대하여, 상기 디지탈-아날로그 변환기는 6비트 디지탈-아날로그 변화기일 수 있다. 디지탈-아날로그 변환기(70)로 부터의 아날로그 신호는, 이 아날로그 신호를 표시하기 위하여 dB선형 스케일을 갖는 가동 코일계기(71)에 인가된다.
본 발명은 상술한 실시예에 국한되지 않으며, 본 발명의 개념내에서 여러가지로 변형이 가능하다. 또한, 디지탈 신호가 스테레오 오디오 신호인 경우에는, 동일한 제2레벨 표시기와 함께 사용할 수 있다.

Claims (7)

  1. 아날로그 신호의 샘플의 순시치와 국한치와의 비율을 데시벨(decibels)로 표시하고, 이들 값은 제1비트수의 2진 부호화 디지탈 신호에 의해 주어지고, 또한 각 디지탈 신호에 대하여 표시 장치가 장착된 판독출력장치(50)에 구동신호를 공급하는 변환장치를 포함하는 레벨 표시기에 있어서, 상기 변환장치는, 제1의 비트수 보다 작은 제2의 비트수를 갖고, 또한 각 디지탈 신호가 최상위 비트를 시초로하여 순차로 인가되는 입력(4) 및 각각의 비트에 대한 출력을 구비하는 제1시프트 레지스터(10)와, 디지탈 신호가 시프트 레지스터 내에 시프트될 때마다, 시프트 레지스터의 입력 신호와 출력신호로부터, 그 시프트레지스터의 연속적인 내용에 대한 2진 부호화 신호를 추출하고, 이 2진 부호화 신호가 상기 비율의 극한치를 소정의 데시벨 값으로 증가되는지 회수를 표시하는 조합 회로망(20)과, 상기 조합 회로망(20)으로부터의 2진 값을 선행하는 2진 값에 가산하고, 이들 값의 합을 메모리(40)에 전송하는 가산기(30)와, 제2의 수에 동등하고 신호의 극한치에 대한 비트의 논리값에 동등한 논리값을 가진 비트에 연속하는 다수의 비트가 시프트레지스터(10)내에 격납되어진 후에, 메모리(40)내의 값을 판독 출력장치(50)에 의해 판독해 낼 수 있도록 하는 판독 인에이블 회로(15)를 포함하는 것을 특징으로 하는 레벨 표시기.
  2. 제1항에 있어서, 상기 판독 출력장치(50)는, 다수의 표시 소자(53)를 구비하는 표시장치(52)와, 그 표시장치(52)의 표시소자(53)에 구동 신호를 공급하는 출력을 구비하는 제2시프트 레지스터(57)와, 그 2진부호화 카운트가 제2시프트 레지스터(57)의 내용에 대응하는 업/다운 카운터(60)와, 메모리(40)로부터의 수를 카운터(60)의 카운트와 비교하고, 그 카운터의 카운트가 메모리(40)로부터의 수보다 클 경우에는, 구동신호를 공급하는 비교기(59)와, 싱기 비교기(59)가 구동신호를 공급할 경우에, 카운터(60)를 감소시키고 또한 제2시프트 레지스터(55)의 내용을 제1방향으로 변형시키는 제1주파수의 제1클럭 신호를 공급하는 제1클럭(56)과, 제1클럭신호가 없을때에, 카운터(60)을 증가시키고 또한 제2시프트 레지스터의 내용을 제1방향과 반대인 제2방향으로 변형시키는 제1주파수보다 낮은 제2주파수의 제2클럭 신호를 공급하는 제2클럭(58)을 포함하는 것을 특징으로 하는 레벨 표시기.
  3. 제2항에 있어서, 제2클럭(58)의 신호의 주파수는 가변인 것을 특징으로 하는 레벨 표시기.
  4. 제2항 또는 제3항에 있어서, 표시장치(52)의 표시 소자(53)는 발광 다이오드이며, 그 애노드는 정전압에 접속되고 또한 그 캐소드는 제2시프트 레지스터(57)의 출력에 접속된 것을 특징으로 하는 레벨 표시기.
  5. 제1항에 있어서, 상기 판독 출력장치는, 메모리(40)내의 2진수의 값을 아날로그 신호로 변환시키는 디지탈-아날로그 변환기(70)와, 상기 디지탈-아날로그 변환기(70)로부터의 출력이 인가되는 dB선형 스케일을 갖는 가동 코일 계기(71)를 포함하는 것을 특징으로 하는 레벨 표시기.
  6. 제1항에 있어서, 판독 인에이블 회로(15)는 플립-플롭(16)을 구비하고, 이 플립-플롭의 입력은 제1시프트 레지스터(10)의 최종 비트의 출력에 접속된 것을 특징으로 하는 레벨 표시기.
  7. 제1항, 제2항, 제3항, 제5항 또는 제6항에 있어서, 제1시프트 레지스터(10)의 제2의 비트수는 3이고, 소정의 데시벨값은 -2인 것을 특징으로 하는 레벨 표시기.
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