KR930005224B1 - Control data processing device of tone source ic - Google Patents

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KR930005224B1
KR930005224B1 KR1019900012674A KR900012674A KR930005224B1 KR 930005224 B1 KR930005224 B1 KR 930005224B1 KR 1019900012674 A KR1019900012674 A KR 1019900012674A KR 900012674 A KR900012674 A KR 900012674A KR 930005224 B1 KR930005224 B1 KR 930005224B1
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strobe
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김병진
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주식회사 금성사
이헌조
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Abstract

The device for obtaining the clear sound comprises: a shift register (1) storing the inputted data in sequence; a detector (3) detecting the channel information of inputted data; a channel counter (11) generating the channel information per a fixed period during the steady operation; a multiplexer (4) selecting one among the channel informations of inputted data or channel counter according to the memory controller (9); a buffer register array (2) storing the inputted data with non-synchronization for a time; a pulse generator (5) converting the inputted strove signal into the one period of pulse signal; a strove pulse counter (6) outputting the signal which informs the fact about input of the last data.

Description

음원 IC의 제어데이타 처리장치Control data processing device of sound source IC

제1도는 종래의 음원 IC의 개략도.1 is a schematic diagram of a conventional sound source IC.

제2도는 종래 장치의 구성도.2 is a block diagram of a conventional apparatus.

제3도는 제2도의 작동 타이밍도.3 is an operation timing diagram of FIG.

제4도는 종래 장치의 문제점을 나타내는 파형도.4 is a waveform diagram showing a problem of the conventional apparatus.

제5도는 본 발명의 구성도.5 is a block diagram of the present invention.

제6도는 본 발명의 작동 파형도.6 is an operational waveform diagram of the present invention.

제7도는 본 발명의 버퍼 레지스터 어레이와 동작 레지스터 어레이의 작동 파형도.7 is an operational waveform diagram of a buffer register array and an operation register array of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 쉬프트 레지스터부 2 : 버퍼레지스터 어레이1: Shift register section 2: Buffer register array

3 : 채널 검출부 4 : 멀티 플렉서3: channel detector 4: multiplexer

5 : 스트로브 펄스 발생기 6 : 스트로브 펄스 카운터5: strobe pulse generator 6: strobe pulse counter

7 : 카운터 8 : 플립플럽7: counter 8: flip flop

9 : 메모리 제어부 10 : 동작 레지스터 어레이9: memory control unit 10: operation register array

11 : 채널 카운터11: channel counter

본 발명은 음원 IC(Integrated Circuit)의 외부로부터 음원 IC로 입력되는 제어데이타 처리장치에 관한 것으로, 특히 데이터(Data)의 입력후 데이터 처리를 위한 소정의 시간이 지나고 나서 새로운 데이터가 입력되지 않으면 입력될때까지 입력부를 리셋트(Reset)시키고, 또한 비동기로 입력되는 데이터를 시스템에 동기화시키기 위해 버퍼(Buffer)단에 일시 저장해 두었다가 처리하므로써 안정된 동작과 동기를 할수 있도록 한 것이다.The present invention relates to a control data processing apparatus input to a sound source IC from an outside of a sound source IC (Integrated Circuit), in particular, if a new time is not input after a predetermined time for data processing after data input. Until the input unit is reset, and the asynchronously input data is temporarily stored in the buffer stage to be synchronized to the system and processed, so that it can be synchronized with stable operation.

종래의 구성을 첨부된 제1, 2도를 참조하여 상술하면 다음과 같다. 마이크로 프로세서(Micro Processor(도시되지 않음)로 부터의 어드레스(Address)데이터 신호(CH)가 선택신호(SEL)에 따라 두 입력중 하나만 선택하는 멀티플렉서(Multiplexer)(21)의 일 입력단자(

Figure kpo00001
)에 전달되고, 데이터 신호(D0-D7)는 음원 IC(30)의 동작시 필요한 정보를 저장해두는 동작 레지스터 어레이(Register Array)(22)에 전달되도록 구성된다.A detailed description of the conventional configuration is provided below with reference to FIGS. 1 and 2. One input terminal of a multiplexer 21 in which an address data signal CH from a microprocessor (not shown) selects only one of two inputs according to the selection signal SEL.
Figure kpo00001
), And the data signals D 0 -D 7 are configured to be transmitted to an operation register array 22 that stores information necessary for the operation of the sound source IC 30.

또한, 상기 동작 레지스터 어레이(22)에 마이크로 프로세서로 부터의 데이터를 저장하도록 하기 위한 라이트(Write)신호(WR)는 동작 레지스터 어레이(22)의 단자(

Figure kpo00002
)에 전달되고, 칩선택 신호(CS)는 동작 레지스터 어레이 제어부의 단자 (
Figure kpo00003
)에 전달되도록 구성한다.In addition, a write signal WR for storing data from the microprocessor in the operation register array 22 is connected to a terminal of the operation register array 22.
Figure kpo00002
), And the chip select signal CS is connected to the terminal (
Figure kpo00003
To be delivered).

한편, 시스템이 동작함에 따라 작동되어야 하는 채널을 발생시키는 채널카운터(Channel Counter)(24)의 출력신호(PCH)는 상기 멀티플랙서(21)의 타입력단자(

Figure kpo00004
)에 전달되고 이 멀티플랙서(21)의 출력신호는 출력단자 (
Figure kpo00005
)를 통해 동작 레지스터 어레이(22)의 어드레스 입력단자(
Figure kpo00006
)에 전달되도록 구성한다.On the other hand, the output signal (PCH) of the channel counter (24) that generates a channel that should be operated as the system is operating is the type force terminal of the multiplexer 21 (
Figure kpo00004
) And the output signal of this multiplexer 21 is output terminal (
Figure kpo00005
Through the address input terminal of the operation register array 22
Figure kpo00006
To be delivered).

또한, 동작 레지스터 어레이제어부(23)의 선택신호(SEL)는 단자 (

Figure kpo00007
)를 통해 멀티플랙서(21)의 단자 (
Figure kpo00008
)에 전달되고, 동작 레지스터 어레이(22)의 내용을 읽어내기 위한 신호(RD)는 동작 레지스터를 통해 동작 레지스터 어레이(22)의 단자 (
Figure kpo00009
)에 전달되도록 구성한다.In addition, the selection signal SEL of the operation register array control unit 23 is connected to a terminal (
Figure kpo00007
Terminal of the multiplexer 21 via
Figure kpo00008
Is transmitted to the terminal, and a signal RD for reading the contents of the operation register array 22 is transmitted to the terminal of the operation register array 22 through the operation register.
Figure kpo00009
To be delivered).

단, 음원 IC(30)는 외부 인터페이스(Interface)부(31) 및 카운터(32), 메모리부(33), 엔벨로우프(Envelope)발생부(34), 어드레스 발생부(35), 데이타 믹싱부(36), D/A변환기(Digital/Analog Convertor)(37), 승산기(38), 외부파형메모리(39)로 이루어진다.However, the sound source IC 30 includes an external interface 31 and a counter 32, a memory 33, an envelope generator 34, an address generator 35, and a data mixing unit. (36), a digital / analog converter (37), a multiplier (38), and an external waveform memory (39).

이와같이 구성된 종래 기술의 동작을 첨부된 제3도 내지 제4도를 참조하여 상술하면 다음과 같다.The operation of the related art configured as described above will be described below with reference to FIGS. 3 to 4.

먼저, 음원 IC(30)의 외부로부터 원하는 음정을 발생시키는 주파수 데이타와 음원 IC(30)동작에 필요한 여러가지 데이터가 외부인터페이스부(31)로 입력되면, 외부 인터페이스부(31)는 입력된 데이타 중 원하는 음정 발생을 위한 주파수 데이타는 카운터(32)에 전송되고, 그의 음원 IC(30)동작에 필요한 여러가지 데이타를 음원 IC(30) 필요시간 만큼 데이타를 일실 저장하는 메모리부(33)에 전송한다.First, when frequency data for generating a desired pitch from the outside of the sound source IC 30 and various data necessary for the operation of the sound source IC 30 are input to the external interface unit 31, the external interface unit 31 is used to input the data. The frequency data for generating a desired pitch is transmitted to the counter 32, and various data necessary for the operation of the sound source IC 30 are transferred to the memory unit 33 which stores data for the required time of the sound source IC 30.

이어, 메모리부(33)의 각 데이터는 필요음성 발생을 위해 일정시간 간격으로 메모리부(33)의 데이타를 요청하는 카운터(32)의 요청이 있을때마다 시간의 진행에 따라 음의 크기를 조절하기 위한 앤벨로우프 데이터는 앤벨로우프 발생부(34)에, 동시에 발생되는 음중 어느 음에 해당되는가를 나타내는 어드레스 데이타는 어드레스 발생부(35)에, 그리고 다양한 음을 발생시키기 위해 2가지 음을 합하여 출력하는 파형믹싱 데이터는 데이터믹싱부(36)에 각각 출력하고 상기, 각부(34-36)는 입력된 데이타를 기초로 각각 소정의 데이타 처리를 하게된다.Subsequently, each data of the memory unit 33 adjusts the loudness according to the progress of time whenever there is a request of the counter 32 requesting the data of the memory unit 33 at a predetermined time interval to generate the necessary voice. The envelope data for the envelope data is output to the envelope generator 34, and the address data indicating which sound is simultaneously generated is output to the address generator 35, and the two sounds are summed together to generate various sounds. The waveform mixing data is respectively output to the data mixing section 36, and each of the sections 34-36 performs predetermined data processing based on the input data.

따라서, 어드레스 발생부(35)에서 지정하는 외부파형 메모리(39)의 파형 데이터가 데이타 믹싱부(36)로 입력되어 데이타 믹싱부(36)에서 상기 메모리부(33)의 파형 믹싱데이타와 믹싱되고, 그 결과는 D/A변환기(37)에 입력되어 아날로그 신호로 변환된다.Therefore, the waveform data of the external waveform memory 39 designated by the address generator 35 is input to the data mixing unit 36 and mixed with the waveform mixing data of the memory unit 33 by the data mixing unit 36. The result is input to the D / A converter 37 and converted into an analog signal.

이어, 이 아날로그 신호는 승산기(38)에서 앤벨로우프 발생부(34)의 출력값만큼 승산된 후 음원 IC(30)의 외부로부로 출력하게 된다.Subsequently, the analog signal is multiplied by the output value of the envelope generator 34 in the multiplier 38 and then output to the outside of the sound source IC 30.

다음으로 제2도 및 제3도는 음원 IC(30)의 제어데이타를 처리하기 위한 본 발명의 선행기술인 종래의 구성도와 그 작동 타이밍도로서 이는 제1도의 외부인터페이스부(31) 및 메모리부(33)에 해당되며 이것의 작동을 설명하면 다음과 같다. 마이크로 프로세서로부터 제3도(a)와 같은 어드레스신호(ADDR)가 제2도의 멀티플랙서(21)의 단자 (

Figure kpo00010
)로 입력되고, 제3도(a)의 시간(tas)후에 칩선택 제3도(b)(d)와 같은 신호(CS) 및 데이터(D0-D7)가 동작 레지스터 어레이제어부(23) 및 동작 레지스터 어레이(22)에 각각 입력되며, 제3도(c)의 시간(tD1)후에 시간(tWR)만큼 로우신호가 입력되면 마이크로 프로세서로부터 입력된 데이터(D0-D7)가 동작 레지스터 어레이(22)에 저장된다.Next, FIG. 2 and FIG. 3 are conventional construction diagrams and operation timing diagrams of the prior art for processing control data of the sound source IC 30, which are the external interface 31 and the memory unit 33 of FIG. ) And its operation is as follows. From the microprocessor, an address signal ADDR as shown in FIG. 3A is connected to the terminal of the multiplexer 21 of FIG.
Figure kpo00010
) And the signal CS and the data D 0 -D 7 as shown in the chip selection third drawing (b) (d) after the time ts of the third drawing (a) are operated. And a low signal for a time t WR after a time t D1 of FIG. 3c, respectively, and data input from the microprocessor (D 0 -D 7 ). Is stored in the operation register array 22.

이때, 멀티플랙서(21)에 인가되는 신호(SEL)는 제3도(e)와 같이 하이(High)로 되어 단자 (

Figure kpo00011
)를 선택하게 된다.At this time, the signal SEL applied to the multiplexer 21 becomes high as shown in FIG.
Figure kpo00011
Will be selected.

한편, 제2도에서 채널 카운터(24)의 요청에 의해 동작 레지스터 어레이(22)가 데이터를 읽을 경우에는 동작 레지스터 어레이 제어부(23)는 동작 레지스터 어레이(22)로 리드신호(RD)를 발생시켜 출력되는 데이타가 각 모듈로 입력되게 한다.On the other hand, when the operation register array 22 reads data at the request of the channel counter 24 in FIG. 2, the operation register array control unit 23 generates a read signal RD to the operation register array 22. Allow output data to be input to each module.

그러나, 상기 종래기술은 다음과 같은 단점이 있다.However, the prior art has the following disadvantages.

첫째, 음원 IC(30)로 데이타를 입력시키기 위해서는 데이터(D0-D7) 및 어드레스(ADDR)신호, 칩선택신호(CS), 라이트(WR) 및 리드(RD)신호와 같은 많은 신호가 필요하여 음원 IC(30)을 사용하기가 불편하였다.First, in order to input data into the sound source IC 30, many signals such as the data D 0 -D 7 and the address ADDR signal, the chip select signal CS, the write WR, and the read RD signal are generated. It was inconvenient to use the sound source IC (30).

둘째, 음원 IC(30)의 내부에 1개의 동작 레지스터 어레이(22)를 사용하므로 제4도에 나타낸 바와같이 어느 한 주기의 파형을 읽는 도중 그 채널에 새로운 데이터가 비동기적으로 동작 레지스터 어레이(22)에 입력되는 경우 클럭(Click)음이 발생되었다.Second, since one operation register array 22 is used inside the sound source IC 30, as shown in FIG. 4, new data is asynchronously operated on the channel during reading of a waveform of one period. ), The clock click sound is generated.

본 발명은 상기 단점을 제거키위한 것으로, 적은 압력수로도 노이즈에 강한 외부 인터페이스부를 설계하는 한편, 버퍼 레지스터 어레이 및 동작 레지스터 어레이를 사용하여 1주기 파형의 리드를 완료한 후 데이터 전송을 하므로써 깨끗한 음을 얻을 수 있는 음원 IC의 입력 제어데이타 처리장치를 제공하는데 그 목적이 있다.The present invention is to eliminate the above disadvantages, while designing an external interface resistant to noise even at a low pressure, while using a buffer register array and an operation register array to complete the reading of one cycle waveform, the data transfer is clean It is an object of the present invention to provide an input control data processing device of a sound source IC that can obtain the.

이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention for achieving such an object will be described in detail with reference to the accompanying drawings.

제5도는 본 발명의 구성도로, 입력도는 데이터를 순차적으로 저장하는 쉬프트 레지스터부(1)와, 상기 쉬프트 레지스터부(1)에 접속되어 입력된 데이터의 채널정보를 검출하는 채널 검출부(3)와, 정상동작중 일정시간마다 채널정보를 발생하는 채널 카운터(11)와, 상기 채널 검출부(3)에 접속되어 압력데이터의 채널정보의 채널카운터(11)에서 출력하는 채널정보중 메모리 제어부(9)의 (SEL)신호에 의해 하나를 선택하는 멀티플랙서(4)와, 상기 쉬프트 레지스터부(1) 및 멀티플랙서(4)에 접속되어 비동기로 입력되는 데이터를 일시 저장하는 버퍼 레지스터 어레이(2)와, 상기 버퍼 레지스터 어레이(2) 및 멀티플랙서(4) 그리고 메모리 제어부(9)에 접속되어 동작중 시스템에 의해 동기적으로 이용하는 데이터를 저장하는 동작 레지스터 어레이(10)와, 상기 쉬프트 레지스터부(1)에 접속되어 스트로브(Strobe) 신호를 입력하여 한 주기의 펄스신호로 변환하는 스트로브 펄스 발생기(5)와, 상기 스트로브 펄스 발생기(5)의 신호를 입력하여 이를 카운트 하므로써 n번째 마지막 데이터가 입력되었음을 알리는 신호(AT)를 발생하는 스트로브 펄스 카운터(6)와, 상기 스트로브 펄스 카운터(6) 의 출력을 입력하여 상기 버퍼 레지스터 어레이(2)와 동작 레지스터 어레이(10) 및 멀티플랙서(4)에 제어신호를 출력하는 메모리제어부(9)와, 상기 쉬프트 레지스터부(1) 및 스트로브 펄스 발생기(5)에 접속되어 스트로브 펄스에 의해 클리어되고 스트로브 신호가 입력되지 않은 시간을 재기 위한 카운터(7)와, 상기 카운터(7)의 신호를 입력하여 카운터(7)에 신호를 인가하므로써 카운터(7)의 동작을 정시기킴과 동시에 쉬프트 레지스터부(1)의 모든 정보를 클리어시켜 노이즈에 의한 오동작을 방지시키는 플립플럽(8)을 포함하여 구성한다.5 is a configuration diagram of the present invention. The input diagram is a shift register unit 1 for sequentially storing data, and a channel detector 3 connected to the shift register unit 1 to detect channel information of the input data. And a channel counter 11 for generating channel information at regular intervals during normal operation, and a memory controller 9 of the channel information connected to the channel detector 3 and outputted from the channel counter 11 of the channel information of pressure data. A multiplexer 4 for selecting one by the (SEL) signal of the < RTI ID = 0.0 >), < / RTI > and a buffer register array for temporarily storing data which is asynchronously input to the shift register section 1 and the multiplexer 4 ( 2), an operation register array 10 connected to the buffer register array 2, the multiplexer 4, and the memory control unit 9 to store data used synchronously by the system during operation, and the shift Reggie The strobe pulse generator 5, which is connected to the stub 1 and inputs a strobe signal, converts the signal into a pulse signal of one cycle, and the signal of the strobe pulse generator 5 is input to count the n th last. A strobe pulse counter 6 generating a signal AT indicating that data has been input, and an output of the strobe pulse counter 6 is input to the buffer register array 2, the operation register array 10, and the multiplexer. A counter for measuring the time when the strobe pulse is cleared and the strobe signal is not input by being connected to the memory control unit 9 for outputting a control signal to (4) and the shift register unit 1 and the strobe pulse generator 5 (7) and the signal of the counter 7 are input to apply the signal to the counter 7, thereby deciding the operation of the counter 7 and at the same time all of the shift register 1 To clear the beam and comprises a flip-flop (8) to prevent a malfunction due to noise.

여기서, 마이크로 프로세서(도시되지 않음)의 데이터는 쉬프트 레지스터부(1)의 각 레지스터의 입력단자 (

Figure kpo00012
)에 전달되고, 쉬프트 레지스터부(1)의 각 출력신호(Q0-Q1)는 각각 비동기적으로 입력된 데이터를 동기화시키기 위해 일시 저장하는 버퍼 레지스터 어레이(2)에 전달되도록 접속하고, 쉬프트 레지스터부(1)에 입력된 데이터중 채널 데이터는 채널 검출부(3)에 전달되어 상기 쉬프트 레지스터부(1)에 입력된 음원 IC제어 데이타가 어느 채널에 대한 데이타 인지를 판별하고, 채널 검출부(3)의 출력인 채널신호(PCH)는 멀티플렉서(4)의 일 입력단자에 전달되도록 접속하며 마이크로 프로세서로부터의 데이터 스트로브 신호는 스트로브 신호발생기(5)의 입력단자 (
Figure kpo00013
)에 전달되고, 메인 클럭의 한 주기분인 스트로브 펄스 발생기의 출력(ST)은 스트로브 펄스 카운터(6)의 입력단자 (
Figure kpo00014
)에 전달됨과 동시에 쉬프트 레지스터부(1)의 각 쉬프트 레지스터의 입력단자 (
Figure kpo00015
)에 데이터 입력하며 소정의 시간을 카운트하는 카운터(7)의 입력단자(
Figure kpo00016
) 및 이 카운터(7)의 온, 오프 동작을 제어하는 플립플럽(8)의 리셋단자(RESET) 에 전달되도록 접속하고, 음원 IC에서 공급되는 메인클럭 신호는 카운터(7)의 입력단자 (CLK)에 입력되고, 카운터(7)의 출력단자(Q)는 플립플럭(8)의 리셋트단자(RESET)에 연결되도록 접속하고, 플립플럽(8)의 출력신호는 카운터(7)의 동작을 정지시키도록 카운터(7)의 단자(DIS)에 입력되고, 동시에 쉬프트 레지스터부(1)내의 각 쉬프트 레지스터의 단자(CLR)에 전달되도록 하며, 스트로브 펄스 카운터(6)의 출력신호(AT)는 메모리 제어부(9)에 전달되고, 이 메모리제어부(9)의 출력신호(SEL)는 멀티플랙서(4)의 제어단자(S)에 입력되며, 또한 이 메모리 제어부(9)의 버퍼 레지스터 어레이(2)의 리드 및 라이트를 제어하는 신호(RD1, WE2)는 이 버퍼 레지스터 어레이(2)의 단자(RD1)(WE2)에 입력되고, 또한 이 메모리제어부(9)의 동작 레지스터 어레이(10)의 리드 및 라이트를 제어하는 신호(WE2, RD2)는 이 동작 레지스터 어레이(10)의 단자(RD2)(WE2)에 입력되도록 접속하고, 상기 메모리제어부(9)로는 파형의 한 주기분의 데이터를 모두 읽었다는 정보를 나타내는 테이블 종료신호(KT)가 입력되도록 접속하고, 채널 카운터(11)의 입력단자(I)로는 클럭(ø0)이 입력되고 클럭신호(CH)는 멀티플랙서(4) 한 입력단자(b)에 전달됨과 동시에 동작 레지스터 어레이(10)의 어드레스 입력단자(ADD)에 입력되도록 접속하고, 버퍼 레지스터 어레이(2)의 데이터 출력은 동작 레지스터 어레이(10)의 데이터 입력단자(DA)에 연결되도록 접속한다. 단, n은 임의 정수이다.Here, the data of the microprocessor (not shown) is inputted to the input terminal of each register of the shift register section 1.
Figure kpo00012
), And each output signal Q 0 -Q 1 of the shift register unit 1 is connected to be transferred to a buffer register array 2 which is temporarily stored for synchronizing the input data asynchronously, and shifted. The channel data among the data input to the register section 1 is transferred to the channel detector section 3 to determine which channel the sound source IC control data input to the shift register section 1 is for, and the channel detector section 3 The channel signal PCH, which is an output of the PMI, is connected to one input terminal of the multiplexer 4, and the data strobe signal from the microprocessor is connected to the input terminal of the strobe signal generator 5.
Figure kpo00013
), And the output ST of the strobe pulse generator, which is one period of the main clock, is input to the input terminal of the strobe pulse counter 6
Figure kpo00014
And the input terminal of each shift register of the shift register section 1
Figure kpo00015
Input terminal of the counter 7 for inputting data to
Figure kpo00016
) And the main clock signal supplied from the sound source IC is connected to the input terminal (CLK) of the counter (7), and to the reset terminal (RESET) of the flip-flop (8) that controls the on / off operation of the counter (7). ), The output terminal Q of the counter 7 is connected to be connected to the reset terminal RESET of the flip-flop 8, and the output signal of the flip-flop 8 stops the operation of the counter 7. It is input to the terminal DIS of the counter 7 so as to stop, and is simultaneously transmitted to the terminal CLR of each shift register in the shift register section 1, and the output signal AT of the strobe pulse counter 6 is It is transmitted to the memory control unit 9, the output signal SEL of the memory control unit 9 is input to the control terminal S of the multiplexer 4, and also the buffer register array ( The signals RD 1 and WE 2 controlling the read and write of 2 ) are input to the terminal RD 1 (WE 2 ) of the buffer register array 2, In addition, the signals WE 2 and RD 2 for controlling the read and write of the operation register array 10 of the memory control unit 9 are input to the terminals RD 2 and WE 2 of the operation register array 10. And a table end signal (KT) indicating that the data for one period of the waveform has been read out to the memory control unit 9, and a clock (for the input terminal I of the channel counter 11). ø 0 ) is inputted and the clock signal CH is transmitted to one input terminal b of the multiplexer 4 and connected to be input to the address input terminal ADD of the operation register array 10, and the buffer register array. The data output of (2) is connected to be connected to the data input terminal DA of the operation register array 10. However, n is arbitrary integer.

이와같이 구성된 본 발명의 동작설명을 전체동작 파형도인 제6도 및 버퍼의 동작 레지스터 어레이(2)(10)의 동작 파형도인 제7도를 참조하여 상술하면 다음과 같다.The operation description of the present invention configured as described above will be described in detail with reference to FIG. 6 which is an overall operation waveform diagram and FIG. 7 which is an operation waveform diagram of the operation register arrays 2 and 10 of the buffer.

먼저, 전원이 투입되면 제6(a)의 클럭신호가 제5도의 카운터(7)에 입력되고, 임의 시점에서 제6도(b)와 같은 데이터 신호 및 제6도(c)의 스트로브 신호가 입력되면 각 비트의 데이터 신호는 제5도의 쉬프트 레지스터부(1)의 각 레지스터 입력단자(D)에 입력되며, 제5도의 스트로브 펄스발생기(5)는 출력신호로서 제6도(d)의 신호(ST)와 같이 제6도(c)의 스트로브 신호가 로우(Low)에서 하이(High)로 변화한 다음 제6도(a)의 클럭신호가 하이에서 로우로 변화되는 시점과 동기되는 클럭 1주기 신호를 발생하여 쉬프트 레지스터부(1)의 각 쉬프트 레지스터의 입력단자(D)에 전달한다. 이에따라, 각 데이터는 제5도의 쉬프트 레지스터부(1) 내의 각 쉬프트 레지스터에 저장되며, 이와같은 작동은 제6도(b)와 같은 데이터신호 및 제6도(c)와 같은 스트로브 신호가 연속해서 입력되는 마지막 n번째까지 반복된다.First, when the power is turned on, the clock signal of FIG. 6 (a) is input to the counter 7 of FIG. 5, and at any point, the data signal of FIG. 6 (b) and the strobe signal of FIG. When input, the data signal of each bit is input to each register input terminal D of the shift register section 1 of FIG. 5, and the strobe pulse generator 5 of FIG. 5 is an output signal of FIG. As shown in (ST), the clock 1 is synchronized with the timing at which the strobe signal of FIG. 6C changes from low to high, and then the clock signal of FIG. 6A changes from high to low. A periodic signal is generated and transferred to the input terminal D of each shift register of the shift register section 1. Accordingly, each data is stored in each shift register in the shift register section 1 of FIG. 5, and this operation is performed by a data signal as shown in FIG. 6 (b) and a strobe signal as shown in FIG. It is repeated up to the last n th input.

한편, 제6도(c)의 스트로브 신호가 제5도의 스트로브 펄스 발생기(5)에 입력되어 제6도(d)와 같은 신호(ST)가 발생되고, 이 신호(ST)가 제5도의 스트로브 펄스 카운터(6)에 입력되면 이 스트로브 펄스 카운터(6)는 스트로브 펄스샛수를 카운트하게되고, 연속해서 입력되는 마지막 신호인 n번째 신호를 카운트한 다음 제6도(E)와 같은 신호(AT)를 발생한다.On the other hand, the strobe signal of FIG. 6 (c) is input to the strobe pulse generator 5 of FIG. 5 to generate a signal ST as shown in FIG. 6 (d), and the signal ST is the strobe of FIG. When the strobe pulse counter 6 is input to the pulse counter 6, the strobe pulse counter 6 counts the number of strobe pulses, counts the nth signal, which is the last signal continuously input, and then the signal AT as shown in FIG. Occurs.

이 신호(AT)는 연속해서 들어와야 할 입력데이타가 모두 n개 입력되었음을 나타내며 이것은 제5도의 메모리 제어부(9)에 입력된다. 여기서 메모리 제어부(9)는 제6도(g)의 신호(SEL)와 같이 제5도의 멀티플렉서(4)가 현재 쉬프트 레지스터부(1)에 연결된 신호의 채널을 선택하도록 클럭의 2주기분인 로우신호로 발생한다. 이때 제5도의 채널 검출부(3)는 이미 입력된 데이터중 채널정보를 나타내는 데이터를 분석하여 얻은 신호(PCH)를 상기 멀티플렉서(4)의 단자(a)에 로드(Load)하여 놓은 상태이다. 이에따라, 멀티플렉서(4)는 단자(a)의 입력신호(PCH)를 선택하게되고 제5도의 버퍼레지스터 어레이(2)의 어드레서(Address) 값은 신호(PCH)를 가르키게 된다.This signal AT indicates that all n input data to be continuously input are input, which is input to the memory control unit 9 of FIG. In this case, the memory control unit 9 is a row corresponding to two cycles of the clock such that the multiplexer 4 of FIG. 5 selects a channel of the signal currently connected to the shift register unit 1, as in the signal SEL of FIG. 6g. Occurs with a signal. At this time, the channel detector 3 of FIG. 5 loads the signal PCH obtained by analyzing data representing channel information among the data already input to the terminal a of the multiplexer 4. Accordingly, the multiplexer 4 selects the input signal PCH of the terminal a, and the address value of the buffer register array 2 of FIG. 5 indicates the signal PCH.

한편, 제6도(h)의 신호(WE1)에서 알수 있듯이 신호(WE1)는 제6도(g)의 신호(SEL)가 하이에서 로우로된 후 클럭의 라이징 에지(Rising Hdge)에서 트리거되어 클럭의 반주기 하이신호로 2번 발생하게되고 이 신호는 제5도의 버퍼 레지스터 어레이(2)의 라이트(WRITE)신호로 단자(WE1)에 입력되므로써 제5도의 쉬프트 레지스터부(1)에 저장된 데이터가 실시예 신호(PCH)가 가르키는 번지로 저장되게 한다.On the other hand, FIG. 6 (h) signal (WE 1) know as signal (WE 1) in the FIG. 6 (g) the signal (SEL) is at the rising edge (Rising Hdge) of the clock after being from high to low of the It is triggered and generated twice by the half-cycle high signal of the clock. The signal is inputted to the terminal WE 1 as the write signal of the buffer register array 2 of FIG. 5 to the shift register unit 1 of FIG. The stored data is stored at the address indicated by the embodiment signal PCH.

한편, 이미 동작 레지스터 어레이(10)로 입력된 신호에 의해 동작중인 채널은 일정주기로 채널카운터(11)로 부터 신호(CH)를 발생시키게되고, 이 신호(CH)는 동작 레지스터 어레이(10)의 어드레스단자(ADD)에 입력되어 정상동작중 이 신호(CH)에 의한 어드레스 데이터가 리드되어 각 모듈로 공급되게 한다.On the other hand, the channel already in operation by the signal already input to the operation register array 10 generates a signal CH from the channel counter 11 at a predetermined period, the signal (CH) of the operation register array 10 It is input to the address terminal ADD so that address data by this signal CH is read and supplied to each module during normal operation.

그러나, 제5도의 쉬프트 레지스터부(1)에 입력되는 데이타가 n번째까지 모두 입력되어 이 데이타들이 신호(PCH)가 가르키는 번지로 버퍼 레지스터 어레이(2)에 라이트 되는 시점과 동시에 제5도의 채널 카운터(11)의 신호(PCH)가 지시하는 번지의 버퍼 레지스터 어레이(2)의 내용을 리드하는 때가 발생할 수 있다. 이를 방지하기 위해 본 발명은 제7도(a)와 같이 제5도의 버퍼 레지스터 어레이(2)의 라이트 신호를 항상 2번 발생케하여 라이트 시점과 리드시점이 일치할 경우에는 제7도(b)(c)와 같이 2번의 라이트 신호중 겹치는 하나의 라이트 신호는 제거하므로써 언제나 리드 및 라이트가 안정되게 행하여지도록 한다.However, at the same time as when the data inputted to the shift register section 1 of FIG. 5 is inputted to the nth address and these data are written to the buffer register array 2 at the address indicated by the signal PCH, the channel of FIG. When the contents of the buffer register array 2 at the address indicated by the signal PCH of the counter 11 may occur. In order to prevent this, the present invention always generates the write signal of the buffer register array 2 of FIG. 5 as shown in FIG. 7 (a). As shown in (c), one of the two write signals is removed so that reads and writes can be stably performed.

한편, 제5도의 카운터(7)는 데이터와 데이터가 들어오는 사이의 시간을 측정하는 것으로 제6도(d)의 신호(ST)가 발행한 후 제6도(e)(f)의 일정시간간격(T)까지 새로운 데이터가 입력되지 않으면 펄스를 발생시켜 제5도의 플립플럽(8)으로 하여금 제6도(f)와 같은 신호(DIS)를 발생하게 하므로써 카운터(7)자신의 동작을 정시시킴과 동시에 제5도의 쉬프트 레지스터부(1)의 모든 내용을 클리어 시켜 노이즈로 인해 발생될 수 있는 오동작을 방지하게 한다.On the other hand, the counter 7 of FIG. 5 measures the time between the data and the data coming in, and after the signal ST of FIG. 6d is issued, a predetermined time interval of FIG. 6e (f) of FIG. If no new data is input until (T), a pulse is generated to cause the flip-flop 8 of FIG. 5 to generate a signal DIS as shown in FIG. At the same time, the contents of the shift register unit 1 in FIG. 5 are cleared to prevent malfunctions that may occur due to noise.

또한, 이 카운터(7)는 새로운 데이터의 스트로브 신호가 입력되면 제6도(d)와 같은 신호(ST)를 발생하고 이 신호(ST)에 의해 플립플롭(8)을 제6도(f)와 같이 셋트되어 시스템이 정상동작을 행할 수 있도록 한다.In addition, when the strobe signal of the new data is input, the counter 7 generates a signal ST as shown in FIG. 6 (d), and the flip-flop 8 is driven by the signal ST to FIG. 6 (f). Set to allow the system to operate normally.

이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 음원 IC를 제어하기 위한 명령신호로서 적은수의 데이터 비트만이 필요하게 된다.First, only a few data bits are needed as a command signal for controlling the sound source IC.

둘째, 버퍼 레지스터 어레이(2) 및 동작 레지스터 어레이(10)를 사용하므로써 비동기적으로 입력되는 데이터는 일시적으로 버퍼 레지스터 어레이(2)에 저장된 후 전체 시스템에 동기될때 데이터를 동작 레지스터 어레이(10)에 옮겨져서 일정주기마다 데이터를 리드하게되므로 IC가 안정되게 동작할 수 있고 파형의 왜곡은 없게된다.Second, data that is asynchronously input by using the buffer register array 2 and the operation register array 10 is temporarily stored in the buffer register array 2 and then data is transferred to the operation register array 10 when synchronized with the entire system. Since the data is moved and read data at regular intervals, the IC can operate stably and there is no waveform distortion.

셋째, 일정시간 동안 새로운 데이터가 입력되지 않으면 입력부분의 데이터 저장수단 및 일정시간을 카운트하는 소자를 클리어 또는 동작을 오프시키므로써 노이즈에 의한 오동작을 미연에 방지시키게 된다.Third, if new data is not input for a predetermined time, the data storage means of the input portion and the device that counts the predetermined time are cleared or the operation is turned off, thereby preventing malfunctions due to noise.

Claims (1)

입력되는 데이터를 순차적으로 저장하는 쉬프트 레지스터부(1)와, 상기 쉬프트 레지스터부(1)에 접속되어 입력된 데이터의 채널정보를 검출하는 채널 검출부(3)와, 정상동작 중 일정기간 마다 채널정보를 발생하는 채널카운터(11)와, 상기 채널 검출부(3)에 접속되어 입력데이터 채널 정보와 채널 카운터(11)에서 출력하는 채널정보중 메모리 제어부(9)의 신호에 의해 하나를 선택하는 멀티플렉서(4)와, 상기 쉬프트 레지스터부(1) 및 멀티플렉서(4)에 접속되어 비동기로 입력되는 데이터를 일시 저장하는 버퍼 레지스터 어레이(2)와, 상기 버퍼 레지스터 어레이(2) 및 멀티플렉서(4)에 접속되어 동작중 시스템에 의해 동기적으로 이용하는 데이터를 저장하는 동작 레지스터 어레이(10)와, 스트로브 신호를 입력하여 한 주기의 펄스신호로 변환하는 스트로브 펄스 발생기(5)와, 상기 스트로브 펄스 발생기(5)의 스트로브 펄스를 입력하여 이를 카운트하므로써 n번째 마지막 데이터가 입력되었음을 알리는 신호를 출력하는 스트로브 펄스 카운터(6)와, 상기 스트로브 펄스 카운터(6)의 출력이 입력되면 상기 버퍼 레지스터 어레이(2) 및 동작 레지스터 어레이(10) 그리고 멀티플렉서(4)에 리드와 라이트 및 선택신호를 각각 출력하는 메모리 제어부(9)와, 상기 쉬프트 레지스터부(1) 및 스트로브 펄스 발생기(5)에 접속되어 스트로브 펄스에 의해 클리어되고 스트로브 신호가 입력되지 않은 시간을 측정하기 위한 카운터(7)와, 상기 카운터(7)에 접속되어 카운터(7)의 동작을 정지시킴과 동시에 쉬프트 레지스터부(1)의 모든 정보를 클리어시켜 노이즈에 의한 오동작을 방지시키는 플립플럽(8)으로 구성됨을 특징으로 하는 음원 IC의 제어 데이터 처리장치.A shift register 1 for sequentially storing input data, a channel detector 3 connected to the shift register 1 for detecting channel information of the input data, and channel information at regular intervals during normal operation A multiplexer 11 connected to the channel counter 11 and the channel detector 3 that selects one of the input data channel information and the channel information output from the channel counter 11 by a signal of the memory controller 9; 4), a buffer register array 2 which is connected to the shift register 1 and the multiplexer 4 and temporarily stores data which is asynchronously input, and is connected to the buffer register array 2 and the multiplexer 4 And strobe pulses for inputting a strobe signal and converting the strobe signal into a pulse signal in one cycle. The strobe pulse counter 6 which outputs a signal indicating that the nth last data has been inputted by inputting the vitality 5 and the strobe pulse of the strobe pulse generator 5 and counting the strobe pulse of the strobe pulse generator 6, A memory control unit 9 for outputting read, write and selection signals to the buffer register array 2, the operation register array 10 and the multiplexer 4, respectively, when the output is input, and the shift register unit 1 and strobe A counter 7 connected to the pulse generator 5 for measuring the time cleared by the strobe pulse and no strobe signal input, and connected to the counter 7 to stop the operation of the counter 7, A sound source IC comprising a flip flop 8 that clears all information in the shift register section 1 and prevents malfunction due to noise. Control data processing unit.
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