KR930003968B1

KR930003968B1 - Outline compensation circuit of picture signal

Info

Publication number: KR930003968B1
Application number: KR1019900013127A
Authority: KR
Inventors: 김경섭
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1990-08-24
Filing date: 1990-08-24
Publication date: 1993-05-17
Also published as: KR920005638A

Abstract

The circuit corrects the contour of video signal by reducing the delay of the signal and removing overshoot and undershoot according to the signal level. Its main purpose is to reduce transmission time of both horizontal and vertical directions. The circuit includes a Y/C separator (23) for separating composite video signal to luminance and chroma signal, horizontal delay time reducers (24,27) for reducing transmission delay and smoothly emphasizing the contour of horizontal direction, vertical delay time reducers (25,28), a demodulator (31) for obtaining I,Q signal from the separated chroma signal from the Y/C separator (23), and a matrix section (30).

Description

영상신호의 윤곽 보정회로Image Correction Circuit

제 1 도는 종래의 피킹 회로도.1 is a conventional picking circuit diagram.

제 2 도는 제 1 도에서 요부 출력 파형도.2 is a diagram showing main output waveforms in FIG. 1;

제 3 도는 본 발명에 따른 수평 방향의 전송 시간 감소 회로도.3 is a circuit diagram of a transmission time reduction in the horizontal direction according to the present invention.

제 4 도는 제 3 도에서 요부 출력 파형도.4 is a diagram illustrating main output waveforms in FIG. 3;

제 5 도는 본 발명에 따른 수직 방향의 전송시간 감소 회로도.5 is a circuit diagram of a transmission time reduction in the vertical direction according to the present invention.

제 6 도는 본 발명에 따른 영상신호의 윤곽 보정 회로 블럭도.6 is a block diagram of the contour correction circuit of an image signal according to the present invention;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,2 : 미분회로 3,10,13,18 : 가산기1,2: Differential Circuit 3,10,13,18: Adder

4,8,12,14 : 딜레이 5,7 : 신호 입력4,8,12,14 Delay 5,7 Signal input

6 : 신호 출력 9 : 인버터6: signal output 9: inverter

11 : 신호레벨 검출기 15: 선택기11: signal level detector 15: selector

16 : 비교기 17 : 가변 스레시 홀드16: Comparator 17: Variable Threshold

19 : 1H 라인 딜레이 20 : 감산기19: 1H line delay 20: Subtractor

22 : 영상 합성신호 23 : Y/C 분리회로22: video composite signal 23: Y / C separation circuit

24,27,32 : 수평 전송 시간 감소회로 25,28 : 수직 전송 시간 감소회로24, 27, 32: horizontal transmission time reduction circuit 25, 28: vertical transmission time reduction circuit

26 : 보간회로 29 : 속도 증가회로26: interpolation circuit 29: speed increasing circuit

30 : 매트릭스부 31 : 복조회로30 matrix 31 demodulation circuit

본 발명은 영상신호의 윤곽 보정 회로에 관한 것으로 특히 신호의 전송시간(Transition Time)을 감소시켜 선명한 화상을 얻기위한 영상신호를 윤곽 보정 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a contour correction circuit of a video signal, and more particularly to a contour correction circuit of a video signal for obtaining a clear image by reducing a transition time of the signal.

종래의 피킹회로는 제 1 도에 도시된 바와 같이 영상신호 입력(5)이 1차 미분회로(1)에 연결되고, 1차 미분회로(1)은 2차 미분회로(2)에 연결되고, 2차 미분회로(2)의 출력은 가산기(3)의 일축 입력에 연결되고, 또한 1차 미분회로(1)의 입력(5)은 딜레이(4)의 입력에 연결되고, 딜레이(4)의 출력은 가산기(3)의 다른 일측 입력에 연결되는 구성으로서 제 2(b)도와 같은 신호 입력(5)이 1차 미분회로(1)에 입력된다. 이는 1차 미분회로(2)와 2차 미분회로(2)를 거쳐 제 2(b)도와 같은 파형을 얻는다. 또한 제 2(a)도와 같은 원래의 신호 입력(5)은 딜레이(4)를 통하여 가산기(3)에 입력되므로 가산기83)에서는 제 2(b)도와 같은 2차 미분회로(2)의 출력과 딜레이(4)의 출력을 합한 제 2(C)도와 같은 신호를 출력(6)한다. 이는 신호 입력(5)에 대하여 고주파 성분이 강조된 것으로 오버슈팅(over shooting)과 언더 슈팅(Under Shooting)이 나타난다. 여기서 딜레이(4)는 시간을 맞추기 위한 회로이다. 그러나 이와 같은 종래의 회로구성에서 제 2(C)도와 같은 출력신호(6)는 제 2(a)도와 같은 입력신호(5)와 비교하여 오버슈트와 언더슈트가 나타나 회면의 경계부분을 강조는 하지만 입력되는 신호레벨이 클 경우 오버슈트와 언더슈트때문에 화면의 윤곽이 부드럽게 강조되지 않으며, 이에따라 고해상도의 화질을 요구하는 내용에 대해서는 부적합하다.In the conventional picking circuit, as shown in FIG. 1, an image signal input 5 is connected to a first differential circuit 1, a first differential circuit 1 is connected to a second differential circuit 2, The output of the secondary differential circuit 2 is connected to the uniaxial input of the adder 3, and the input 5 of the primary differential circuit 1 is connected to the input of the delay 4, and the The output is configured to be connected to the input of the other side of the adder 3, and a signal input 5 as shown in FIG. 2 (b) is input to the primary differential circuit 1. This obtains a waveform as shown in FIG. 2 (b) via the first differential circuit 2 and the second differential circuit 2. In addition, since the original signal input 5 as shown in FIG. 2 (a) is input to the adder 3 through the delay 4, in the adder 83, the output of the second derivative circuit 2 as shown in FIG. A signal 6 is output as shown in the second (C) diagram of the sum of the outputs of the delay 4. This is the high frequency component is emphasized with respect to the signal input 5, and overshooting and undershooting appear. The delay 4 here is a circuit for timing. However, in this conventional circuit configuration, the output signal 6 as shown in FIG. 2C is overshoot and undershoot compared to the input signal 5 as shown in FIG. However, if the input signal level is large, the outline of the screen is not emphasized smoothly because of the overshoot and undershoot, which is inappropriate for contents requiring high resolution.

따라서 본 발명은 신호의 지연시간을 감소시키고, 신호의 크기에 따라 오버슈트와 언더슈트를 제거하여 선명한 화상을 얻도록한 것이다. 즉, 화질의 선명도의 정도는 여러가지 원인에 의해 결정되지만 그중 가장 큰 원인은 신호의 전송시간으로서, 전송시간이 길면 주로 신호의 저주파 성분이 대부분이며 이는 선명하지 못한 화질을 만든다. 따라서 선명한 화질을 얻기 위하여 전송시간을 줄일 필요가 있다.Therefore, the present invention reduces the signal delay time and removes overshoot and undershoot according to the size of the signal to obtain a clear image. That is, the degree of sharpness of the image quality is determined by various causes, but the biggest cause is the signal transmission time, and if the transmission time is long, the low frequency component of the signal is mostly, which results in unclear image quality. Therefore, it is necessary to reduce the transmission time in order to obtain a clear picture quality.

제 3 도는 본 발명에 따른 수평 방향의 전송시간 감소회로이다. 상기 회로의 구성을 설명하면, 제 3 도에서 신호 입력(5)는1차 미분회로인 HPF(1)에 입력되고, 상기HPF(1)의 출력은 2차 미분회로인 HPF(2)에 연결되고 HPF(2)의 출력은 가산기(3)의 한쪽 입력에 연결되고, HPF(1)의 입력(5)은 또한 딜레이(4)의 입력단에 연결되고, 딜레이(4)의 출력은 가산기(3)의 다른 입력단에 연결되고, 가산기(3)의 출력은 딜레이(14)의 입력에 연결되고, 딜레이(14)의 출력은 가산기(13)의 일측 입력단자에 연결되고, HPF(2)의 출력은 인버터(9)의 입력단자에 연결되고, 인버터(9)의 출력은 가산기(10)의 일입력 단자에 연결되고, 딜레이(4)의 출력은 딜레이(8)의 일입력단자에 연결되고, 딜레이(8)의 출력은 가산기(10)의 다른 일입력단자에 연결된다. 가산기(10)의 출력은 가산기(13)의 다른 일측 입력단자에 연결되고, 가산기(13)의 출력은 가산기(18)의 한쪽 입력단자에 연결되고,인버터(9)의 출력은 딜레이(12)의 입력단자에 연결되고, 딜레이(12)의 출력은 선택기(15)의 입력단자에 연결되고, HPF(1)의 입력단자는 신호 레벨 검출기(11)의 입력단자에 연결되고, 신호 레벨 검출기(11)의 출력은 비교기(16)의 한쪽 입력단에 연결되고, 다른 한쪽 입력단에 가변 스레스홀드(17)가 입력되는 상기 비교기(16)의 출력은 선택기(15)의 선택단자에 연결도고, 선택기(15)의 출력은 가산기(18)의 다른 한쪽 입력단자에 연결되고, 가산기(18)에서 신호가 출력(6)되는 구성이다3 is a horizontal transmission time reduction circuit according to the present invention. Referring to the configuration of the circuit, in Fig. 3, the signal input 5 is input to the HPF 1 which is the first differential circuit, and the output of the HPF 1 is connected to the HPF 2 which is the secondary differential circuit. And the output of the HPF 2 is connected to one input of the adder 3, the input 5 of the HPF 1 is also connected to the input of the delay 4, and the output of the delay 4 is added to the adder 3. ), The output of the adder 3 is connected to the input of the delay 14, the output of the delay 14 is connected to one input terminal of the adder 13, the output of the HPF (2) Is connected to the input terminal of the inverter 9, the output of the inverter 9 is connected to the one input terminal of the adder 10, the output of the delay 4 is connected to the one input terminal of the delay (8), The output of the delay 8 is connected to the other one input terminal of the adder 10. The output of the adder 10 is connected to the other input terminal of the adder 13, the output of the adder 13 is connected to one input terminal of the adder 18, and the output of the inverter 9 is delayed 12. Is connected to an input terminal of the signal level detector 11, an output terminal of the delay 12 is connected to an input terminal of the selector 15, an input terminal of the HPF 1 is connected to an input terminal of the signal level detector 11, The output of the comparator 11 is connected to one input terminal of the comparator 16, and the output of the comparator 16 having the variable threshold 17 input to the other input terminal is connected to the selection terminal of the selector 15. The output of 15 is connected to the other input terminal of the adder 18, and the signal is outputted from the adder 18.

제 5 도는 본 발명에 따른 수직 방향의 전송시간 감소회로로서 신호 입력(7)은 1H 라인 딜레이(19)의 입력단에 연결됨과 동시에 감산기(20)의 일측 입력단자에 연결되고, 1H 라인 딜레이(19)의 출력은 감산기(20)의 다른 일측 입력단자에 연결되고, 감산기(20)의 출력은 제 3 도에서 HPF(1)의 입력단자에 연결되고, 나머지 회로 구성은 제 3 도와 동일한 구성이다. 제 6 도는 상기한 수평/수직 전송 시간 감소회로(제 3 도, 제 5 도)를 적용한 영상신호의 윤곽 보정 회로도로서, 영상합성 신호(22)가 입력되는 Y/C 분리회로(23)의 Y신호는 수평/수직 지연시간 감소회로(24)(25)를 차례로 거쳐 속도증가(Speed Hp)회로(29)에 연결됨과 동시에 보간회로(26)의 입력단자에 연결되고, 보간회로(26)이 출력 또한 수평/수직 지연시간 감소회로(27)(28)를 차례로 거쳐 속도 증가 회로(29)에 연결되고, Y/C 분리회로(23)의 C신호는 복조회로(31)와 수평전송 시간 감소회로(32)를 차례로 거쳐 속도증가 회로(29)에 연결되고, 속도 증가회로(29)의 출력은 매트릭스부(30)에 연결되는 구성이다. 이하 상기 기술구성의 동작상태 및 작용, 효과를 설명하면 다음과 같다. 우선 제 3 도에 도시된 수평 방향의 전송시간 감소회로를 제 4 도에 도시된 파형도를 참고로 입력신호(5)의 레벨이 하이(High)일때와 로우(Low)일때로 구분하여 설명하면, 제 3 도에서 입력신호(5)가 하이레벨일 경우 신호 입력(5)은 A점에서 제 4(a)도와 같으며, 상기 신호는 HPF(1)에서 1차 미분되어 제 4(b)도와 같은 파형이 되며, HPF(2)에서 2차 미분되어 제 4(c)도와 같은 퍄형이 출력된다. 또한 제 4(a)도와 같은 입력신호(5)는 시간을 맞추기 위하여 딜레이(4)를 통한후 상기 HPF(2)를 통과한 제 4(c)도와 같은 파형과 가산기(3)에서 더해져서 제 4(d)도와 같은 신호를 얻는다.5 is a vertical transmission time reduction circuit according to the present invention, the signal input 7 is connected to the input terminal of the 1H line delay 19 and to the one input terminal of the subtractor 20, 1H line delay (19) The output of subtractor 20 is connected to the other input terminal of the subtractor 20, the output of the subtractor 20 is connected to the input terminal of the HPF 1 in FIG. 3, and the rest of the circuit configuration is the same as the third diagram. 6 is a contour correction circuit diagram of an image signal to which the horizontal / vertical transmission time reduction circuits (FIGS. 3 and 5) described above are applied, and Y of the Y / C separation circuit 23 to which the image synthesis signal 22 is input. The signal is connected to the Speed Hp circuit 29 through the horizontal / vertical delay time reduction circuit 24, 25 in turn, and to the input terminal of the interpolation circuit 26, and the interpolation circuit 26 is The output is also connected to the speed increasing circuit 29 through the horizontal / vertical delay time reducing circuits 27 and 28 in turn, and the C signal of the Y / C separation circuit 23 is connected to the demodulation circuit 31 and the horizontal transmission time. The speed increasing circuit 29 is connected to the speed increasing circuit 29 via the reduction circuit 32 in sequence, and the output of the speed increasing circuit 29 is connected to the matrix unit 30. Hereinafter, the operation state, operation, and effect of the technical configuration will be described. First, the transmission time reduction circuit in the horizontal direction shown in FIG. 3 will be described with reference to the waveform diagram shown in FIG. 4 when the level of the input signal 5 is high and low. In FIG. 3, when the input signal 5 is at the high level, the signal input 5 is the same as the fourth (a) at the point A, and the signal is first-differentiated at the HPF (1) and thus the fourth (b). The waveform is the same as the diagram, and is second-order differentiated in the HPF 2 to output the X-shape as shown in the fourth (c) diagram. In addition, the input signal 5 as shown in FIG. 4 (a) is added in the adder 3 and the waveform shown in FIG. 4 (c) as passed through the HPF 2 after passing through the delay 4 to adjust the time. A signal like 4 (d) is obtained.

한편, 제 4(c)도와 같은 HPF(2)의 출력은 인버터(2)를 통하여 제 4(e)도와 같은 신호가 되고, 이는 딜레이(4)의 출력이 시간을 맞추기 위한 딜레이(8)을 통하여 얻어진 제 4(a)도와 같은 신호와 가산기(10)에서 더해져서 제 4(f)도와 같은 신호를 얻는다.On the other hand, the output of the HPF 2 as shown in FIG. 4 (c) becomes a signal as shown in FIG. 4 (e) through the inverter 2, which delays the delay 8 for the output of the delay 4 to time. A signal as shown in FIG. 4 (a) is added to the adder 10 to obtain a signal as shown in FIG. 4 (f).

이 신호는 시간을 맞추기 위해 딜레이(14)를 통한 제 4(d)도와 같은 신호와 함께 가산기(13)에서 더해져서 제 4(g)도와 같은 신호를 얻는다. 또한 신호레벨 검출기(11)는 제 4(a)도와 같은 입력 신호의 신호 레벨을 구한다. 이는 밝기신호의 최대를 100 IRE를 보았을때 입력되는 신호크기를 구하기 위한 것이다.This signal is added at the adder 13 with a signal such as the fourth (d) through the delay 14 to set the time to obtain a signal like the fourth (g). The signal level detector 11 also obtains the signal level of the input signal as shown in FIG. 4 (a). This is to find the input signal size when the maximum brightness signal is 100 IRE.

따라서 상기 신호 레벨 검출기(11)에서 구하여진 신호레벨은 비교기(16)에서 가변 스레스 홀드(Threshold)(17)의 출력크기와 비교하여 가변 스레시 홀드(17)의 출력이 신호 레벨 검출기(11)의 출력보다 작을때는 "로우(LOW)"로 되고 그 반대일때는 "하이(High)"가 된다. 또한 선택기(15)는 이 비교기(16)의 출력이 "로우"일때는 오프되어 제 4(t)도에 도시된 바와 같이 출력이 "0"가 되면, "하이"일때는 인버터(9)의 출력이 딜레이(12)를 통하여 제 4(i')도에 도시된 바와 같은 신호가 얻어진다.Therefore, the signal level obtained by the signal level detector 11 is compared with the output size of the variable threshold 17 in the comparator 16, so that the output of the variable threshold 17 is the signal level detector 11. It is "low" when the output is smaller than), and "high" when the output is smaller than. The selector 15 is turned off when the output of the comparator 16 is " low " and when the output becomes " 0 " as shown in FIG. 4 (t), when the output is " high " The output is obtained via a delay 12 as shown in the fourth (i ') diagram.

즉 입력되는 신호레벨이 클 경우는 선택기(15)의 출력은 제 4(t)도와 같은 "0"가 되고 신호레벨이 작을 경우는 제 4(i')도와 같은 신호가 출력된다. 이때 가변 스레시 홀드(17)를 가변시킴으로서 신호레벨의 스레시 홀드 레벨을 가변시킬 수 있다. 한편 제 3 도에서 입력신호(5)가 로우레벨일 경우 각 출력(A)-(G)은 제 4(a')~(g')도의 와 같으며 단지 선택기(15)가 비교기(16)의 출력 즉 입력된 신호레벨이 스레시 홀드 레벨보다 작을 경우는 "온(On)"되어 선택기(15)출력에는 제 4(i')도와 같은 신호가 출력된다.That is, when the input signal level is large, the output of the selector 15 becomes "0" as the fourth (t) degree, and when the signal level is small, the signal as the fourth (i ') degree is output. At this time, by varying the variable threshold hold 17, the threshold hold level of the signal level can be varied. On the other hand, in FIG. 3, when the input signal 5 is at the low level, each output A- (G) is the same as that of FIGS. 4 (a ') to (g'), and the selector 15 is the comparator 16. When the output signal of the signal, i.e., the input signal level is smaller than the threshold level, the signal is "on" and a signal such as a fourth (i ') degree is output to the selector 15 output.

따라서 가산기(18)를 통하여 제 4(h')도와 같은 출력신호(6)를 얻을 수 있다. 결국 전체를 놓고 볼때 신호레벨이 클 경우는 제 4(h)도와 같이 오버슈트와 언더슈트가 없고, 전송시간은 감소된 출력(6)을 얻을 수 있다. 따라서 화면의 윤곽이 부드럽게 강조된다. 또한 신호레벨이 작을 경우는 제 4(h')도와 같은 출력을 얻을 수 있으며 이는 작은 신호에 대해서는 전송시간만 감소시켜서는 신호레벨이 작아 화면상에서 어둡기 때문에 오버슈트와 언더슈트가 필요하므로 어두운 장면에서 더욱 선명한 화상을 얻을 수 있다. 제 5 도는 수직 방향의 전송시간을 감소하기 위한 회로로서 수직 라인간의 변화량을 구하기 위하여 1H 라인 딜레이(19)와 감산기(20)를 이용하여 구하고, 이의 출력은 제 3 도의 A점에 연결되어져 이하 동작은 수평방향의 전송시간 감소회로의 동작설명과 동일하게 된다. 제 6 도는 제 3 도와 제 5 도에 도시된 바와 같이 수평/수직 방향의 전송시간 감소회로를 ID TV 또는 ED TV 시스템에 적용한 본 발명에 따른 영상신호의 윤곽 보정 회로 블럭도록서 Y/C 분리회로(23)의 출력중 Y신호는 수평/수직 전송 시간 감소회로(24,25)를 통하여 실제 신호에 대하여 수평/수직 방향 윤곽을 부드럽게 강조할 수 있고, Y신호는 또한 보간회로(26)를 통하여 이미지(Image)신호를 만들고 이는 수평 전송 시간 감소회로(27)와 수직전송 시간 감소회로(28)를 통하여 이미지 신호에 대하여 수평/수직 방향의 윤곽을 부드럽게 강조할 수 있다.Therefore, through the adder 18, an output signal 6 such as the fourth (h ') can be obtained. As a result, when the signal level is large in total, there is no overshoot and undershoot as shown in FIG. 4 (h), and the output time can be obtained with reduced transmission time. Therefore, the outline of the screen is emphasized smoothly. In addition, if the signal level is small, the output as shown in the fourth (h ') can be obtained. Since the signal level is small on the screen because the transmission time is reduced only for a small signal, it is dark on the screen, so overshoot and undershoot are required. A clear image can be obtained. 5 is a circuit for reducing the transmission time in the vertical direction, using the 1H line delay 19 and the subtractor 20 to obtain the amount of change between the vertical lines, the output of which is connected to the point A of FIG. Is the same as the description of the operation of the transmission time reduction circuit in the horizontal direction. 6 is a Y / C separation circuit to block the contour correction circuit of a video signal according to the present invention, in which a horizontal / vertical transmission time reduction circuit is applied to an ID TV or ED TV system as shown in FIGS. The Y signal during the output of (23) can smoothly emphasize the horizontal / vertical contour with respect to the actual signal via the horizontal / vertical transmission time reduction circuits 24 and 25, and the Y signal is also through the interpolation circuit 26. An image signal can be created, which can smoothly emphasize the horizontal / vertical contour of the image signal through the horizontal transmission time reduction circuit 27 and the vertical transmission time reduction circuit 28.

또한 Y/C 분리회로(23)의 C출력을 복조를 위한 복조회로(31)를 통하여 I,Q 신호를 구하여 멀티플렉스(Multiplex)한다.In addition, the C output of the Y / C separation circuit 23 is obtained by multiplexing the I and Q signals through the demodulation circuit 31 for demodulation.

이는 수펴 전송시간 감소회로(32)를 통하여 수평방향의 윤곽을 강조한다. 이들 각각의 출력은 스피드업회로(29)와 매트릭스부(30)를 통하여 디스플레이된다. 따라서 전체적으로 휘도신호 및 색도신호에 대하여 수평 및 수직방향의 윤곽을 하이레벨 신호일때는 오버슈트 및 언더슈트를 제거하고 단지전송지연 시간을 감소시키므로 부드러운 윤곽을 강조할 수 있고, 로우레벨신호, 즉 어두운 화면일때는 오버슈트 및 언더슈트가 포함된 신호가 되어 윤곽을 더욱 강조시켜 선명한 화면을 얻을 수 있다.This emphasizes the horizontal contour through the transmission time reduction circuit 32. Each of these outputs is displayed via speed up circuit 29 and matrix section 30. Therefore, when the horizontal and vertical contours of the luminance and chroma signals are high level signals, the overshoot and undershoot are eliminated and the transmission delay time is reduced. Therefore, the soft contours can be emphasized. In this case, it becomes a signal with overshoot and undershoot, so that the outline can be further emphasized to obtain a clear picture.

이와 같이 본 발명에 따른 영상신호의 윤곽 보정 회로는 명암이 큰 신호에 대하여서는 전송시간만 감소시켜 부드럽게 윤곽을 강조하고, 명암이 작고 어두운 화면에 대하여서는 전송시간을 줄이고 윤곽을 더욱 강조시켜 더욱 선명한 화상을 얻을 수 있는 효과를 갖는다.Thus, the contour correction circuit of the image signal according to the present invention smoothly emphasizes the contour by reducing the transmission time only for a signal with a high contrast, and reduces the transmission time and emphasizes the contour even more for a small contrast and dark screen, thereby making it more clear. It has the effect of obtaining an image.

Claims

영상 합성신호(22)를 분리하는 Y/C 분리회로(23)와, 상기 Y/C 분리회로(23)에서 분리된 Y신호를 이미지 신호로 만드는 보간회로(26)와, 상기 YC 분리회로(23)에서 분리된 Y신호와 보간회로(26)의 이미지 신호에서 각각 수평쪽 신호의 전송지연 시간을 감소시키고 수평 방향의 윤곽을 부드럽게 강조하는 수평 지연시간 감소회로(24)(27)와, 상기 수평 지연시간 감소회로(24)(27)이 출력에서 수직쪽 신호의 전송 지연시간을 감소시키고 수직 방향의 윤곽을 부드럽게 강조하는 수직 지연시간 감소회로(25)(28)와, Y/C 분리회로(23)에서 분리된 C신호에서 I,Q신호를 구하여 멀티플랙스하는 복조회로(31)와, 상기 복조회로(31) 출력을 입력받아 수평쪽 신호의 전송지연 시간을 감소시키고 수평방향의 윤곽을 부드럽게 강조하는 수평 지연시간 감소회로(32)와, 상기 수직/수평 지연시간 감소회로(25,28)(32)의 출력을 스피드 업 회로(29)를 통하여 입력받아 디스플레이에 출력하는 매트릭스부(30)를 포함하여 구성된 것을 특징으로 하는 영상신호의 윤곽 보정 회로.A Y / C separation circuit 23 for separating the image composite signal 22, an interpolation circuit 26 for making the Y signal separated in the Y / C separation circuit 23 into an image signal, and the YC separation circuit ( Horizontal delay time reduction circuits 24 and 27 for reducing the transmission delay time of the horizontal signal and smoothly emphasizing the contour of the horizontal direction in the Y signal separated from the signal 23 and the image signal of the interpolation circuit 26, respectively; Horizontal delay time reduction circuits 24 and 27 reduce the transmission delay time of the vertical signal at the output and vertical delay time reduction circuits 25 and 28 which smoothly emphasize the vertical contours, and Y / C separation circuits. A demodulation circuit 31 for multiplexing the I and Q signals obtained from the separated C signal at 23 and the output of the demodulation circuit 31 to reduce the transmission delay time of the horizontal signal, Horizontal delay time reduction circuit 32 for smoothly emphasizing the contour, and when the vertical / horizontal delay Reduction circuits (25,28) (32) the output speed-up by the contour correction of the video signal, characterized in that the circuit includes a circuit configured matrix unit 30 for outputting to the display for receiving through 29 of the.

제 1 항에 있어서, 수평 전송 시간 감소회로는 입력신호(5)가 HPF(1)(2)에서 1,2차 미분된 신호(C)를 딜레이(4)에서 지연된 입력신호(5)와 더하는 가산기(3)와, HPF(1)(2)에서 미분된 신호(C)를 반전시키는 인버터(9)와, 딜레이(4)(8)에서 지연된 입력신호(5)와 상기 인버터(9)에서 반전된 신호를 더하는 가산기(10)와, 상기 가산기(10)의 출력과 딜레이(14)에서 지연된 가산기(3)의 출력(D)을 더하는 가산기(13)와, 신호 레벨 검출기(11)에서 검출된 입력신호(5)의 레벨과 가변 스레시 홀드(17)에서 조정된 신호의 크기를 비교하는 비교기(16)와, 상기 비교기916)의 출력에 따라 딜레이(12)에서 지연된 인버터(9)의 출력(E) 또는 O레벨을 선택 출력(I)하는 선택기(15)와, 상기 선택기(15)의 출력과 가산기(13)의 출력(G)를 더하여 입력신호가 작을때는 전송시간이 감소되고 오버슈트와 언더슈트가 있는 신호를 출력(H')하고 입력신호가 클때는 전송시간만 감소된 신호를 출력(H)하는 가산기(18)를 포함하여 구성된 것을 특징으로 하는 영상신호의 윤곽 보정 회로.2. The horizontal transmission time reduction circuit according to claim 1, wherein the horizontal transmission time reduction circuit adds a signal C whose input signal 5 is differentiated first and second in the HPF (1) (2) with the input signal (5) delayed in the delay (4). In the adder 3, the inverter 9 for inverting the differential signal C in the HPF 1, 2, the input signal 5 delayed in the delays 4 and 8 and in the inverter 9 An adder 10 for adding the inverted signal, an adder 13 for adding the output D of the adder 10 and the output D of the adder 3 delayed in the delay 14, and a signal level detector 11 The comparator 16 for comparing the level of the input signal 5 and the magnitude of the signal adjusted in the variable threshold 17 and the inverter 9 delayed in the delay 12 according to the output of the comparator 916. The selector 15 which selects the output E or the O level and the output G of the selector 15 and the output G of the adder 13 are added to reduce the transmission time when the input signal is small. Suit and under A signal with a bit output (H ') and the input signal is greater sends a signal decrease man time output (H) of the adder 18 by the contour correction of the video signal, it characterized in that the circuit is configured to include.

제 1 항에 있어서, 수직 전송시간 감소회로는 입력신호(7)의 1H 라인을 지연시키는 1H 라인 딜레이(19)와, 상기 1H 라인 딜레이(19)의 출력과 입력신호(7)의 차를 구하는 감산기(20)와, 상기 감산기(20)의 출력의 전송시간을 감소시키고 신호의 크기가 작을때는 오버슈트와 언더슈트가 있는 신호를 출력(H')하는 수평 전송시간 감소회로를 포함하여 구성한 것을 특징으로 하는 영상신호의 윤곽 보정 회로.2. The vertical transmission time reduction circuit according to claim 1, wherein the vertical transmission time reduction circuit calculates a difference between the 1H line delay 19 for delaying the 1H line of the input signal 7 and the output of the 1H line delay 19 and the input signal 7. And a horizontal transmission time reduction circuit for reducing the transmission time of the output of the subtractor 20 and outputting a signal having an overshoot and an undershoot (H ') when the signal size is small. An outline correction circuit for a video signal.