KR930003415B1 - Parallel data out-put circuit - Google Patents

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Abstract

The parallel data output circuit can output the bits of data in a greater number than the number of predetermined bits of data. The circuit comprises first output port (10) having data output unit (11-14) for 4 bits of parallel data (DA10-DA13), a data selection unit (20) having multiplexers (21-24) for selectively outputting 4 bits of parallel data (DA14-DA17) and (DB10-DB13) according to a 8 bit output control signal (IUM), a second output port (30) having data output unit (31-34) for outputting the output data of unit (20), a first enable control unit (40) for receiving address signals (A0-A7) to transmit an enable signal (ENA10) to the port (10), and a second enable control unit (50) for receiving the address signals (A0-A7) and output control signal (IUM) to transmit an enable signal (ENB10) to the port (30).

Description

병렬 데이타 출력회로Parallel data output circuit

제 1 도는 종래의 출력회로의 일예를 보인 상세도.1 is a detailed view showing an example of a conventional output circuit.

제 2 도는 본 발명의 출력회로의 실시예를 보인 상세도.2 is a detailed view showing an embodiment of the output circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 제 1 출력포트 20 : 제 2 출력포트10: first output port 20: second output port

30 : 데이타 선택부 40 : 제 1 인에이블 제어부30: data selector 40: first enable control

50 : 제 2 인에이블 제어부 DA10-AD17, DB10-DB13: 병렬 데이타50: second enable control unit DA 10 -AD 17 , DB 10 -DB 13 : parallel data

A0-A7:어드레스 신호 IUM : 8비트 출력 제어신호A 0 -A 7 : Address signal IUM: 8-bit output control signal

ENA10, ENB10: 인에이블 신호ENA 10 , ENB 10 : Enable Signal

본 발명은 소정의 병력 데이타를 출력하는 병렬 데이타 출력회로에 관한 것이다.The present invention relates to a parallel data output circuit for outputting predetermined history data.

마이크로 컴퓨터 등을 사용하는 각종 제어시스템들은 사용하는 데이타의 비트수에 대응되게 포트(port)를 구성하여 4비트의 데이타를 사용하는 시스템에서는 4비트씩 데이타를 출력하고, 8비트의 데이타를 사용하는 시스템에서는 8비트씩 데이타를 출력하였다.Various control systems using microcomputers, etc., configure ports to correspond to the number of bits of data used, and output four data bits by four bits in a system using four bits of data, and use eight bits of data. The system outputs data by 8 bits.

이러한 종래의 병렬 데이타 출력회로의 일예를 보이면, 제 1 도에 도시된 바와 같다. 이 제 1 도는 4비트의 데이타를 사용하는 제어시스템을 일예로 들어보인 것으로, 제 1 출력 포트 인에이블 신호(ENA1)가 입력될 경우에는 제 1 출력포트(A)의 데이타 출력부(1-4)가 인에이블 되어 4비트의 병렬 데이타(DA0-DA3)가 데이타 출력부(1-4)를 통해 출력단자(OTA0-OTA3)로 출력되고, 제 2 출력포트 인에이블 신호(ENB1)가 입력될 경우에는 제 2 출력 포트(B)의 데이타 출력부(5-8)자 인에이블 되어 4비트의 병력 데이타(DB0-DB3)가 데이타 출력부(5-8)를 통해 출력단자(OTB0-OTB3)로 출력되도록 구성하였다.An example of such a conventional parallel data output circuit is shown in FIG. 1 illustrates an example of a control system using 4 bits of data. When the first output port enable signal ENA 1 is input, the data output unit 1-1 of the first output port A is input. 4) is enabled, and 4-bit parallel data DA 0 -DA 3 are output to the output terminals OTA 0 -OTA 3 through the data output unit 1-4, and the second output port enable signal ( When ENB 1 ) is inputted, the data output unit 5-8 of the second output port B is enabled, and 4-bit history data DB 0 -DB 3 is used to connect the data output unit 5-8. It is configured to be output through the output terminal (OTB 0 -OTB 3 ).

그러나, 상기와 같은 종래의 병렬 데이타 출력회로는 사용하는 비트수의 데이타만을 출력할 수 있고, 그 이상의 비트수의 데이타는 출력하지 못하였다. 즉, 예를들면, 4비트의 데이타를 사용하는 제어 시스템에 있어서는 데이타를 4비트로만 출력하고, 8비트로는 출력하지 못하였으며, 또한 8비트의 데이타를 사용하는 제어시스템에서는 데이타를 16비트로 출력하지 못하고, 이로 인하여 사용하는 비트수 이상의 병렬 데이타를 출력하도륵 할 경우에는 별도의 출력 포트를 구성해야 되어 그 크기가 커지게 되는 등의 문제점이 있었다.However, the conventional parallel data output circuit as described above can output only the number of bits of data to be used, and no data of more bits. That is, for example, in a control system using 4 bits of data, only 4 bits of data are output, but not in 8 bits, and a control system using 8 bits of data does not output data in 16 bits. In this case, when outputting parallel data more than the number of bits to be used, a separate output port must be configured and the size thereof becomes large.

그러므로 본 발명의 목적은 사용하는 데이타의 비트수 이상의 비트수를 갖는 데이타를 출력할 수 있도록 하는 병렬 데이타 출력회로를 제공하는데 있다.It is therefore an object of the present invention to provide a parallel data output circuit that can output data having a bit number more than the bit number of data to be used.

이와 같은 목적을 가지는 본 발명의 병렬 데이타 출력회로는, 예를들면 4비트의 병렬 데이타를 사용하는 제어 시스템에서 8비트의 병렬 데이타로 출력할 경우에 그 출력할 8비트의 병렬 데이타를 하위 비트와 상위 비트로 분리하고, 하위 4비트 및 상위 4비트를 각기 제 1 출력포트 및 제 2 출력포트를 통해 출력하였다.The parallel data output circuit of the present invention having such a purpose, for example, outputs 8-bit parallel data to the lower bits when outputting 8-bit parallel data in a control system using 4-bit parallel data. The upper bits were separated, and the lower 4 bits and the upper 4 bits were output through the first output port and the second output port, respectively.

이때, 제 2 출력포트는 그 자신이 인에이블되는 고유의 어드레스 값과 고유의 데이타라인이 연결되어 있다. 그러므로 본 발명에서는 8비트의 병렬 데이타를 출력할 경우에 하위 4비트를 출력하는 제 1 출력포트의 인에이블시 8비트 출력 제어신호를 이용하여 제 2 출력포트를 인에이블시키고, 또한 데이타 선택부가 상위 4비트의 데이타와 제 2 출력포트 고유의 데이타 라인의 데이타를 선택하게 하고, 8비트 출력 제어신호에 의해 데이타 선택부가 상위 4비트의 데이타를 선택하여 제 2 출력포트로 출력하게 된다.At this time, the second output port is connected to a unique address value and its own data line is enabled. Therefore, in the present invention, when the 8-bit parallel data is output, the second output port is enabled by using the 8-bit output control signal when the first output port outputs the lower 4 bits, and the data selector is higher. The 4-bit data and the data of the data line unique to the second output port are selected, and the data selector selects the upper 4 bits of data by the 8-bit output control signal and outputs the data to the second output port.

이하, 본 발명의 병렬 데이타 출력회로의 바람직한 실시예를 보인 제 2 도의 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the drawings of Figure 2 showing a preferred embodiment of the parallel data output circuit of the present invention will be described in detail.

제 2 도에 도시된 바와 같이, 4비트의 병렬 데이타(DA10-DA13)를 출력단자(OTA13-OTA13)로 출력하는 데이타 출력부(11-14)로 된 제 1 출력부(10)와, 8비트의 병렬 데이타 중에서 상위 4비트의 병렬 데이타(DA14-DA17) 및 4비트의 병렬 데이타(DB10-DB13)를 8비트 출력 제어신호(IUM)에 따라 선택 출력하는 멀티플렉서(21-24)로 된 데이타 선택부(20)와, 상기 데이타 출력부(20)의 출력 데이타를 출력단자(OTB10-OTB13)로 출력하는 데이타 출력부(31-34)로 된 제 2 출력포트(30)와, 어드레스 신호(A0-A7)를 해독하여 상기 제 1 출력포트(10)에 인에이블 신호(ENA10)를 인가하는 인버터(IV41-IV45) 및 낸드 게이트(ND41)로 된 제 1 인에이블 제어부(40)와, 어드레스신호(A0-A7) 및 8비트 출력 제어신호(IUM)를 해독하여 상기 제 2 출력포트(30)에 인에이블 신호(ENB10)를 인가하는 노아 게이트(NOR51), 인버터(IV51-IV55) 및 낸드 게이트(ND51)로 된 제 2 인에이블 제어부(50)로 구성하였다.FIG. 2, the 4-bit parallel data (DA 10 -DA 13), an output terminal (OTA 13 -OTA 13) the data output of the first output unit (10 in (11-14) for outputting a, as shown in ), And a multiplexer for selectively outputting the upper 4 bits of parallel data (DA 14 -DA 17 ) and the 4 bits of parallel data (DB 10 -DB 13 ) among 8 bits of parallel data according to the 8 bit output control signal (IUM). A second data selector 20 (21-24) and a data output unit (31-34) for outputting the output data of the data output unit (20) to the output terminals (OTB 10 -OTB 13 ). Inverters IV 4 1-IV 45 and NAND gates for reading the output port 30 and the address signals A 0 -A 7 and applying the enable signal ENA 10 to the first output port 10. A first enable control unit 40 of ND 41 and an address signal A 0 -A 7 and an 8-bit output control signal IUM to decode the enable signal ( Noah applying the ENB 10) Sites (NOR 51), was made up of the inverter (IV -IV 51 55) and NAND gate (ND 51), the second enable control unit 50 to the.

이와 같이 구성된 본 발명의 병렬 데이타 출력회로는, 4비트의 병렬 데이타(AD10-DA13)를 출력할 경우에 제 1 출력포트(10)를 지정하는 어드레스 신호(A0-A7) 즉, 70Hex(여기서 "Hex"는 16진수를 나타냄)의 어드레스 신호(A0-A7)가 입력되면, 인버터(IV41-IV45)가 모두 고전위를 출력하고, 낸드 게이트(ND41)가 저전위를 출력하며, 인버터(IV45)가 고전위의 제 1 포트 인에이블 신호(ENA10)를 출력하게 되므로 제 1 출력 포트(10)의 데이타 출력부(11-14)가 인에이블되어 병렬 데이타(DA10-DA13)로 출력하게 된다.In the parallel data output circuit of the present invention configured as described above, when outputting 4-bit parallel data AD 10 -DA 13 , an address signal A 0 -A 7 which designates the first output port 10, namely, When the address signals A 0 -A 7 of 70 Hex (where "Hex" represents hexadecimal) are input, the inverters IV 41 -IV 45 all output high potentials, and the NAND gate ND 41 outputs a low potential, inverter (IV 45) is enable the data output unit (11-14) so that the output enable signal (ENA 10) the first port of the high-potential first output port (10) in parallel Outputs data (DA 10- DA 13 ).

또한, 4비트의 병렬 데이타(DB10-DB13)를 출력할 경우에도 제 2 출력포트(30)를 지정하는 어드레스 신호(A0-A7) 즉, 71Hex가 입력되면, 제 2 인에이블 제어부(50)가 고전위의 제 2 포트 인에이블 신호(ENB10)를 출력하므로 제 2 출력포트(30)의 데이타 출력부(31-34)가 인에이블된다.In addition, even when outputting 4-bit parallel data (DB 10 -DB 13 ), when the address signal (A 0 -A 7 ) designating the second output port 30, that is, 71 Hex is input, the second enable is enabled. Since the controller 50 outputs the high potential second port enable signal ENB 10 , the data output units 31-34 of the second output port 30 are enabled.

그리고, 이때 8비트 출력 제어신호(IUM)가 저전위로 입력되므로 데이타 선택부(20)의 멀티플렉서(21-24)는 4비트의 병렬 데이타(DB10-DB13)를 선택하게 된다.In this case, since the 8-bit output control signal IUM is input at a low potential, the multiplexers 21-24 of the data selector 20 select 4-bit parallel data DB 10 -DB 13 .

그러므로 4비트의 병렬 데이타(DB10-DB13)가 멀티플렉서(21-24) 및 데이타 출력부(31-34)를 통해 출력단자(OTB10-OTB13)로 출력된다.Therefore, 4-bit parallel data DB 10 -DB 13 is outputted to the output terminals OTB 10 -OTB 13 through the multiplexer 21-24 and the data output unit 31-34.

한편, 8비트의 병렬 데이타(DA10-DA17)를 출력할 경우에는 제 1 출력포트(10)를 지정하는 어드레스신호(A0-A7) 즉, 70Hex가 입력됨과 아울러 고전위의 8비트 출력 제어신호(IUM)가 입력된다.On the other hand, when outputting 8-bit parallel data DA 10 -DA 17 , an address signal A 0 -A 7 which designates the first output port 10, that is, 70 Hex is input and 8 of high potential. The bit output control signal IUM is input.

그러므로 어드레스 신호(A0-A7)에 따라 제 1 인에이블 제어부(40)가 고전위의 제 1 인에이블 신호(ENA10)를 출력하여 제 1 출력포트(10)가 인에이블되고, 8비트 출력 제어신호(IUM)와 어드레스(A1-A7)에 따라 제 2 인에이블 제어부(50)도 고전위의 제 2 인에이블 신호(ENB10)를 출력하여 제 2 출력포트(30)가 인에이블되며, 또한 8비트 출력 제어신호(IUM)에 따라 멀티플렉서(21-24)가 병렬 데이타(DA14-DA17)를 선택하게 된다.Therefore, according to the address signals A 0 -A 7 , the first enable control unit 40 outputs the high potential first enable signal ENA 10 so that the first output port 10 is enabled and 8 bits According to the output control signal IUM and the addresses A 1 -A 7 , the second enable control unit 50 also outputs the second enable signal ENB 10 having a high potential, so that the second output port 30 is turned on. The multiplexers 21-24 select parallel data DA 14- DA 17 according to the 8-bit output control signal IUM.

따라서, 8비트의 병렬 데이타(DA14-DA17)중에서 하위 4비트의 병렬 데이타(DA10-DA13)는 제 1 출력포트(10)를 통해 출력단자(OTA10-OTA13)로 출력되고, 상위 4비트의 병렬 데이타(DA14-DA17)는 멀티플렉서(21-24)를 통하고, 제 2 출력포트(30)를 통해 출력단자(OTA10-OTA13)로 출력되어 데이타를 8비트로 출력하게 된다.Accordingly, the 8-bit parallel data (DA 14 -DA 17) parallel data of the lower 4 bits from the (DA 10 -DA 13) is output to the output terminal (OTA 10 -OTA 13) through the first output port 10 The upper 4 bits of parallel data (DA 14 -DA 17 ) are output to the output terminals (OTA 10 -OTA 13 ) through the multiplexer (21-24) and through the second output port (30) to convert the data into 8 bits. Will print.

그리고, 상기에서는 4비트의 병렬 데이타를 사용하는 시스템에서 8비트로 병렬 데이타를 출력하는 것을 예로들어 설명하였으나, 본 발명을 실시함에 있어서는 8비트의 병렬 데이타를 사용하는 시스템에서는 16비트의 병렬 데이타를 출력하게 할 수도 있고, 또한 3배 이상의 병렬 데이타도 출력하게 할 수 있다.In the above description, the parallel data is output as 8 bits in a system using 4 bits of parallel data, but in the embodiment of the present invention, 16 bits parallel data is output in a system using 8 bits of parallel data. In addition, it can also output three times more parallel data.

또한, 상기에서도 70Hex및 71Hex의 어드레스 신호(A0-A7)에 따라 제 1 출력포트(10) 및 제 2 출력포트(20)가 인에이블 되는 것을 예로들어 설명하였으나, 본 발명을 실시함에 있어서는 제 1 포트(10) 및 제 2 포트(30)를 인에이블시키는 어드레스 신호(A0-A7)를 임의로 설정할 수 있다.In the above description, the first output port 10 and the second output port 20 are enabled according to the address signals A 0 -A 7 of 70 Hex and 71 Hex . In this case, the address signals A 0 -A 7 enabling the first port 10 and the second port 30 can be arbitrarily set.

이상에서 상세히 설명한 바와 같이 본 발명은 시스템에서 사용하는 비트수의 병렬 데이타는 물론 그 이상 비트수의 병렬 데이타도 출력하므로 시스템에서 사용하는 비트수 이상의 병렬 데이타를 출력할 경우에 출력포트를 확장하지 않아도 그 크기가 작아지는 효과가 있다.As described in detail above, the present invention outputs not only the parallel data of the number of bits used in the system but also more than the parallel data of the number of bits. The effect is that the size is smaller.

Claims (1)

사용하는 1바이트의 병렬 데이타 또는 2배 비트를 갖는 1바이트의 병렬 데이타에서 하위 비트의 병렬 데이타(DA10-DA13)를 인터페이스하는 제 1 출력포트(10)와, 사용하는 1바이트의 병렬 데이타(DB10-DB13) 또는 2배 비트를 갖는 1바이트의 병렬 데이타에서 상위 비트의 병렬 데이타(DA14-DA17)를 8비트 출력 제어신호(IUM)에 따라 선택 출력하는 데이타 선택부(20)와, 상기 데이타 출력부(20)의 출력데이타를 인터페이스하는 제 2 출력포트(30)와, 어드레스 신호(A0-A7)를 해독하여 상기 제 1 출력포트(10)의 지정 어드레스일 경우에 제 1 출력포트(10)에 인에이블 신호(ENA10)를 인가하는 제 1 인에이블 제어부(40)와, 어드레스 신호(A0-A7)를 해독하여 상기 제 2 출력포트(30)의 지정 어드레스일 경우에 제 2 출력포트(30)에 인에이블 신호(ENB10)를 인가함과 아울러 제 1 출력포트(10)의 어드레스일 경우에 8비트 출력 제어신호(IUM)에 따라 인에이블신호(ENB10)를 인가하는 제 2 인에이블 제어부(50)로 구성함을 특징으로 하는 병렬 데이타 출력회로.A first output port 10 for interfacing the parallel bits (DA 10- DA 13 ) of the lower bits from 1 byte of parallel data or 1 byte of parallel data having double bits, and 1 byte of parallel data to be used. (DB 10 -DB 13) or twice the bit of the upper bits in the parallel data of one byte having the parallel data (DA 14 -DA 17) for selecting data for selecting the output according to the 8-bit output control signal (IUM) unit (20 ), The second output port 30 for interfacing the output data of the data output unit 20, and the address signals A 0 -A 7 are decoded to designate the address of the first output port 10. The first enable control unit 40 for applying the enable signal ENA 10 to the first output port 10 and the address signals A 0 -A 7 to be decoded. In the case of the designated address, the enable signal ENB 10 is applied to the second output port 30, Parallel data output circuit comprising a second enable control section 50 for applying the enable signal ENB 10 according to the 8-bit output control signal IUM in the case of the address of the first output port 10. .
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