KR930002305B1 - Simulation system of data - Google Patents
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Abstract
Description
제1도는 본 발명에 따른 시뮬레이션 시스템의 블럭 구성도.1 is a block diagram of a simulation system according to the present invention.
제2도는 제 1도중 A/D변환부의 구성도.2 is a configuration diagram of the A / D conversion unit in FIG.
제3도는 제 1도중 Y/C분리부의 구성도.3 is a configuration diagram of the Y / C separation unit in FIG.
제4도는 제1도중 프레임 메모리의 맵 구성도.4 is a map configuration diagram of the frame memory in FIG.
제5도는 제1도중 D/A변환부의 구성도.5 is a configuration diagram of the D / A conversion unit in FIG.
제6도는 제1도중 PC인터페이스부의 구성도.6 is a configuration diagram of the PC interface unit in FIG.
제7도는 제1도중 메모리제어부의 구성도.7 is a configuration diagram of the memory control unit in FIG.
제8도는 색차신호의 주파수 스펙트럼.8 is a frequency spectrum of a color difference signal.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : A/D변환부 20 : Y/C분리부10: A / D conversion part 20: Y / C separation part
30 : 프레임 메모리 40 : D/A변환부30: frame memory 40: D / A converter
50 : 퍼스널 컴퓨터 60 : PC인터페이스부50: personal computer 60: PC interface unit
70 : 메모리 제어부70: memory controller
본 발명은 영상데이타의 시뮬레이션 시스템에 관한 것으로, 특히 퍼스널 컴퓨터를 이용하여 영상데이타를 시뮬레이션할 수 있는 장치 및 방식에 관한 것이다.The present invention relates to a simulation system for image data, and more particularly, to an apparatus and a method capable of simulating image data using a personal computer.
현재 디지탈 신호 처리 기술과 집적화(VLSI)기술의 발달에 따라 아날로그 방식으로 영상을 처리하는 제품들이 디지탈 신호 처리 방식으로 변환되는 추세이다. 따라서 영상처리 시스템(TV, VTR)등의 영상신호를 디지탈 방식으로 처리하게 됨으로서, 아날로그 방식에 비해 양질의 영상처리 및 다양한 기능을 부가할 수 있게 되었다. 그러나 영상신호를 A/D변환과정을 통해 디지탈 영상데이타로 변환하게 되면 데이타의 양이 증대되는 문제가 야기된다. 예를들어 샘플링 주파수를 4fsc(14.32MHz)로 하는 8비트 A/D변환기를 이용하여 1화면의 NTSC복합 영상 신호를 디지탈 변환하는 경우, 소요 메모리의 크기는 3, 822k bit[525×(455/2)×4×8]가 된다. 따라서 상기와 같은 디지탈 영상 신호를 저장하거나 전송하는 경우에는 데이타의 량이 많은 관계로 데이타의 저장을 위한 메모리가 과다하게 소요되고 전송시간이 길어지는 문제점이 발생된다. 상기와 같은 문제점을 해결하기 위하여 데이타 압축을 수행하는데, 이는 영상신호가 가지고 있는 높은 상관성을 제거하는 방식이다. 상기 데이타 압축 방식은 여러가지 방식이 제안되고 있는데, 이러한 데이타압축을 적용하기 위해서는 A/D변환된 영상신호를 데이타 압축 처리에 알맞는 데이타 형태로 바꾸어 줘야한다.With the development of digital signal processing technology and integration (VLSI) technology, products that process video in an analog manner are being converted to digital signal processing. Therefore, by processing video signals such as image processing systems (TV, VTR) in a digital manner, it is possible to add a higher quality image processing and various functions than the analog method. However, converting a video signal into digital video data through an A / D conversion process causes an increase in the amount of data. For example, when digitally converting a NTSC composite video signal of one screen using an 8-bit A / D converter with a sampling frequency of 4 fsc (14.32 MHz), the required memory size is 3,822 k bits [525 × (455 / 2) x 4 x 8]. Therefore, when storing or transmitting such a digital video signal, a large amount of data causes excessive memory for data storage and a long transmission time. In order to solve the above problems, data compression is performed, which removes the high correlation of the video signal. Various data compression schemes have been proposed. In order to apply such data compression, an A / D-converted video signal must be converted into a data format suitable for data compression processing.
이때 디지탈 영상데이타의 압축을 포함한 모든 디지탈 신호 처리 과정은 복잡한 정도의 차이는 있지만, 디지탈 신호 처리 알고리즘에 의해서 신호 처리 내용이 표현되며 이에 대한 검증 방법으로서 대부분의 경우 알고리즘 시뮬레이션(Algorithm simulation)이 필수적이다. 즉, 디지탈 신호 처리의 기본 조건인 실시간처리 시스템의 구현이전에 목표 사양에 맞는 알고리즘을 컴퓨터 시뮬레이션 과정을 통해 개발한 후, 해당사양의 실시간 디지탈 신호 처리 시스템을 개발하게 되는 것이다. 상기와 같은 영상처리를 위한 시뮬레이션시스템은 디지탈 처리하기 위한 영상데이타를 제공하고 디지탈 신호 처리후 처리된 영상 데이타를 재생하기 위한 비디오보드 및 시뮬레이션을 수행하는 컴퓨터시스템이 필요하다. 그러나 종래의 시뮬레이션 시스템은 비디오 보드가 대부분 흑백 영상 처리용으로서 일반 영상처리를 주목적으로 하고 있어 휘도신호와 색신호의 분리기능이 없으며, 샘플링 주파수가 가전제품에 적용되기 곤란하므로, 고해상도 영상데이타 압축 및 응용제품 개발에 사용하기 어려운 단점등이 있었고, 알고리즘 시뮬레이션을 위해서 필요한 컴퓨터 시스템도 호스트 컴퓨터를 포함하여 매우 고가인 까닭에 시뮬레이션 시스템의 보급화에 어려운 문제점 등이 있었다.At this time, all digital signal processing process including digital image data compression has a complicated degree of difference, but the signal processing contents are expressed by digital signal processing algorithm, and in most cases, algorithm simulation is essential as a verification method. . That is, before the real-time processing system, which is the basic condition of digital signal processing, the algorithm that meets the target specification is developed through computer simulation process, and then the real-time digital signal processing system of the corresponding specification is developed. Such a simulation system for image processing requires a video system for providing image data for digital processing and performing a video board and simulation for reproducing processed image data after digital signal processing. However, in conventional simulation systems, most video boards are used for black and white image processing, and there is no separation function of luminance signal and color signal, and sampling frequency is difficult to apply to home appliances. There were disadvantages such as difficult to use in product development, and the computer system necessary for algorithm simulation was also very expensive, including host computer, and thus, it was difficult to spread the simulation system.
따라서 본 발명의 목적은 아날로그 영상 신호를 디지탈 데이타로 변환하여 휘도신호와 색신호로 분리한후 프레임 메모리에 저장하며, 프레임 메모리의 휘도 및 색신호를 합성하여 복합 영상 신호로 재생할 수 있는 영상 신호 시뮬레이션 장치 및 방식을 제공함에 있다.Accordingly, an object of the present invention is to convert an analog image signal into digital data, separate the luminance signal and the color signal, and store the result in a frame memory, and synthesize the luminance and color signals of the frame memory to reproduce the composite image signal. In providing a way.
본 발명의 다른 목적은 영상신호 시뮬레이션 시스템에서 퍼스널 컴퓨터를 이용하여 프레임 메모리에 저장된 휘도 및 색신호를 리드하여 디지탈 신호 처리하며, 디지탈 신호 처리 데이타를 프레임 메모리에 저장할 수 있는 영상신호 시뮬레이션 장치 및 방법을 제공함에 있다.It is another object of the present invention to provide a video signal simulation apparatus and method capable of reading digital signals and luminance signals stored in a frame memory by using a personal computer in a video signal simulation system, and storing digital signal processing data in the frame memory. Is in.
본 발명의 또 다른 목적은 디지탈 영상 신호 처리시 수신되는 영상신호를 디지탈 변환하여 프레임 메모리에 저장하고 퍼스널 컴퓨터에서 이를 리드하여 디지탈 신호 처리 동작을 수행한 후 다시 프레임 메모리에 저장하며, 디지탈 신호 처리된 데이타를 복합 영상 신호로 재생하여 디지탈 신호 처리된 영상신호를 검증할 수 있는 영상신호 시뮬레이션 장치 및 방법을 제공함에 있다.It is still another object of the present invention to digitally convert an image signal received during digital image signal processing to a frame memory, read it out from a personal computer, perform a digital signal processing operation, and then store the image signal again in the frame memory. The present invention provides a video signal simulation apparatus and method capable of reproducing data as a composite video signal and verifying a digital signal processed video signal.
이하 본 발명을 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
제1도는 본 발명에 따른 영상신호 시뮬레이션 시스템의 블럭 구성도로서, 아날로그 복합 영상신호를 수신하여 디지탈 복합 영상신호로 변환된 제1데이타(AD1)를 발생하는 동시에 복합 영상신호로부터 색차신호 분리를 위한 서브캐리어 주파수를 검출하여 디지탈 변환한 제2데이타(AD2)를 발생하는 A/D변환부(10)와, 상기 A/D변환부(10)의 제1데이타(AD1)를 색신호 대역으로 여파한 후, 상기 제1데이타(AD1)와 여파 데이타를 감산하여 휘도 데이타(Y)를 발생하는 동시에 상기 여파 데이타와 상기 제2데이타(AD2)를 승산하여 색차데이타(R-Y, B-Y)를 발생하는 Y/C분리부(20)와, 상기 Y/C분리부(20)의 출력을 수신하여 동작 모드(WR, RD)신호에 의해 지정 어드레스 위치로 상기 휘도 및 색차 데이타(Y, R-Y, B-Y)를 저장하거나 출력하는 프레임 메모리(30)와, 시뮬레이션 시스템의 전반적인 동작을 제어하며, 수신 영상 데이타를 디지탈 신호 처리하고 처리된 영상데이타를 출력하는 퍼스널 컴퓨터(50)와, 상기 퍼스널 컴퓨터(50)의 제어하에 제1-제4모드신호(AD, DA, UL, DL)를 발생하며, 제3 또는 제4모드(UL, DL)시 상기 퍼스널 컴퓨터(50)와 프레임 메모리(30)간에 DMA통로를 형성하여 상기 퍼스널 컴퓨터(50)가 프레임 메모리(30)를 제어하여 프레임 메모리(30)의 내용을 업 로딩하거나 다운 로딩하도록 제어하는 PC인터페이스부(60)와, 상기 PC인터페이스부(60)의 제1-제4모드 신호에 의해 제어되어 제1-제2모드(AD, DA)시 상기 A/D변환부(10)의 동기신호(Hsync, vsync)에 동기되어 상기 프레임 메모리(30)에 동작 모드신호(RD, WR) 및 어드레스를 발생하며, 제3-제4모드(UL, DL)시 상기 PC인터페이스부(60)를 출력하는 어드레스 및 동작 모드신호를 프레임 메모리(30)로 공급하는 메모리 제어부(70)와, 상기 제2모드(DA)시 상기 프레임 메모리(30)를 출력하는 영상데이타를 아날로그 신호로 변환하여 복합 영상 신호로 재생하는 D/A변환부(40)로 구성된다.FIG. 1 is a block diagram of a video signal simulation system according to the present invention, which generates a first data AD1 converted to a digital composite video signal by receiving an analog composite video signal and separates the color difference signal from the composite video signal. A / D converter 10 for detecting the subcarrier frequency and generating digitally converted second data AD2 and filtering the first data AD1 of the A / D converter 10 into the color signal band Then, the first data AD1 and the filter data are subtracted to generate luminance data Y, and the filter data is multiplied by the second data AD2 to generate color difference data RY and BY. Receives the output of the C separator 20 and the Y / C separator 20, and stores the luminance and color difference data (Y, RY, BY) at a designated address position by the operation mode (WR, RD) signals. Frame memory 30 for outputting or outputting the first half of the simulation system A personal computer 50 which controls the general operation, digitally processes the received image data, and outputs the processed image data, and the first to fourth mode signals AD, DA, and UL under the control of the personal computer 50; , DL), and in the third or fourth mode (UL, DL), a DMA path is formed between the personal computer 50 and the frame memory 30 so that the personal computer 50 can access the frame memory 30. Control by the PC interface unit 60 to control the upload or download of the contents of the frame memory 30 and the first to fourth mode signals of the PC interface unit 60 to control the first to second mode. In the modes AD and DA, operation mode signals RD and WR and addresses are generated in the frame memory 30 in synchronization with the synchronization signals Hsync and vsync of the A / D converter 10. In the fourth mode (UL, DL), an address and an operation mode signal for outputting the PC interface unit 60 are transmitted to the frame memory 30. A memory controller 70 and a D / A converter 40 for converting image data output from the frame memory 30 into an analog signal and reproducing the composite image signal in the second mode DA. .
상술한 구성에서 A/D변환부(10), Y/C분리부(20), 프레임 메몰(30) 및 D/A변환부(40)는 비디오 보드가 된다. 먼저 비디오 보드의 동작을 살펴보면, 복합 영상신호가 수신되면 A/D변환부(10)는 아날로그 복합영상 신호를 4fsc(14.32MHz)로 샘플링하여 8비트의 디지탈 복합 영상 데이타인 제1데이타(AD1)를 발생한다. 또한 상기 아날로그 복합 영상신호로부터 fsc(3.58MHz)의 정현파를 검출하여 이를 6비트의 디지탈데이타(AD2)로 변환하는데, Y/C분리부(20)에서 상기 제1데이타(AD2)로부터 색차데이타(B-Y, R-Y)를 분리하는데에 이용하게 된다. 따라서 Y/C분리부(20)는 상기 A/D변환부(10)의 제1 및 제2데이타(AD1, AD2)를 이용하여 휘도데이타(Y) 및 색차데이타(R-Y, B-Y)를 발생하게 된다.In the above-described configuration, the A / D converter 10, the Y / C separator 20, the frame mold 30, and the D / A converter 40 become a video board. Referring to the operation of the video board first, when a composite video signal is received, the A / D converter 10 samples the analog composite video signal at 4 fsc (14.32 MHz) to output the first data AD1, which is 8-bit digital composite image data. Occurs. In addition, the sine wave of fsc (3.58MHz) is detected from the analog composite video signal and converted into 6-bit digital data AD2. In the Y / C separation unit 20, the chrominance data (from the first data AD2) is used. BY, RY) is used to separate. Therefore, the Y / C separator 20 generates luminance data Y and color difference data RY and BY using the first and second data AD1 and AD2 of the A / D converter 10. do.
여기서 제1모드(AD)의 동작을 살펴보면, 퍼스널 컴퓨터(50)의 제어에 의해 PC인터페이스부(60)은 상기 메모리 제어부(70)로 제1모드(AD)신호를 발생한다. 그러면 메모리 제어부(70)는 상기 A/D변환부(10)의 수평 및 수직동기신호(Hsync, vsync)와 2fsc신호에 동기된 어드레스 및 라이트 모드신호를 발생한다. 따라서 Y/C분리부(20)를 출력하는 휘도 및 색차데이타(Y, R-Y, B-Y)는 프레임 메모리(30)의 해당 데이타 영역으로 저장된다. 따라서 프레임메모리(30)에는 1프레임의 디지탈 영상데이타가 저장된다.Here, referring to the operation of the first mode AD, the PC interface unit 60 generates the first mode AD signal to the memory controller 70 under the control of the personal computer 50. Then, the memory controller 70 generates an address and a write mode signal synchronized with the horizontal and vertical synchronization signals Hsync and vsync of the A / D converter 10 and the 2fsc signal. Therefore, the luminance and color difference data (Y, R-Y, B-Y) outputting the Y / C separator 20 are stored in the corresponding data area of the frame memory 30. Therefore, the digital memory data of one frame is stored in the frame memory 30.
이후 제2모드(DA)의 동작을 살펴보면, 퍼스널 컴퓨터(50)의 제어하에 PC인터페이스부(60)는 상기 메모리 제어부(70)로 제2모드(DA)신호를 발생한다. 그러면 메모리 제어부(70)는 제1모드(AD)시와 마찬가지로 A/D변환부(10)의 수직 및 수평동기신호(Vsync, Hsync) 및 2fsc신호에 동기된 어드레스 및 리드 모드신호를 발생한다. 따라서 프레임 메모리(30)에 저장된 1프레임의 디지탈 영상데이타는 D/A변환부(40)로 인가되며, D/A변환부(40)는 상기 디지탈 영상 데이타(Y, R-Y, B-Y)를 각각 아날로그 신호로 변환한 후 복합 영상신호로 재생하여 모니터 또는 비디오 프린터로 출력한다.Next, referring to the operation of the second mode DA, the PC interface unit 60 generates the second mode DA signal to the memory controller 70 under the control of the personal computer 50. Then, the memory controller 70 generates address and read mode signals synchronized with the vertical and horizontal synchronization signals Vsync and Hsync and the 2fsc signal of the A / D converter 10 as in the first mode AD. Therefore, the digital image data of one frame stored in the frame memory 30 is applied to the D / A converter 40, and the D / A converter 40 analogizes the digital image data (Y, RY, BY), respectively. After converting to a signal, it is reproduced as a composite video signal and output to a monitor or a video printer.
제3모드(UL ; Up Loading) 및 제4모드(DL ; Down Loading)시에는 퍼스널컴퓨터(50)는 상기 프레임 메모리(30)를 억세스하기 위한 어드레스 및 동작 모드신호(IOR, IOW)신호를 발생한다. 또한 PC인터페이스부(60)는 상기 퍼스널 컴퓨터(50)의 제어하에 프레임 메모리(30)와 퍼스널컴퓨터(50)간에 데이타 통로를 형성하는데, 제3모드(UL)시에는 프레임 메모리(30)의 출력데이타를 퍼스널 컴퓨터(50)로 연결하며, 제4모드(DC)시에는 퍼스널컴퓨터(50)의 데이타를 프레임 메모리(30)측으로 연결한다. 따라서 퍼스널컴퓨터(50)에서는 제3모드(UL)시 프레임 메모리(30)의 내용을 리드하여 디지탈 신호 처리과정을 수행할 수 있으며, 제4모드(DL)시에는 디지탈 신호 처리된 데이타를 프레임 메모리(30)에 저장할 수 있게 되는 것이다.In the third mode (UL; Up Loading) and the fourth mode (DL; Down Loading), the personal computer 50 generates address and operation mode signals IOR and IOW signals for accessing the frame memory 30. do. The PC interface unit 60 also forms a data path between the frame memory 30 and the personal computer 50 under the control of the personal computer 50. In the third mode (UL), the output of the frame memory 30 is output. The data is connected to the personal computer 50, and the data of the personal computer 50 is connected to the frame memory 30 side in the fourth mode (DC). Accordingly, the personal computer 50 may read the contents of the frame memory 30 in the third mode UL to perform a digital signal processing process, and in the fourth mode DL, the digital signal processed data may be stored in the frame memory. It will be possible to store in (30).
따라서 상기 내용을 종합해보면, 제1모드(AD)를 수행하여 1프레임의 영상데이타를 프레임 메모리(30)에 저장한 후 제2모드(DA)를 수행하여 복합영상신호로 재생하면 입력 영상신호와 동일한 영상신호가 출력된다. 제1모드(AD)수행후 제3모드(UL)를 수행하여 프레임 메모리(30)의 영상데이타를 압축 등의 디지탈 신호 처리과정을 수행하고, 이후 제4모드(DL)를 수행하여 디지탈 신호 처리된 영상 데이타를 다시 프레임 메모리(30)에 저장한 후 제2모드(DA)를 수행하면 디지탈 신호 처리된 영상데이타가 출력된다.Therefore, in summary, when the first mode AD is stored to store the image data of one frame in the frame memory 30 and the second mode DA is reproduced as the composite video signal, The same video signal is output. After performing the first mode AD, the third mode UL is performed to perform digital signal processing such as compression of the image data of the frame memory 30, and then the fourth mode DL is performed to process the digital signal. After the stored image data is stored in the frame memory 30 again and the second mode DA is performed, the digital signal processed image data is output.
상술한 본 발명의 영상 데이타 시뮬레이션 과정을 구체적으로 살펴본다.The above-described image data simulation process of the present invention will be described in detail.
제2도는 제1도중 A/D변환부(10)의 구성도로서, 수신되는 아날로그 복합 영상 신호를 4fsc(14.32MHz)로 샘플링하여 8비트의 디지탈 복합 영상데이타(AD)를 발생하는 동시에 상기 복합 영상 데이타(AD1)의 색차 분리를 위한 6비트의 디지탈 fsc데이타(AD2)를 발생하는 구성을 나타내고 있다.FIG. 2 is a block diagram of the A / D converter 10 of FIG. 1, which generates 8-bit digital composite image data (AD) by sampling the received analog composite image signal at 4 fsc (14.32 MHz). The configuration for generating 6-bit digital fsc data AD2 for color difference separation of the image data AD1 is shown.
제3도는 제1도중 Y/C분리부(20)의 구성도로서, 상기 복합 영상데이타(AD1)과 fsc데이타(AD2)를 이용하여 휘도데이타(Y) 및 색차데이타(R-Y, B-Y)를 분리하는 동시에 색차데이타(R-Y, B-Y)의 샘플링레이트를 변환하여 정보량을 휘도 데이타(Y)에 비해 각각 1/2로 감축시키는 구성을 나타내고 있으며, 제8도는 이에 따른 색차 신호의 스펙트럼을 나타내고 있다.3 is a block diagram of the Y / C separation unit 20 of FIG. 1, and separates luminance data Y and color difference data RY and BY using the composite image data AD1 and fsc data AD2. At the same time, the sampling rate of the color difference data RY and BY is converted to reduce the amount of information by 1/2 compared to the luminance data Y. FIG. 8 shows the spectrum of the color difference signal.
제4도는 제1도중 프레임 메모리(30)의 맵 구성도로서, 정지화상의 1화면을 저장할 수 있는 크기를 갖아야 하며, 이때 휘도신호(Y)는 4fsc로 샘플링되고 색차신호(R-Y, B-Y)는 2fsc로 샘플링되므로, 저장 용량은 2배의 휘도데이타(Y)영역이 되면 된다.4 is a map configuration diagram of the frame memory 30 among the first diagrams, and should have a size capable of storing one screen of a still image, wherein the luminance signal Y is sampled at 4 fsc and the color difference signals RY and BY. Is sampled at 2 fsc, so the storage capacity should be twice the luminance data (Y) region.
제5도는 제1도중 D/A변환부(40)의 구성도로서, 상기 프레임 메모리(30)를 출력하는 휘도 및 색차데이타(Y, R-Y, B-Y)를 각각 아날로그 신호로 변환한 후 버스트 플래그펄스, 클램프펄스 복합 동기신호 및 복합 블랭크 신호를 이용하여 복합 영상 신호로 재생하는 구성을 나타내고 있다.5 is a configuration diagram of the D / A converter 40 in FIG. 1, and converts the luminance and color difference data (Y, RY, BY) outputting the frame memory 30 into analog signals, respectively, and then bursts flag pulses. And a configuration of reproduction of a composite video signal using a clamp pulse composite synchronization signal and a composite blank signal.
제6도는 제1도중 PC인터페이스부(60)의 구성도로서, 퍼스널 컴퓨터(50)의 제어하에 제1-제4모드 신호(AD, DA, UL, DL)를 발생하며, 제3-제4모드신호(UL, DL)발생시 버스를 제어하여 프레임 메모리(30)와 퍼스널 컴퓨터(50)간에 DMA(Direct Memory Access)통로를 형성하는 구성을 나타내고 있다.FIG. 6 is a diagram illustrating the configuration of the PC interface unit 60 in FIG. 1, and generates first-fourth mode signals AD, DA, UL, and DL under the control of the personal computer 50, and FIG. The configuration in which a bus is controlled when the mode signals UL and DL are generated to form a direct memory access (DMA) path between the frame memory 30 and the personal computer 50 is shown.
제7도는 제1도중 메모리 제어부(70)의 구성도로서, 상기 PC인터페이스부(60)로부터 제1-제2모드신호(AD, DA)발생시 상기 A/D변환부(10)의 출력에 동기된 어드레스 및 리드/라이트 신호를 발생하여 상기 프레임 메모리(30)로 선택 출력하며, 제3-제4모드신호(UL, DL)발생시에는 퍼스널 컴퓨터(50)로부터 출력되는 어드레스 및 리드/라이트 신호를 상기 프레임 메모리(30)로 선택 출력하는 구성을 나타내고 있다.FIG. 7 is a diagram illustrating the configuration of the memory controller 70 in FIG. 1 and synchronizes the output of the A / D converter 10 when the first to second mode signals AD and DA are generated from the PC interface 60. Generate the selected address and read / write signal to the frame memory 30, and output the address and read / write signal output from the personal computer 50 when the third-fourth mode signals UL and DL are generated. The configuration for selectively outputting to the frame memory 30 is shown.
제8도는 색차신호의 주파수 스펙트럼을 도시하고 있다.8 shows the frequency spectrum of the color difference signal.
상술한 구성에 의거 본 발명을 제2, 3, 4, 5, 6, 7, 8도를 참조하여 상세히 설명한다.Based on the above-described configuration, the present invention will be described in detail with reference to the second, third, fourth, fifth, sixth, seventh and eighth degrees.
먼저 비디오 보드의 동작 과정을 살펴본다.First, let's look at the operation of the video board.
외부에서 입력되는 아날로그의 복합 영상 신호는 시간의 흐름에 따라 페디스탈 레벨(pedistal level)이 일정치 않을 수가 있으므로, 클램프회로(11)를 통해 각 수평 주사 기간마다 페디스탈 레벨을 일정하게 함으로서 원신호의 왜곡을 방지한다. 상기 클램프(Clamp)된 신호는 A/D변환기(12)로 인가되어 4fsc(14.32MHz)로 샘플링되어 8비트의 디지탈 복합 영상 데이타(AD1)로 변환된다. 또한 복합 영상신호는 크로마 처리기(chrama processor)(13)로 입력되어 수정 발진에 의해 발생되는 서브 캐리어(subcarrier)인 fsc 주파수(3.58MHz)에 로킹되는 fsc정현파 신호를 발생된다. 그러면 A/D변환기(14)는 상기 fsc정현파 신호를 6비트의 fsc디지탈 데이타(AD2)로 변환하는데, 이 fsc데이타(AD2)는 Y/C분리부(20)에서 색차신호를 얻는데 사용하게 된다. 또한 상기 3.58MHz의 fsc정현파는 PLL(phase locked loop)(15)로 인가되어 14.32MHz의 4fsc주파수와 위상 비교되어 시스템의 동작 클럭 및 A/D변환시의 샘플링 클럭인 4fsc를 발생한다. 그리고 프레임 메모리(30)의 리드 및 라이트 타이밍을 제어하기 위하여 크로마 처리기(B)에서는 수평 수직 동기신호(Hsync, vsync) 및 2fsc신호를 발생시킨다.Since the analog composite video signal input from the outside may not have a constant pedestal level as time passes, the original signal is made constant by adjusting the pedestal level for each horizontal scanning period through the clamp circuit 11. To prevent distortion. The clamped signal is applied to the A / D converter 12, sampled at 4 fsc (14.32 MHz), and converted into 8-bit digital composite image data AD1. In addition, the composite image signal is input to a chroma processor 13 to generate an fsc sine wave signal locked at an fsc frequency (3.58 MHz), which is a subcarrier generated by crystal oscillation. The A / D converter 14 then converts the fsc sine wave signal into 6-bit fsc digital data AD2, which is used to obtain the color difference signal from the Y / C separator 20. . In addition, the 3.58 MHz fsc sine wave is applied to a phase locked loop (PLL) 15 to be compared in phase with a 4 fsc frequency of 14.32 MHz to generate a system clock and 4 fsc, which is a sampling clock during A / D conversion. In order to control the read and write timing of the frame memory 30, the chroma processor B generates horizontal and vertical synchronization signals Hsync and vsync and 2fsc signals.
상기 A/D변환부(10)를 출력하는 디지탈 복합 영상 데이타(AD1) 및 fse 데이타(AD2)는 Y/C분리부(20)로 입력되어 휘도데이타(Y)와 색차데이타(R-Y, B-Y)로 분리되는데, 이는 제3도와 같은 구성으로 수행된다. 먼저 상기 디지탈 복합 영상 데이타(AD1)는 밴드 패스필터(21)로 인가되어 색신호(C)대역만 통과되는데, 이때 밴드 패스필터(21)는 중심주파수가 3.58MHz이고 대역폭이 3MHz가 된다. 따라서 상기 밴드패스필터(21)의 통과대역은 2.08MHz-5.08MHz이므로 색신호(C)대역이 되며, 감산기(22)를 통해 상기 디지탈 복합 영상데이타(AD1)에서 밴드패스필터(21)의 출력을 감산하면 휘도데이타(Y)가 발생되는 것이다. 즉, 감산기(22)는 디지탈 복합 영상 데이타(AD1)에서 색신호(C)를 감산하여 휘도데이타(Y)를 분리하며, 여기에 사용되는 시스템 클럭을 4fsc이며 휘도데이타(Y)도 4fsc로 샘플링된 신호가 된다.The digital composite image data AD1 and fse data AD2 outputting the A / D converter 10 are input to the Y / C separator 20 so that luminance data Y and chrominance data RY and BY are output. Which is performed in the same configuration as in FIG. First, the digital composite image data AD1 is applied to the band pass filter 21 to pass only the color signal C band. In this case, the band pass filter 21 has a center frequency of 3.58 MHz and a bandwidth of 3 MHz. Therefore, since the pass band of the band pass filter 21 is 2.08 MHz to 5.08 MHz, the band pass filter 21 becomes a color signal (C) band, and the output of the band pass filter 21 is output from the digital composite image data AD1 through the subtractor 22. When subtracted, luminance data Y is generated. That is, the subtractor 22 subtracts the color signal C from the digital composite image data AD1 to separate the luminance data Y. The system clock used here is 4fsc and the luminance data Y is also sampled at 4fsc. It becomes a signal.
이후 색신호(C)로부터 색차신호(R-Y, B-Y)를 분리하는데, 이는 상기 밴드패스필터(21)을 출력하는 색신호(C)와 밴드패스필터(23)를 출력하는 fsc데이타(offset nulling fsc)와의 승산으로 구할 수 있다. 이때 영상신호 Z는 하기 (1)식과 같이 표현된다.Thereafter, the color difference signals RY and BY are separated from the color signals C. The color difference signals C and the fsc data outputting the band pass filter 23 and the offset nulling fsc are output. Can be found by multiplication. At this time, the video signal Z is expressed by the following Equation (1).
따라서 상기 (1)식에서 나타나듯이 색차신호(R-Y, B-Y)에는 동이한 주파수로 갖으며 90°의 위상차를 갖게 됨을 알 수 있다. 따라서 fsc신호를 지연하여 90°위상이 늦어지게 한 후, 색신호(C)와 fsc신호를 승산하면 색차신호(R-Y, B-Y)를 구할 수 있다.Therefore, as shown in Equation (1), it can be seen that the color difference signals R-Y and B-Y have the same frequency and have a phase difference of 90 °. Therefore, after delaying the fsc signal to slow the 90 ° phase, the color difference signals R-Y and B-Y can be obtained by multiplying the color signal C by the fsc signal.
먼저 B-Y신호를 분리하는 과정을 살펴본다. 밴드 패스 필터(21)를 출력하는 색신호(C)는 하기 (2)식과 같고, 밴드 패스 필터(23)를 출력이 지연기(26)를 통해 90°지연되어 출력되는 fsc신호는 하기 (3)식과 같다.First, the process of separating the B-Y signal will be described. The color signal C outputting the band pass filter 21 is represented by the following Equation (2), and the fsc signal outputted from the band pass filter 23 by being delayed by 90 ° through the retarder 26 is represented by Eq. Same as the equation.
따라서 승산기(27)를 통하면 상기 (2)식과 (3)식이 승산되어 하기Therefore, through the multiplier 27, equations (2) and (3) are multiplied.
따라서 상기 (5)식과 같은 승산기(24)의 출력은 DC성분인와 고주파 성분인로 이루어지는데, 상기와 같이 차단주파수가 1.75MHz인 로우 패스필터(25)를 통과시키면 색차신호 R-Y데이타를 분리시킬 수 있다.Therefore, the output of the multiplier 24 as shown in equation (5) is a DC component And high frequency components As described above, when the low pass filter 25 having a cutoff frequency of 1.75 MHz is passed, the color difference signal RY data can be separated.
또한 상기 과정을 수행하게 되면, 색차신호(R-Y, B-Y)는 다운 샘플링(down sampling)이 이루어진다. 이는 색차신호의 나이키스트(fN : Nyquist frequency)는 1.5MHz정도이고 샘플링 주파수는 14.32MHz이므로, 색차신호를 나타내는데 불필요한 데이타가 많이 포함된다. 따라서 샘플링 레이트를 변화시켜 색차신호의 정보량을 감축시킬 수 있는데, 여기서는 14.32MHz의 샘플링 주파수를 7.15MHz로 변환시킨다. 먼저제8도(a)와 같이 4fsc로 샘플링된 색차신호에는 불필요한 성분이 많이 포함되어 있으므로, 제8도(b)와 같이 차단주파수가 π/2(3.58MHz)인 로우패스 필터를 통과시키면, (4)식으로 출력된다.In addition, when the above process is performed, down sampling is performed on the color difference signals R-Y and B-Y. Since the Nyquist frequency (fN) of the color difference signal is about 1.5 MHz and the sampling frequency is 14.32 MHz, a large amount of unnecessary data is included to represent the color difference signal. Therefore, the information rate of the color difference signal can be reduced by changing the sampling rate. Here, the sampling frequency of 14.32 MHz is converted to 7.15 MHz. First, since the color difference signal sampled at 4 fsc as shown in FIG. 8 (a) contains many unnecessary components, passing through the low pass filter having a cutoff frequency of π / 2 (3.58 MHz) as shown in FIG. It is output as in (4).
이때 상기 (4)식과 같이 출력되는 승산기(27)의 출력은 DC성분인와 고주파 성분인로 이루어진다. 이때 색신호(C)의 대역폭은 중심주파수인 3.58MHz(fsc)에서1.5MHz를 벗어나지 않기 때문에 차단 주파수가인 로우패스필터(28)를 통과시키면, 상기 승산기(27)의 출력으로부터 B-Y데이타를 구할 수 있다.At this time, the output of the multiplier 27 output as shown in the above (4) is a DC component And high frequency components Is made of. At this time, since the bandwidth of the color signal C does not deviate from 1.5 MHz from the center frequency of 3.58 MHz (fsc), the cutoff frequency is By passing through the low pass filter 28, BY data can be obtained from the output of the multiplier 27.
두번째로 색신호(C)와 fsc신호(S1)를 승산하여 R-Y데이타를 구하는 과정을 살펴본다. 이때 상기 fsc신호는 S2(t)=COS2πfct로 표현할 수 있으므로, 승산기(24)의 출력은 하기 (5)식과 같이 된다.Second, a process of obtaining RY data by multiplying the color signal C and the fsc signal S 1 is described. At this time, since the fsc signal can be expressed as S2 (t) = COS2πfct, the output of the multiplier 24 is expressed by Equation 5 below.
색차신호는 제8도(c)와 같이 색차신호대역만 추출할 수 있게 되어 다운 샘플링에 의해 발생될 수 있는 앨리어싱(aliasing) 현상을 방지할 수 있다. 이후 4fsc의 시스템 클럭을 2분주하여 4fsc로 샘플링된 색차신호를 래치하면 제8도(d)와 같은 2fsc로 샘플링된 색차신호를 구할 수 있다. 따라서 상기 휘도 및 색차신호(Y, R-Y, B-Y)의 정보량은 4 : 2 : 2의 비를 갖게 되며, 이로 인해 프레임 메모리(30)의 맵 구성도 이에 따라 설정한다.As shown in FIG. 8C, the color difference signal can extract only the color difference signal band, thereby preventing an aliasing phenomenon that may be generated by down sampling. Subsequently, by dividing the system clock of 4fsc in two and latching the color difference signal sampled at 4fsc, the color difference signal sampled at 2fsc as shown in FIG. Accordingly, the information amount of the luminance and color difference signals Y, R-Y, and B-Y has a ratio of 4: 2: 2, and thus the map structure of the frame memory 30 is set accordingly.
상기 프레임 메모리(30)는 1화면(frame)의 정지화상을 저장할 수 있는 메모리로서, 휘도 및 색차신호를 저장하는 영역이 별도로 설정되어 제4도와 같이 구성된다.The frame memory 30 is a memory capable of storing still images of one frame. The frame memory 30 is configured as shown in FIG.
이때 1프레임의 정지화상데이타는 1수평라인당의 픽셀수×수평라인수×픽셀데이타 비트수가 된다. 따라서 4fsc로 샘플링하는 경우에는 3.822M bit(910×525×8비트)의 데이타 양을 갖는다. 이때 4fsc로 샘플링되는 각각의 휘도 및 색차신호 영역에서 수평 및 수직 귀선시간(retrace time)을 제외한 실제 데이타가 존재하는 활성영역은 2.7648M bit(720×480×8비트)가 되므로, 프레임 메모리(30)는 적어도 345.6K byte의 메모리가 필요하게 된다. 여기서 휘도신호(Y)는 4fsc로 샘플링되고, 색차신호(R-Y, B-Y)는 2fsc로 샘플링되므로, 1프레임의 정지화상을 저장하는데 필요한 메모리 양은 345.6K byte+172.8K byte×2=691.2K byte가 되어 약 5.6M bit의 메모리가 필요하다. 이때 상기 프레임 메모리(30)에 입력되는 색차신호 및 휘도신호는 복합 영상신호의 수직동기신호(Vsync) 및 수평동기신호(Hsync)에 동기되어 저장되고, 리드시에는 비동기적으로 수행된다. 상기 프레임 메모리(30)의 어드레스 및 리드/라이트 제어신호는 메모리 제어부(70) 또는 퍼스널 컴퓨터(50)에서 발생하는데, 메모리 제어부(70)는 상기 퍼스널 컴퓨터(50)의 제어하에 A/D 변환데이타를 프레임 메모리(30)에 저장하거나 프레임 메모리(30)에 저장하고 있는 데이타를 D/A 변환하는 경우에 어드레스 및 리드/라이트신호를 발생하게 되며, 상기 프레임 메모리(30)의 저장데이타를 압축 시뮬레이션 하기 위해 업로드하거나 시뮬레이션 처리된 데이타를 프레임 메모리(30)에 다운로딩하는 경우에는 퍼스널 컴퓨터(50)에서 프레임 메모리(30)의 어드레스 및 리드/라이트신호를 발생한다.At this time, the still picture data of one frame is the number of pixels per horizontal line x the number of horizontal lines x the number of pixel data bits. Therefore, when sampling at 4 fsc, it has a data amount of 3.822 M bits (910 × 525 × 8 bits). In this case, the active region in which the actual data exists except the horizontal and vertical retrace time in each luminance and color difference signal region sampled at 4 fsc becomes 2.7648 M bits (720 × 480 × 8 bits). ) Requires at least 345.6K bytes of memory. Since the luminance signal Y is sampled at 4 fsc and the color difference signals RY and BY are sampled at 2 fsc, the amount of memory required to store a still image of one frame is 345.6 K bytes + 172.8 K bytes x 2 = 691.2 K bytes. It requires about 5.6M bits of memory. At this time, the color difference signal and the luminance signal input to the frame memory 30 are stored in synchronization with the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync of the composite video signal, and are performed asynchronously during reading. The address and read / write control signals of the frame memory 30 are generated in the memory control unit 70 or the personal computer 50, and the memory control unit 70 controls the A / D conversion data under the control of the personal computer 50. Is stored in the frame memory 30 or D / A-converted data stored in the frame memory 30 generates an address and a read / write signal, and compresses and simulates the stored data of the frame memory 30. In order to download the data uploaded or simulated to the frame memory 30, the personal computer 50 generates an address and a read / write signal of the frame memory 30.
상기 프레임 메모리(30)를 출력하는 휘도 및 색차신호(Y, R-Y, B-Y)는 각각 D/A 변환기(41, 42, 43)를 통해 각각 아날로그 신호로 변환된다. 이때 D/A 변환 클럭으로는 4fsc를 사용하게 되므로, 4fsc로 샘플링된 휘도신호(Y)는 1픽셀 데이타가 1번의 D/A 변환을 수행하게 되지만, 2fsc로 샘플링된 색차신호(R-Y, B-Y)는 1픽셀 데이타가 2번의 D/A 변환을 수행하게 된다. 상기 D/A 변환기(41, 42, 43)의 아날로그 휘도 및 색차신호(Y, R-Y, B-Y)를 입력하는 비디오 엔코더(45)는 동기신호 발생부(44)에서 발생하는 4fsc의 버스트 신호(burst signal), 수평 주파수(fH : 15.75KHz)의 버스트 플래그신호(burst flag pulse), 클램프 펄스(clamp pulse), 복합 동기신호(composite sync) 및 복합 블랭크 펄스(composite blank pulse)를 수신하여 복합 영상신호를 발생한다. 이때의 복합 영상신호는 상기 A/D 변환부(10)의 출력이 될 수도 있고, 퍼스널 컴퓨더(50)에서 시뮬레이션한 디지탈 신호처리의 복합 영상신호일 수도 있다.The luminance and color difference signals Y, R-Y, and B-Y outputting the frame memory 30 are converted into analog signals through the D / A converters 41, 42, and 43, respectively. In this case, since 4fsc is used as the D / A conversion clock, the luminance signal Y sampled at 4fsc performs one D / A conversion of one pixel data, but the color difference signals RY and BY sampled at 2fsc. 1 pixel data performs two D / A conversions. The video encoder 45 for inputting the analog luminance and color difference signals (Y, RY, BY) of the D / A converters 41, 42, and 43 is a burst signal of 4 fsc generated by the synchronization signal generator 44. signal, a burst flag pulse of horizontal frequency (fH: 15.75KHz), a clamp pulse, a composite sync signal, and a composite blank pulse to receive a composite video signal. Occurs. In this case, the composite video signal may be an output of the A / D converter 10 or may be a composite video signal of digital signal processing simulated by the personal computer 50.
상기와 같이 동작되는 비디오 보드를 이용하여 영상신호를 시뮬레이션 하는 과정을 살펴본다.The process of simulating an image signal using a video board operated as described above will be described.
상기 퍼스널 컴퓨터(50)는 PC 인터페이스부(60)를 통해 상기 비디오 보드의 동작모드를 결정하는 동시에 제3모드(UL) 또는 제4모드(DL)시에는 상기 프레임 메모리(30)와 퍼스널 컴퓨터(50)의 메모리간에 DMA방식에 의한 고속데이타 전송통로는 형성한다.The personal computer 50 determines the operation mode of the video board through the PC interface unit 60 and at the same time in the third mode (UL) or the fourth mode (DL), the frame memory 30 and the personal computer ( A high-speed data transmission path by the DMA system is formed between the memories of 50).
상기 퍼스널 컴퓨터(50)에서 비디오 보드의 동작을 제어하기 위한 모드는 4가지가 있는데, 제1모드(AD)는 A/D 변환부(10) 및 Y/C 분리부(20)를 통해 발생되는 1화면의 휘도 및 색차신호를 프레임 메모리(30)에 저장하는 모드이고, 제2모드(DA)는 프레임 메모리(30)에 저장하고 있는 1화면의 휘도 및 색차신호를 리드하여 D/A 변환되는 모드이며, 제3모드(UL)는 퍼스널 컴퓨터(50)에서 상기 프레임 메모리(30)의 저장데이타를 업로드하여 리드한 후 내부메모리에 저장하여 시뮬레이션 할 수 있는 모드이고, 제4모드(DL)는 시뮬레이션한 데이타를 프레임 메모리(30)로 로드하여 저장할 수 있는 모드이다.There are four modes for controlling the operation of the video board in the personal computer 50. The first mode AD is generated through the A / D converter 10 and the Y / C separator 20. In this mode, the luminance and color difference signals of one screen are stored in the frame memory 30, and the second mode DA reads the luminance and color difference signals of one screen stored in the frame memory 30 and is D / A converted. The third mode (UL) is a mode in which the personal computer 50 uploads and reads the storage data of the frame memory 30, stores the data in the internal memory, and simulates the fourth mode DL. In this mode, the simulated data can be loaded into the frame memory 30 and stored.
상기와 같은 비디오 보드의 동작모드를 결정하기 위하여 퍼스널 컴퓨터(50)는 비디오 보드의 I/O 어드레스를 발생시키며, 원하는 명령코드를 데이타 버스의 하위 8비트에 싣는다. 그러면 어드레스 디코더(81)는 상기 어드레스를 디코딩하여 커맨드 레지스터(62)를 인에이블시키며, 이로 인해 커맨드 레지스터(62)는 퍼스널 컴퓨터(50)에서 발생하는 라이트신호(IOW)에 의해 데이타 버스상의 명령코드를 래치시킨다. 즉, 상기 명령코드에 의해 커맨드 레지스터(62)는 제1-제4모드에 해당하는 비트가 세트되어 비디오 보드를 제어하기 위한 동작모드 신호를 래치하게 되는 것이다In order to determine the operation mode of the video board as described above, the personal computer 50 generates the I / O address of the video board, and puts the desired command code on the lower 8 bits of the data bus. The address decoder 81 then decodes the address to enable the command register 62, which causes the command register 62 to generate a command code on the data bus by a write signal IOW generated by the personal computer 50. Latch. That is, by the command code, the bit corresponding to the first to fourth modes is set in the command register 62 to latch the operation mode signal for controlling the video board.
먼저 제1모드(AD)신호 발생시의 동작 과정을 살펴본다.First, an operation process of generating the first mode AD will be described.
그러면 커맨드 레지스터(62)는 상기한 바와 같이 제1모드신호(AD)를 발생하며, 이로 인해 메모리 제어부(70)의 제어신호 발생부(71)는 A/D 변환부(10)에서 출력하는 수평 및 수직 동기신호(Hsync, Vsync) 및 2fsc 신호에 동기된 어드레스를 발생하는 동시에 프레임 메모리(30)는 억세스하기 위한 라이트신호(MW)를 발생한다. 그러면 제1모드신호(AD)에 의해 멀티플렉서(72)는 제어신호 발생부(71)의 출력을 프레임 메모리(30)의 어드레스 신호로 인가하고, 멀티플렉서(74)는 제어신호 발생부(71)의 라이트신호를 프레임 메모리(30)로 인가한다. 따라서 프레임 메모리(30)는 Y/C 분리부(20)를 출력하는 복합 영상신호의 A/D 변환데이타를 해당 영역에 프레임 단위로 저장하는 동작을 수행하게 되는 것이다.Then, the command register 62 generates the first mode signal AD as described above, which causes the control signal generator 71 of the memory controller 70 to output horizontally from the A / D converter 10. And an address synchronized with the vertical synchronization signals Hsync and Vsync and the 2fsc signal, and the frame memory 30 generates a write signal MW for access. Then, the multiplexer 72 applies the output of the control signal generator 71 as an address signal of the frame memory 30 by the first mode signal AD, and the multiplexer 74 receives the output signal of the control signal generator 71. The write signal is applied to the frame memory 30. Therefore, the frame memory 30 stores the A / D conversion data of the composite video signal outputting the Y / C separation unit 20 in the corresponding area in units of frames.
두번째로 제2모드신호(DA) 발생시의 동작 과정을 살펴보면, 커맨드 레지스터(62)는 제2모드신호(DA)를 발생하게 되며, 이로 인해 메모리 제어부(70)는 전술한 바와 같이 A/D 변환부(10)의 동기신호(Hsync, Vsync) 및 2fsc에 동기된 어드레스 신호 및 리드신호(RD) 신호를 발생하게 된다. 따라서 메모리 제어부(50)에서 발생하는 어드레스 및 리드신호가 프레임 메모리(30)로 인가되므로, 프레임 메모리(30)에 저장되어 있는 데이타가 D/A 변환부(40)로 인가되어 복합 영상신호로 재생됨을 알 수 있다.Second, referring to the operation process when the second mode signal DA is generated, the command register 62 generates the second mode signal DA, which causes the memory controller 70 to perform A / D conversion as described above. The unit 10 generates the synchronization signals Hsync and Vsync and an address signal and a read signal RD signal synchronized with 2fsc. Therefore, since the address and read signal generated from the memory controller 50 are applied to the frame memory 30, the data stored in the frame memory 30 is applied to the D / A converter 40 to reproduce the composite video signal. It can be seen that.
세번째 제3모드신호(UL)시의 동작 과정을 살펴본다. 이때 커맨드 레지스터(62)에서 제3모드신호(UL)를 발생하면 DMA 처리부(64) 및 버스처리부(63)가 동작하게 되며, 메모리 제어부(70)는 단순히 퍼스널컴퓨터(50)에서 발생하는 어드레스 및 리드/라이트신호를 연결하는 기능만 수행한다. 즉, 제3모드신호(UL)가 액티브되면, DMA 처리부(64)는 퍼스널 컴퓨터(50)로 DREQ 신호를 발생하며, 퍼스널 컴퓨터(50)는 이에 대한 응답신호로 DACK 신호를 출력한다. 그러면 DMA 처리부(64)는 DREQ 신호를 비활성화시키고, 이에 따라 퍼스널 컴퓨터(50)에서 DACK 신호를 비활성화시키면 TC(Terminal Count) 신호가 활성화될때까지 상기 동작을 반복하면서 DMA 동작을 수행하게 되는 것이다. 이때 버스처리부(63)는 퍼스널컴퓨터(50)와 프레임 메모리(30)간의 데이타버스 통로를 제어하는데, 제3모드신호(UL) 발생시에는 프레임메모리(30)에서 퍼스널 컴퓨터(50)측으로 데이타 통로를 형성한다. 따라서 제3모드(UL)에서는 퍼스널 컴퓨터(50)에서 발생하는 어드레스 및 리드(IOR) 신호가 메모리 제어부(70)를 통해 프레임 메모리(30)로 인가되며, 프레임 메모리(30)에서 리드되는 데이타는 DMA 처리부(64) 고속으로 퍼스널 컴퓨터(50)의 내부메모리로 전송된다. 따라서 퍼스널 컴퓨터(50)는 제3모드(UL)를 통해 프레임 메모리(30)에 저장되어 있는 1화면의 영상데이타를 업로드한 후 이를 데이타 압축등의 디지탈 영상 처리과정을 수행하여 시뮬레이션할수 있다.An operation process of the third third mode signal UL will be described. At this time, when the third mode signal UL is generated in the command register 62, the DMA processor 64 and the bus processor 63 operate. The memory controller 70 simply generates an address generated by the personal computer 50, It only performs the function of connecting lead / light signals. That is, when the third mode signal UL is activated, the DMA processor 64 generates a DREQ signal to the personal computer 50, and the personal computer 50 outputs a DACK signal as a response signal thereto. Then, the DMA processor 64 deactivates the DREQ signal. Accordingly, when the DACK signal is deactivated in the personal computer 50, the DMA processor 64 repeats the above operation until the TC (Terminal Count) signal is activated. At this time, the bus processor 63 controls the data bus path between the personal computer 50 and the frame memory 30. When the third mode signal UL is generated, the bus processor 63 controls the data path from the frame memory 30 to the personal computer 50. Form. Therefore, in the third mode UL, an address and a read signal (IOR) generated from the personal computer 50 are applied to the frame memory 30 through the memory controller 70, and the data read from the frame memory 30 is read. The DMA processing unit 64 is transferred to the internal memory of the personal computer 50 at a high speed. Accordingly, the personal computer 50 may upload image data of one screen stored in the frame memory 30 through the third mode UL, and then simulate the image data by performing digital image processing such as data compression.
상기와 같이 디지탈 영상 처리된 데이타를 제4모드(UL)에 프레임 메모리(30)로 다운로딩할 수 있다. 즉, 제4모드시 전술한 바와 같이 DMA 처리부(64) 및 버스처리부(63)가 액티브되어 퍼스널 컴퓨터(50)와 프레임 메모리(30)간의 데이타 통로를 형성할 수 있으며, 메모리 제어부(70)는 상기 퍼스널 컴퓨터(50)에서 출력하는 어드레스 및 라이트(IOW) 신호를 프레임 메모리(30)로 인가한다. 따라서 데이타 통로 방향이 퍼스널 컴퓨터(50)에서 프레임 메모리(30)로 형성되어 있으므로 디지탈 영상 처리된 데이타가 프레임 메모리(30)측으로 다운로딩한다.As described above, the digital image processed data may be downloaded to the frame memory 30 in the fourth mode UL. That is, in the fourth mode, as described above, the DMA processing unit 64 and the bus processing unit 63 may be activated to form a data path between the personal computer 50 and the frame memory 30, and the memory control unit 70 may The address and write (IOW) signals output from the personal computer 50 are applied to the frame memory 30. Therefore, since the data path direction is formed from the personal computer 50 into the frame memory 30, the digital image processed data is downloaded to the frame memory 30 side.
이후 다시 제2모드를 수행하게 되면, 프레임 메모리(30)에 저장하고 있는 디지탈 영상 처리된 시뮬레이션 데이타가 D/A 변환부(50)를 통해 복합 영상처리로 재생되므로 본래의 영상데이타와 시뮬레이션 데이타를 분석할 수 있다.After the second mode is performed again, since the digital image processed simulation data stored in the frame memory 30 is reproduced by the composite image processing through the D / A converter 50, the original image data and the simulation data are reproduced. Can be analyzed.
따라서 비디오 보드의 동작모드를 제1 및 제2모드(AD, DA)로 연속 지정하여 복합 영상신호를 발생하면 모니터 또는 프린터로 본래의 영상신호가 재생되며, 제1모드(AD) 수행후 제3모드(UL)를 수행하여 영상데이타를 시뮬레이션하고, 시뮬레이션 한 영상데이타를 제4모드(DL)를 통해 프레임 메모리(30)에 저장한후 제2모드(DA)를 수행하면 모니터 또는 프린터로 시뮬레이션 결과에 의한 디지탈 영상 처리된 영상신호가 재생된다. 그러므로 상기 두 영상신호를 분석하므로 시뮬레이션 알고리즘을 검증할 수 있게 되는 것이다.Therefore, when the composite video signal is generated by continuously specifying the operation modes of the video board in the first and second modes AD and DA, the original video signal is reproduced by the monitor or the printer. After performing the mode (UL), the image data is simulated, and the simulated image data is stored in the frame memory 30 through the fourth mode DL, and the second mode DA is executed. Digital image processed video signal is reproduced. Therefore, it is possible to verify the simulation algorithm by analyzing the two video signals.
상술한 바와 같이 영상신호를 시뮬레이션하는 시스템에서, 칼라 영상신호를 4fsc로 샘플링하고 디지탈 방식으로 휘도 및 색차신호를 분리하여 프레임 단위로 저장할 수 있는 비디오 보드를 구성하여 칼라 영상신호를 시뮬레이션할 수 있으며, 색차신호를 2fsc로 서브 샘플링함으로서 프레임 메모리의 크기를 감축할 수 있고, 일반적인 퍼스널 컴퓨터를 이용하여 영상신호를 시뮬레이션 할 수 있으므로서, 시뮬레이션 시스템의 가격을 절하시킬 수 있는 동시에 시뮬레이션의 처리 과정을 간편하게 할 수 있는 이점이 있다.As described above, in a system for simulating video signals, a color video signal can be simulated by constructing a video board that can sample color video signals at 4 fsc and separate luminance and chrominance signals in a digital manner and store them frame by frame. By subsampling the color difference signal to 2fsc, the frame memory size can be reduced, and video signals can be simulated using a general personal computer, thereby reducing the cost of the simulation system and simplifying the simulation process. There is an advantage to this.
Claims (4)
Priority Applications (1)
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|---|---|---|---|
| KR1019900016632A KR930002305B1 (en) | 1990-10-18 | 1990-10-18 | Simulation system of data |
Applications Claiming Priority (1)
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Family
ID=19304840
Family Applications (1)
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|---|---|---|---|
| KR1019900016632A KR930002305B1 (en) | 1990-10-18 | 1990-10-18 | Simulation system of data |
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1990
- 1990-10-18 KR KR1019900016632A patent/KR930002305B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008581A (en) | 1992-05-28 |
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