KR930001930B1 - Power circuit - Google Patents
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Abstract
Description
제1도는 종래의 정전파괴 보호회로도.1 is a conventional electrostatic breakdown protection circuit diagram.
제2도는 종래의 정전파괴 보호회로의 다른 실시예를 보인 회로도.2 is a circuit diagram showing another embodiment of the conventional electrostatic breakdown protection circuit.
제3도는 본 발명에 따른 정전파괴 보호회로도.3 is an electrostatic breakdown protection circuit diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 인버터 11 : 전송게이트1: Inverter 11: Transmission Gate
P1, P11, P12 : 피모스트랜지스터 N1, N11, N12 : 엔모스트랜지스터P1, P11, P12: PMOS transistor N1, N11, N12: NMOS transistor
D1, D2 : 다이오드 R1 : 저항D1, D2: Diode R1: Resistance
C1 : 콘덴서C1: condenser
본 발명은 정전파괴 보호회로에 관한 것으로, 특히 전원단자를 통해 들어오는 서어지에 대해서 견딜 수 있는 집적회로의 능력을 증가시키는 정전파괴 보호회로에 관한 것이다.The present invention relates to an electrostatic breakdown protection circuit, and more particularly, to an electrostatic breakdown protection circuit that increases the ability of an integrated circuit to withstand surges entering through a power supply terminal.
종래의 정전파괴 보호회로는 제1도에 도시된 바와 같이 입력단자(PD)가 저항(R1)을 통한 후 다이오드(D1)를 통해서는 전원(Vcc)단자에 다이오드(D2)의 역방향을 통해서는 접지단자(GND)에 접속되고, 그 접속점이 접지콘덴서(C1)에 접속됨과 아울러 피모스트랜지스터(P1) 및 엔모스트랜지스터(N1)로써 이루어진 인버터(1)를 통해서 출력단자(Vo)에 접속되어 구성되었다.In the conventional electrostatic breakdown protection circuit, as shown in FIG. 1, the input terminal PD passes through the resistor R1 and then through the diode D1 through the reverse direction of the diode D2 to the power supply Vcc terminal. It is connected to the ground terminal (GND), the connection point is connected to the ground capacitor (C1), and connected to the output terminal (Vo) through the inverter (1) consisting of the PMOS transistor and the MOS transistor (N1) Configured.
또한, 제2도는 종래 정전파괴 보호회로의 다른 실시예를 보인 회로도로서, 제1도는 종래의 정전파괴 보호회로의 결점을 보완하기 위한 정전파괴 보호회로도이다.2 is a circuit diagram showing another embodiment of the conventional electrostatic breakdown protection circuit, and FIG. 1 is an electrostatic breakdown protection circuit to compensate for the shortcomings of the conventional electrostatic breakdown protection circuit.
제1도와 동일구성에 있어서, 상기 인버터(1)에 인가되는 전원전압(Vcc)을 게이트가 접지단자(GND)에 접속하여 턴온상태를 유지하는 피모스트랜지스터(P2)를 통해서 인가되게 구성되었다.In the same configuration as in FIG. 1, the power supply voltage Vcc applied to the inverter 1 is configured to be applied through a PMOS transistor P2 whose gate is connected to the ground terminal GND and maintained in a turn-on state.
이와 같이 구성된 종래의 정전파괴 보호회로의 작용 및 문제점을 설명하면 다음과 같다.Referring to the operation and problems of the conventional electrostatic breakdown protection circuit configured as described above are as follows.
제1도에서는 입력단자(PD)를 통해 들어오는 서어지에 대해서는 저항(R)과 다이오드(D1), (D2)에 의해서 보호회로동작을 하게 되지만 전원(Vcc)단자 및 접지단자(GND)를 타고 들어오는 서어지에 대해서는 약한 구조를 갖고 있다. 이와 같은 제1도의 약점을 보완시킨 회로가 제2도인데, 제2도는 피모스트랜지스터(P2)를 통해서 인버터(1)의 전원전압(Vcc)을 공급한다. 즉, 전원전압(Vcc)이 공급되면, 상기 피모스트랜지스터(P2)는 게이트가 접지단자(GND)에 연결되어 있으므로, 전원전압(Vcc)이 안정되게 공급되는 상태에서는 그 피모스트랜지스터(P2)가 항상 턴온상태가 되어 상기 인버터(1)의 피모스트랜지스터(P1)의 소오스에 안정된 전원전압(Vcc)이 공급되게 하여 그 인버터(1)가 무리없는 동작을 하게 한다. 그러나, 전원(Vcc)단자 및 접지단자(GND)들의 부유상태에 있을 경우에 서어지가 발생하면, 전원(Vcc)단자와 접지단자(GND)사이의 피모스트랜지스터(P2, P1, N1)들은 저항의 역할만 하게 된다. 따라서 전원(Vcc)단자에 서어지가 들어갈 경우에 접지단자(GND)는 내부트랜지스터(P2, P1, N1)들의 저항 역할로 인하여 전원전압(Vcc)레벨로 충전되고, 이에 따라 피모스트랜지스터(P2)는 오프되어 대용량 커패시터에 의해서 전원전압(Vcc)레벨로 가는데는 상당히 느리므로 인버터(1)의 입력노드와 그의 출력노드에서 발생하는 게이터 옥사이터 파괴는 방지시킬 수 있다.In FIG. 1, the protection circuit is operated by the resistors R, diodes D1, and D2 for surges coming through the input terminal PD, but enters through the power supply Vcc terminal and the ground terminal GND. The surge has a weak structure. The circuit that compensates for the weakness of FIG. 1 is FIG. 2, which supplies the power supply voltage Vcc of the inverter 1 through the PMOS transistor P2. That is, when the power supply voltage Vcc is supplied, the PMOS transistor P2 has its gate connected to the ground terminal GND, so that the PMO transistor P2 is supplied in a stable state when the power supply voltage Vcc is stably supplied. Is always turned on so that the stable power supply voltage Vcc is supplied to the source of the PMOS transistor P1 of the inverter 1 so that the inverter 1 operates without difficulty. However, if surge occurs when the power supply (Vcc) and ground terminals (GND) are in a floating state, the PMOS transistors (P2, P1, N1) between the power supply (Vcc) and the ground terminal (GND) are resistors. Will only play the role of. Therefore, when a surge enters the power supply (Vcc) terminal, the ground terminal (GND) is charged to the power supply voltage (Vcc) level due to the resistance of the internal transistors (P2, P1, and N1), and accordingly the PMOS transistor (P2). It is very slow to turn off and go to the power supply voltage (Vcc) level by the large-capacity capacitor, so that the gator oxidator destruction occurring at the input node and the output node of the inverter 1 can be prevented.
그러나, 이와 같은 종래의 정전파괴 보호회로는 전류원작용의 피모스트랜지스터(P2)가 인버터(1)에 직렬로 연결되게 하여 사용되므로, 온 저항값이 커져서 다음단을 구동시키는 능력이 떨어지는 문제점이 있었다.However, this conventional electrostatic breakdown protection circuit is used because the current source actuated PMOS transistor P2 is connected to the inverter 1 in series, so that the on-resistance value becomes large and the ability to drive the next stage is inferior. .
본 발명은 이와 같은 문제점을 해소시켜 전원단자를 통해서 들어오는 서어지에 대해서 게이터 옥사이더의 파괴를 우수한 효율로 방지되게 함과 아울러 다음단을 구동시키는 능력을 향상시키도록 하는 목적을 두고, 그 목적을 달성시키고자 출력한 인버터의 앞단에 각기 전류원트랜지스터를 통해서 전원(Vcc)단자 및 접지단자(GND)에 연결된 전송게이트를 부가하여 서어지 전압에 대해 회로를 보호하는 정전파괴 보호회로를 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.The present invention aims to solve the above problems and to improve the ability to drive the next stage while preventing the destruction of the gator oxider with respect to surges coming through the power supply terminal. In order to protect the circuit against surge voltage, we created an electrostatic breakdown protection circuit by adding a transmission gate connected to the power supply (Vcc) terminal and the ground terminal (GND) through the current source transistor in front of the inverter to output. When described in detail with reference to the accompanying drawings as follows.
제3도는 본 발명에 따른 정전파괴 보호회로도로서, 이에 도시한 바와 같이 입력(PD)단자가 저항(R1)을 통한 후 다이오드(D1) 및 역방향다이오드(D2)를 통해서 각기 전원(Vcc)단자 및 접지(GND)단자에 접속되고, 그 접속점이 접지 콘덴서(C1)에 접속됨과 아울러 피모스트랜지스터(P1) 및 엔모스트랜지스터(N1)로 구성되는 인버터(1)를 통해 출력단자(Vo)에 접속되어 구성된 정전파괴 보호회로에 있어서, 게이트를 접지(GND)하고 소오스를 전원(Vcc)단자에 접속한 피모스트랜지스터(P11)의 드레인을 엔모스트랜지스터(N12) 및 피모스트랜지스터(P12)로 이루어진 전송게이트(11)의 상기 엔모스트랜지스터(N12)의 게이트에 접속하고, 게이트를 전원(Vcc)단자에 접속하고 소오스를 접지(GND)시킨 엔모스트랜지스터(N11)의 드레인을 상기 전송게이트(11)의 피모스트랜지스터(P12)의 게이트에 접속하며, 그 전송게이트(11)의 입력단자인 엔모스트랜지스터(N12)의 드레인 및 피모스트랜지스터(P12)의 소오스 접속점을 상기 접지콘덴서(C1), 저항(R1) 및 다이오드(D1), (D2)의 접속점에 접속한 후 상기 전송게이트(11)의 출력단자인 엔모스트랜지스터(N12)의 소오스 및 피모스트랜지스터(P12)의 드레인 접속점을 상기 인버터(1)의 입력단자인 피모스트랜지스터(P1) 및 엔모스트랜지스터(N1)의 게이트 공통접속점에 접속하여 구성하였다.3 is an electrostatic breakdown protection circuit according to the present invention, and as shown therein, the input PD terminal through the resistor R1 and the power supply Vcc terminal through the diode D1 and the reverse diode D2, respectively; It is connected to the ground (GND) terminal, the connection point is connected to the ground condenser (C1), and connected to the output terminal (Vo) through the inverter (1) consisting of the PMOS transistor P1 and the NMOS transistor (N1). In the electrostatic breakdown protection circuit, the drain of the PMOS transistor P11 having the gate grounded (GND) and the source connected to the power supply (Vcc) terminal is composed of the NMOS transistor N12 and the PMOS transistor P12. The drain of the n-MOS transistor N11, which is connected to the gate of the n-MOS transistor N12 of the transfer gate 11, the gate is connected to the power supply Vcc terminal, and the source is grounded (GND), is transferred to the transfer gate 11. Gay of PIM transistor (P12) of And the source connection points of the drain of the NMOS transistor N12 and the PMOS transistor P12, which are input terminals of the transfer gate 11, to the ground capacitor C1, resistor R1, and diode D1. After connecting to the connection point of (D2), the source of the NMOS transistor N12, which is the output terminal of the transfer gate 11, and the drain connection point of the PMOS transistor P12, are connected to PMOS, which is an input terminal of the inverter 1. The transistor P1 and the NMOS transistor N1 were connected to the gate common connection point.
이와 같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above in detail.
입력(PD)단자로 서어지가 들어올 경우는 저항(R1), 다이오드(D1), (D2) 및 콘덴서(C1)에 의해서 보호회로 작용을 하게 된다.When surge is input to the input PD terminal, the protection circuit acts by the resistors R1, diodes D1, D2, and capacitor C1.
한편, 전원(Vcc)단자 또는 접지(GND)단자를 타고 서어지가 들어올 경우에는, 인버터(1)의 출력노드(C)에서 보면, 내부트랜지스터들이 전압이 부유상태하에서는 저항역할을 하게되므로 각 노오드(d, e)들은 전원(Vcc)단자 또는 접지(GND)단자를 통해 들어오는 서어지 전압으로 빠른 전압상승이 되지만 접지콘덴서(C1)의 접속점 노오드(a)는 입력(PD)단자 및 다이오드(D1), (D2)에 의해 생기는 대용량 커패시터에 의해 서어지 전압으로 상승되는 속도가 느리게 된다. 따라서 서어지전압과 인버터(1)의 입력노드(b)와의 전압차로 인해 발생되는 파괴현상은 서어지가 전원(Vcc)선을 타고 들어올 경우 전송게이트(11)의 각 게이트노오드(d), (e) 및 접지(GND)가 빠르게 전원전압(Vcc)레벨로 상승하게 되고, 피엔피트랜지스터(P11)와 엔모스트랜지스터(N11)가 거의 오프상태로 되므로, 전송게이트(11)는 오프상태에 있게 되어 접지콘덴서(C1)의 접속점노오드(a)와 인버터(1)의 입력노오드(b)는 상기 전송게이트(11)에 의해 분리되는 상태가 된다. 그러므로 상기 전송게이트(11)와 게이트노드(d), (e)가 서어지전압에 따라 빠른 상승을 할때 인버터(1)의 입력노오드(b)도 빠른 상승이 되어서 인버터(1)의 피모스트랜지스터(P1)가 파괴되는 것을 방지할 수 있다.On the other hand, when surge is input through the power supply (Vcc) terminal or the ground (GND) terminal, when viewed from the output node (C) of the inverter (1), the internal transistors act as a resistance when the voltage is floating, each node (d, e) is a rapid voltage rise due to the surge voltage coming from the power supply (Vcc) terminal or the ground (GND) terminal, but the connection point node (a) of the ground capacitor (C1) is connected to the input (PD) terminal and diode ( The rate of rise to the surge voltage by the large-capacity capacitor produced by D1) and (D2) becomes slow. Therefore, the breakdown phenomenon caused by the voltage difference between the surge voltage and the input node (b) of the inverter 1 is applied to each gate node (d) of the transfer gate 11 when the surge enters the power supply (Vcc) line. e) and ground (GND) quickly rises to the power supply voltage (Vcc) level, the PNP transistor P11 and the NMOS transistor (N11) is almost off, so that the transfer gate 11 is in the off state. Thus, the connection point node a of the ground capacitor C1 and the input node b of the inverter 1 are separated by the transfer gate 11. Therefore, when the transfer gate 11 and the gate node (d), (e) ascends rapidly according to the surge voltage, the input node (b) of the inverter (1) also rises quickly to avoid the It is possible to prevent the MOS transistor P1 from being destroyed.
이상에서 설명한 바와 같이 본 발명은 전원단자를 통해 들어오는 서어지에 대하여 전송게이트를 이용하여 빠른 대응으로 게이트 옥사이더의 파괴를 방지할 수 있는 효과가 있다.As described above, the present invention has the effect of preventing the destruction of the gate oxider with a quick response to the surge coming in through the power terminal.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019900018265A KR930001930B1 (en) | 1990-11-12 | 1990-11-12 | Power circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019900018265A KR930001930B1 (en) | 1990-11-12 | 1990-11-12 | Power circuit |
Publications (2)
| Publication Number | Publication Date |
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| KR920011013A KR920011013A (en) | 1992-06-27 |
| KR930001930B1 true KR930001930B1 (en) | 1993-03-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019900018265A KR930001930B1 (en) | 1990-11-12 | 1990-11-12 | Power circuit |
Country Status (1)
| Country | Link |
|---|---|
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