KR930000959B1 - Data output control circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 발명의 1실시예에 따른 데이터 출력회로를 도시해 놓은 회로도.1 is a circuit diagram showing a data output circuit according to an embodiment of the present invention.
제2도(a) 및 제2도(b)는 제1도에 도시된 데이터 출력회로의 ˝0˝데이터출력동작 및 그에 따른 전원변동을 도시해 놓은 신호파형도.2 (a) and 2 (b) are signal waveform diagrams showing the '0' data output operation of the data output circuit shown in FIG.
제3도는 본 발명의 다른 실시예에 따른 데이터 출력회로를 도시해 놓은 회로도.3 is a circuit diagram showing a data output circuit according to another embodiment of the present invention.
제4도는 종래의 데이터 출력회로를 도시해 놓은 회로도.4 is a circuit diagram showing a conventional data output circuit.
제5도(a) 및 제5도(b)는 제4도에 도시된 데이터 출력회로의 ˝0˝데이터출력동작 및 그에 따른 전원변동을 도시해 놓은 신호파형도.5 (a) and 5 (b) are signal waveform diagrams showing the '0' data output operation of the data output circuit shown in FIG.
제6도는 종래의 데이터 출력회로를 도시해 놓은 회로도.6 is a circuit diagram showing a conventional data output circuit.
제7도(a) 및 제7도(b)는 제6도에 도시된 데이터 출력회로의 ˝0˝데이터출력동작 및 그에 따른 전원변동을 도시해 놓은 신호파형도이다.7 (a) and 7 (b) are signal waveform diagrams showing the '0' data output operation of the data output circuit shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 전원배선 3 : 접지배선1: power supply wiring 3: grounding wiring
5, 51, 52: P채널 트랜지스터 6, 61, 62: N채널 트랜지스터5, 5 1 , 5 2 : P-channel transistor 6, 6 1 , 6 2 : N-channel transistor
7 : 인버터 8 : 출력버퍼회로7 Inverter 8 Output Buffer Circuit
9, 10 : 신호지연회로 T1: 데이터 출력단자9, 10: Signal delay circuit T 1 : Data output terminal
T2: 전원단자 T3: 접지단자T 2 : Power Terminal T 3 : Ground Terminal
[산업상의 이용분야][Industrial use]
본 발명은 반도체 집적회로에 있어서의 데이터 출력회로에 관한 것으로, 특히 고속의 데이터 엑세스가 요구되는 메모리 집적회로 등의 데이터 출력회로에 관한 것이다.BACKGROUND OF THE
[종래의 기술 및 그 문제점][Traditional Technology and Problems]
메모리 집적회로 등과 같은 반도체 집적회로의 데이터를 출력시키고자 할 때에는 출력부하를 고속으로 충방전시켜야만 하는데, 충방전을 고속화할수록 집적회로내의 전원전압(VDD) 및 접지전위(VSS)의 전압의 교란(disturbance), 즉 출력잡음이 발생하기 쉬워 이 출력잡음이 자주 반도체 집적회로의 오동작을 일으키는 원인으로 된다. 상기 출력부하의 충방전에 의해 일어나는 상기 전압의 교란현상은, 충방전 전류의 시간적 증분(dI/dt)과 충방전 전뉴경로에 기생하는 인덕턴스분(L)의 곱(L·dI/dt)에 의해 대부분이 점유되고 있다.When outputting data of a semiconductor integrated circuit such as a memory integrated circuit, the output load must be charged and discharged at a high speed. As the charge and discharge speeds up, the voltage of the power supply voltage (V DD ) and the ground potential (V SS ) in the integrated circuit is increased. Disturbance, or output noise, is likely to occur, and this output noise often causes malfunction of the semiconductor integrated circuit. The voltage disturbance caused by the charge / discharge of the output load is a product of the temporal increment (dI / dt) of the charge / discharge current and the inductance (L) parasitic in the charge / discharge transfer path (L · dI / dt). Is occupied by most.
제4도는 메모리 집적회로 등에 설치되어 있는 종래의 데이터 출력회로를 도시해 놓은 것으로, 도면중 참조부호 40은 집적회로부이고, T1은 데이터 출력단자, T2는 전원전압(VDD)단자, T3은 접지전위(VSS)단자, 41은 ˝1˝레벨 데이터 출력용 출력트랜지스터, 42은 ˝0˝레벨 데이터 출력용 출력트랜지스터, 43은 내부전원 배선의 개싱저항분, 44는 내부접지배선의 기생저항분, 45는 출력버퍼회로, 46은 출력제어용 인버터를 나타낸다. 한편, 집적회로 외부에 있어서는 참조부호 47이 전원전압공급용 직류전원, 48은 직류전원 안정화용량, 49는 출력부하용량, 50-52 및 53-55는 각각 외부배선의 기생저항분 및 기생인덕턴스분을 나타낸다.4 shows a conventional data output circuit provided in a memory integrated circuit, etc., wherein
상기와 같은 종래의 데이터 출력회로에 있어서, ˝0˝데이터를 출력하는 경우에는, 출력버퍼회로(45)의 출력(d)이 로우레벨로 됨에 따라 인버터(46)의 출력(N ; 출력트랜지스터 구동신호)이 하이레벨로 되어 데이터 출력단자(T1)와 접지단자(T3)간에 삽입되어 있는 출력트랜지스터(42)가 도통하게 되고, 이에 따라 출력부하용량(49)이 방전하게 되므로 데이터 출력단자(T1)의 전위가 하강하게 된다. 이런 일련의 동작에 따른 각 신호파형이 제5도(a)에 실선으로 나타내어져 있다. 상기 부하용량(49)의 방전에 의해 출력트랜지스터(42)를 매개로 큰 방전전류(Id)가 발생하게 되므로, 이 전류경로에 존재하는 상기 기생저항분(44, 51, 52) 및 기생인덕턴스분(54, 55)에 의해 접지단자(T3)의 전압에 오버슈우트(over shoot)가 발생하게 되고, 이에 따라 반도체기판을 매개해서 전원단자(T2)의 전압에도 오버슈우트가 발생하게 된다. 이들 각 단자(T2, T3)의 전압파형 이 제5도(b)에 실선으로 나타내어져 있다.In the conventional data output circuit as described above, when outputting the " 0 " data, the output N of the
이와 같은 오버슈우트는 복수의 데이터 출력단자 및 이것에 대응하는 복수의 데이터 출력회로를 갖춘 메모리 집적회로에 있어서 각 출력다자에 동시에 ˝0˝레벨을 출력하는 경우에 현저하게 나타나기 때문에, 어드레스 버퍼와 입력버퍼 등과 같은 내부회로의 오동작을 초래할 염려가 높아지게 된다.Such an overshoot is remarkable when a zero level is simultaneously output to each output terminal in a memory integrated circuit having a plurality of data output terminals and a plurality of data output circuits corresponding thereto. There is a high risk of causing a malfunction of an internal circuit such as an input buffer.
상기한 데이터 출력회로에서는 데이터 출력단자 1개에 대해 ˝0˝레벨 출력용 트랜지스터가 1개밖에 설치되어 있지 않다. 따라서, 상기한 바와같은 오버슈우트의 발생을 줄이기 위해서는 출력트랜지스터(42)의 구동 능력을 억제해야 하기 때문에, 그 챈널폭을 축소시킨다거나 그 구동신호(N)의 상승속도를 늦추는 것이 통상적이었다. 상기한 바와같이, 출력트랜지스터(42)의 챈널폭을 축소시킬 경우, 접지단자(T3) 및 전원단자(T2)에 발생하는 오버슈우트를 제5도(b)에 점선으로 나타낸 바와같이 둘일 수 있으나, 이때에는 데이터 출력이 제5도(a)중 점선으로 나타낸 바와같이 늦어져서, 메모리 집적회로로서의 고속성이 대폭적으로 희생되게 된다.In the data output circuit described above, only one transistor for level 0 output is provided for one data output terminal. Therefore, in order to reduce the occurrence of the overshoot as described above, the driving ability of the
한편, 상기한 바와같이 오버슈우트의 발생을 줄이기 위해서는 제6도에 도시된 바와같이 ˝0˝데이터 출력용 출력트랜지스터를 복수개(여기서는 2개)의 출력트랜지스터(421, 422)로 분할해서 형성하고, 이렇게 분할된 각 출력트랜지스터(421, 422)의 도통개시시각이 달라지도록 별도로 구동시키기 위해 지연회로(61)를 부가시켜 놓은 것이 알려져 있다. 이 경우, 상기 분할된 출력트랜지스터(421, 422)의 챈널폭[W(421), W(422)]은 데이터 출력회로의 전류출력의 크기 및 속도의 사양을 만족시키도록 설정되어 있는바, W(421)=W(422)로 되어 있다.On the other hand, as described above, in order to reduce the occurrence of overshoot, as shown in FIG. 6, the output transistors for data output are divided into a plurality of
상기 제6도에 도시된 데이터 출력회로에 있어서 ˝0˝데이터를 출력하는 경우, 출력버퍼회로(45)의 출력(d)이 로우레벨로 하강하게 되어 인버터(46)의 출력(N)이 하이레벨로 되고, 이에 따라 한쪽의 출력트랜지스터(421)가 도통되므로 도시되어 있지 않은 부하용량이 방전을 개시하게 된다. 이어, 소정시간 지연되어 지연회로(61)의 출력(N')이 하이레벨로 상승하게 되므로 다른쪽의 출력트랜지스터(422)도 도통하게 되고, 이에 따라 상기 부하용량은 상기 2개의 출력트랜지스터(421, 422)를 매개해서 방전하게 된다. 이와같은 일련의 동작에 따른 각 신호파형이 제7도(a)중에 실선으로 나타내어져 있고, 전원단자(T2) 및 접지단자(T3)의전위변동이 제7도(b)중에 실선으로 나타내어져 있다. 이 경우, 제7도(b)중 점선으로 나타낸 바와같이, 상기 한쪽의 출력트랜지스터(421)에 방전전류가 흐르는 것에 따라 발생하는 변동이 다른쪽의 출력트랜지스터(422)에 방전전류가 흐르는 것에 따라 발생하는 변동에 의해 부분적으로 상쇄되기 때문에, 데이터출력시의 출력잡음은 시간적으로 상쇄되어 작아지게 된다. 또 상기 제6도에 도시된 데이터 출력회로는, 제4도에 도시된 데이터 출력회로에 대한 오버슈우트를 줄이는 대책으로서 상기한 바와같이 출력트랜지스터의 구동능력을 억제하는 경우에 비해 데이터 출력시간이 고속화되게 된다.In the data output circuit shown in FIG. 6, when the " 0 " data is outputted, the output d of the
그러나, 상기 제6도에 도시된 데이터 출력회로는, 출력트랜지스터가 최초로 도통을 개시할 때 발생하는 최초의 잡음에 대해서는 상쇄시킬 수 없기 때문에 출력잡음을 충분히 억제할 수는 없다는 것과, 지연회로(61)에 의해 도통시각을 지연시키고 있는 신호의 지연시간분만큼 확실하게 데이터 출력시간이 늦어지게 된다는 문제점이 있다.However, the data output circuit shown in FIG. 6 cannot sufficiently suppress the output noise because the first noise generated when the output transistor first starts conduction cannot be sufficiently suppressed, and the
[발명의 목적][Purpose of invention]
이에 본 발명은 상기와 같이 출력트랜지스터를 복수개로 분할해서 도통개시시각을 약간씩 다르게 하더라도 전원전위 및 접지전위의 교란을 충분히 억제할 수가 없고, 다만 데이터출력시간이 희생된다고 하는 문제점을 해결하기 위해 발명된 것으로, 상기 전원전위 및 접지전위의 교란을 충분히 억제할 수 있을 뿐만 아니라 데이터출력시간의 고속성을 떨어뜨리지 않도록 된 데이터 출력회로를 제공하고자 함에 그 목적이 있다.Accordingly, the present invention can solve the problem that the disturbance of the power potential and the ground potential cannot be sufficiently suppressed even if the output start time is divided into a plurality of output transistors as described above, but the data output time is sacrificed. It is an object of the present invention to provide a data output circuit capable of sufficiently suppressing the disturbance of the power supply potential and the ground potential, and not reducing the speed of the data output time.
[발명의 구성][Configuration of Invention]
상기한 목적을 달성하기 위해 본 발명의 1실시예에 따른 데이터 출력회로는, 제1전원배선과, 제2전원배선, 데이터 출력단자, 상기 제1전원배선과 상기 데이터 출력단자간에 접속된 제1도전형 제1MOS트랜지스터, 상기 제2전원배선과 상기 데이터 출력단자간에 접속된 제2도전형 제2MOS트랜지스터, 상기 제2MOS트랜지스터와 병렬로 접속된 제2도전형 제3MOS트랜지스터 및, 상기 제3MOS트랜지스터의 게이트에 인가되는 신호를 지연시켜서 상기 제2MOS트랜지스터가 도통을 개시한 후에 상기 제3MOS트랜지스터의 도통을 개시시키는 지연회로를 갖춘 데이터 출력회로에 있어서, 상기 제2MOS트랜지스터의 챈널폭을 상기 제3MOS트랜지스터의 챈널폭보다 작게 한 것을 특징으로 한다.In order to achieve the above object, a data output circuit according to an embodiment of the present invention includes a first power supply wiring, a second power supply wiring, a data output terminal, a first connection connected between the first power supply wiring and the data output terminal. A first conductive MOS transistor, a second conductive second MOS transistor connected between the second power supply wiring and the data output terminal, a second conductive third MOS transistor connected in parallel with the second MOS transistor, and the third MOS transistor A data output circuit having a delay circuit for delaying a signal applied to a gate to start conduction of the third MOS transistor after the second MOS transistor starts conduction, wherein the channel width of the second MOS transistor is set to the width of the third MOS transistor. It is characterized by being smaller than the channel width.
또, 본 발명의 다른 실시예에 따른 데이터 출력회로는, 제1전원배선과, 제2전원배선, 데이터 출력단자, 상기 제1전원배선과 상기 데이터 출력단자간에 접속된 제1도전형 제1MOS트랜지스터, 상기 제1MOS트랜지스터와 병렬로 접속된 제1도전형 제2MOS트랜지스터, 상기 제2전원배선과 상기 데이터 출력단자간에 접속된 제2도전형 제3MOS트랜지스터, 상기 제3MOS트랜지스터와 병렬로 접속된 제2도전형 제4MOS트랜지스터, 상기 제2MOS트랜지스터의 게이트에 인가되는 신호를 지연시켜서 상기 제1MOS트랜지스터가 도통을 개시한 후에 상기 제2MOS트랜지스터의 도통을 개시시키는 제1지연회로 및, 상기 제4MOS트랜지스터의 게이트에 인가되는 신호를 지연시켜서 상기 제3MOS트랜지스터가 도통을 개시한 후에 상기 제4MOS트랜지스터의 도통을 개시시키는 제2지연회로를 갖춘 데이터 출력회로에 있어서, 상기 제1MOS트랜지스터의 챈널폭을 상기 제2MOS트랜지스터의 챈널폭보다 작게 함과 더불어 상기 제3MOS트랜지스터의 챈널폭을 상기 제4MOS트랜지스터의 챈널폭보다 작게 한 것을 특징으로 한다.In addition, a data output circuit according to another embodiment of the present invention may include a first conductive type first MOS transistor connected between a first power line, a second power line, a data output terminal, the first power line, and the data output terminal. A first conductive second MOS transistor connected in parallel with the first MOS transistor, a second conductive third MOS transistor connected between the second power supply wiring and the data output terminal, and a second connected in parallel with the third MOS transistor A conductive fourth delay transistor, a first delay circuit for delaying a signal applied to a gate of the second MOS transistor to start conduction of the second MOS transistor after the first MOS transistor starts conduction, and a gate of the fourth MOS transistor And a second delay circuit for delaying a signal applied to the third MOS transistor to start conduction of the fourth MOS transistor after the third MOS transistor starts conduction. In the data output circuit, the channel width of the first MOS transistor is smaller than the channel width of the second MOS transistor, and the channel width of the third MOS transistor is smaller than the channel width of the fourth MOS transistor.
[작용][Action]
상기한 바와같이 구성된 본 발명의 데이터 출력회로에 의하면, 데이터출력에 있어서 상기 복수개의 MOS트랜지스터 전부를 동시에 도통시키는 일없이 도통개시시각을 분산시켰기 때문에, MOS트랜지스터의 도통개시시마다 발생하는 출력잡음이 분산되게 된다. 이 경우, 최초로 도통되는 MOS트랜지스터는 챈널폭이 작아 그 구동능력이 떨어지므로, 그 도통개시시의 출력삽음의 발생량이 줄어 들게 된다. 따라서, 전원전위 및 접지전위의 교란이 충분히 억제되어 집적회로에 대한 내부회로의 오동작발생이 충분히 억제되게 된다. 또 도통개시시각이 늦은 MOS트랜지스터의 챈널폭이 크기 때문에, 테이터 출력시의 구동능력을 향상시킬 수 있게 되어 데이터 출력시간의 고속화가 가능하게 된다.According to the data output circuit of the present invention configured as described above, since the conduction start time is dispersed without conducting all the plurality of MOS transistors at the same time in the data output, the output noise generated every conduction start of the MOS transistor is distributed. Will be. In this case, the first conducting MOS transistor has a small channel width, which lowers its driving ability, thereby reducing the amount of output insertion at the start of conduction. Therefore, the disturbance of the power supply potential and the ground potential is sufficiently suppressed, and the occurrence of malfunction of the internal circuit to the integrated circuit is sufficiently suppressed. In addition, since the channel width of the MOS transistor with a slow start time is large, the driving capability at the time of data output can be improved, thereby speeding up the data output time.
[실시예]EXAMPLE
이하, 예시도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.Hereinafter, each embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 반도체 집적회로, 예컨대 메모리 집적회로에서의 데이터 출력회로를 도시해 놓은 것으로, 도면중 참조부호 T2는전원단자, 1은 전원배선, 2는 전원배선(1)의 기생저항분, T3은 접지단자, 3은 접지배선, 4는 접지배선(3)의 기생저항분, T1은 데이터 출력단자를 각각 나타낸다. 또, 참조부호 5는 ˝1˝레벨 출력용 P챈널 MOS트랜지스터로서 상기 전원배선(1)과 데이터 출력단자(T1)간에 접속되어 있고, 61및 62는 상기 데이터 출력단자(T1)와 접지배선(3) 간에 각각의 드레이·소오스간이 병렬로 접속된 ˝0˝ 데이터 출력용의 분할된 N챈널 MOS트랜지스터이다. 여기서, 상기 N챈널 출력트랜지스터(61, 62)는 한쪽 출력트랜지스터(61)의 챈널폭[W(61)]이 다른쪽 출력트랜지스터(62)의 챈널폭[W(62)]보다도 작게 설정되어 있고, 상기 챈널폭이 작은 쪽의 N챈널 출력트랜지스터(61)의의 게이트와 상기 P챈널 출력트랜지스터(5)의 게이트는 공통으로 접속되어 있으며, 이들 출력트랜지스터(5)의 게이트는 공통으로 접속되어 있으며, 이들 출력트랜지스터(61, 5)의 게이트에는 출력제어용 인버터(7)의 출력(N)이 공급되고 있다. 이 출력제어용 인버터(7)의 입력으로서 출력버퍼회로(8)의 출력(d)이 공급된다. 또, 이 출력버퍼회로(8)의 출력(d)은 신호지연회로(9)에 입력되고, 이 신호지연회로(9)의 출력(N')은 상기 챈널폭이 큰 쪽의 N챈널 출력트랜지스터(62)의 게이트에 공급된다. 상기 신호지연회로(9)는 입력신호를 소정시간동안 지연시킴과 더불어 반전시켜 출력하는 것으로 주지(周知)의 CR시정소회로라던지 게이트회로의 신호지연을 이용한 것 등을 지연수단으로서 이용할 수가 있다.1 shows a data output circuit in a semiconductor integrated circuit, for example, a memory integrated circuit, in which reference numeral T 2 denotes a power supply terminal, 1 denotes a power supply wiring, 2 denotes a parasitic resistance of the
다음에는 상기 데이터 출력회로의 동작을 제2도(a) 및 제2도(b)를 참조해서 설명한다.Next, the operation of the data output circuit will be described with reference to FIGS. 2A and 2B.
먼저, ˝0˝데이터를 출력하는 경우에는 출력버퍼회로(8)의 출력신호(d)가 로우레벨로 하강하므로 출력제어용 인버터(7)의 출력신호(N)가 하이레벨로 상승하게 된다. 이에 따라, P챈널 출력트랜지스터(5)는 비도통상태로 되는 반면 챈널폭이 작은 쪽의 N챈널 출력트랜지스터(61)가 도통상태로 되므로, 이 도통상태로 되는 N챈널 출력트랜지스터(61)를 매개해서 출력부하용량(도시되어 있지 않지만 데이터 출력단자(T1)에 접속된 부하용량)이 방전을 개시하게 된다. 이어, 신호지연회로(9)의 지연시간 후에 그 출력신호(N')에 의해 상기 챈널폭이 큰 쪽의 N챈널 출력트랜지스터(61)도 도통상태로 된다. 이와 같은 ˝0˝데이터 출력시의 각부의 신호파형이 제2도(a)에 나타내어져 있고, 접지단자(T3)의 전위변동 및 전원단자(T2)의 저위변동상태가 제2도(b)에 나타내어져 있다.First, when outputting the " 0 " data, the output signal d of the output buffer circuit 8 falls to the low level, so that the output signal N of the output control inverter 7 rises to the high level. Accordingly, the P-channel output transistor 5 is in a non-conducting state while the N-channel output transistor 6 1 with the smaller channel width is in a conducting state, and thus the N-channel output transistor 6 1 in this conducting state. The output load capacity (not shown, but the load capacity connected to the data output terminal T 1 ) will start discharging via the medium. Subsequently, after the delay time of the signal delay circuit 9, the N channel output transistor 6 1 with the larger channel width is brought into a conductive state by the output signal N '. The signal waveforms of the respective portions at the time of output of the " 0 " data are shown in FIG. 2 (a), and the potential variation of the ground terminal T 3 and the low variation state of the power supply terminal T 2 are shown in FIG. b).
반면에, ˝1˝데이터를 출력하는 경우에는 출력버퍼회로(8)의 출력신호(d)가 하이레벨로 상승하므로 인버터(7)의 출력신호(N)가 로우레벨로 하강하게 된다. 이에 따라, P챈널 출력트랜지스터(5)는 도통상태로 되는 반면 N챈널 출력트랜지스터(61)가 비도통상태로 되므로, 이 도통상태로 되는 P챈널 출력트랜지스터(5)를 매개로 출력부하용량에 대한 충전이 개시된다. 신호지연회로(9)는, 출력버퍼회로(8)가 온상태로 될때에는 지연동작을 수행하지만, 온상태로부터 오프상태로 될 때에는 출력신호 N과 N'이 동시에 동작하도록 하는 회로로서, N챈널 출력트랜지스터(61, 62)가 동시에 온상태로 되는 것을 방지하기도 하므로 직류관 통전류가 생기지 않게 된다.On the other hand, in the case of outputting # 1 data, the output signal d of the output buffer circuit 8 rises to a high level, so that the output signal N of the inverter 7 falls to a low level. Accordingly, the P channel output transistor 5 is in a conductive state while the N channel output transistor 6 1 is in a non-conducting state, so that the P channel output transistor 5 is in the conductive state to the output load capacity. Charging is initiated. The signal delay circuit 9 performs a delay operation when the output buffer circuit 8 is turned on, but outputs N and N 'simultaneously when the output buffer circuit 8 is turned off. The output transistors 6 1 and 6 2 are also prevented from being turned on at the same time so that no direct current flow occurs.
상기 실시예의 데이터 출력회로에 의하면 ˝0˝데이터 출력용 출력트랜지스터를 2개로 분할해서 각각의 챈널폭을 다르게 하고, ˝0˝데이터 출력시에 챈널폭이 작은 쪽의 출력트랜지스터가 다른쪽의 출력트랜지스터보다도 빨리 도통개시되도록 제어하고 있다. 이에 따라, 각각의 도통개시시의 방전전류에 의한 접지전위의 교란은 제2도(b)중 점선으로 나타낸 바와같이 상쇄될 뿐만 아니라 최초의 도통개시시의 출력트랜지스터 구동전류가 작기 때문에 그때의 출력잡음도 작아지게 된다. 또 도통개시시각이 늦은 출력트랜지스터의 구동저류가 크기 때문에, 그 만큼 데이터 출력동작이 빨라지게 되어 제6도에 도시된 바와같이 분할된 출력트랜지스터(421, 422)의 데이터 출력시간이 챈널폭이 같은 데이터 출력회로보다도 단축되므로, 제4도에 도시된 데이터 출력회로와 동등한 데이터 출력속도를 얻을 수 있게 된다.According to the data output circuit of the above embodiment, the channel widths of the? 0? Data output are divided into two channels so that the respective channel widths are different, and when the? 0˝ data is output, the output transistor whose channel width is smaller is smaller than that of the other output transistors. It is controlled to start conducting as soon as possible. Accordingly, the disturbance of the ground potential due to the discharge current at the start of each conduction is not only canceled as shown by the dotted line in Fig. 2B, but the output at that time because the output transistor drive current at the start of the conduction is small. Noise also becomes smaller. In addition, since the drive current of the output transistor having a slow conduction start time is large, the data output operation becomes faster by that amount, so that the data output time of the divided
상기 실시예에서는 ˝0˝데이터 출력용 출력트랜지스터를 2개로 분할했지만, 3개 이상으로 분할하는 경우에도, 적어도 1개의 출력트랜지스터가 나머지 출력트랜지스터보다도 빨리 도통개시되도록 제어하고, 이 도통 개시시각이 가장 빠른 출력트랜지스터의 챈널폭을 나머지 출력트랜지스터의 챈널폭보다도 작게 설정해 놓음으로써, 상기 실시예와 동일한 효과를 얻을 수 있게 된다.In the above embodiment, the output transistors for data output is divided into two, but even when divided into three or more, at least one output transistor is controlled to start conducting earlier than the remaining output transistors, and this conduction start time is the fastest. By setting the channel width of the output transistors to be smaller than the channel widths of the remaining output transistors, the same effect as in the above embodiment can be obtained.
또 상기 실시예에서는 ˝0˝데이터 출력용 N챈널 출력트랜지스터를 복수개로 분할했지만, 역으로 ˝1˝데이터 출력용 P챈널 출력트랜지스터를 복수개로 분할하고, 그중 적어도 1개의 출력트랜지스터를 나머지 출력트랜지스터보다 빨리 도통개시되도록 제어하며, 이 도통개시시각이 가장 빠른 출력트랜지스터의 챈널폭을 나머지 출력트랜지스터의 챈널폭보다도 작게 설정해 놓음으로써, ˝1˝데이터 출력시의 전원전위의 언더슈우트(under shoot)를 줄임과 더불어 데이터출력시간을 고속화할 수 있게 된다.In the above embodiment, the N channel output transistor for data output is divided into plural, but conversely, the P channel output transistor for data output is divided into plural and at least one of the output transistors conducts faster than the remaining output transistors. The conduction start time is set so that the channel width of the fastest output transistor is smaller than the channel widths of the remaining output transistors, thereby reducing the undershoot of the power potential during data output. In addition, the data output time can be increased.
더욱이, 상기한 바와같이 ˝0˝데이터 출력용 출력트랜지스터의 분할 및 ˝1˝데이터 출력용 출력트랜지스터의 분할을 병용해도 좋은바,그 일례로서 각가 2개로 분할한 경우의 데이터 출력회로를 제3도에 도시해 놓았다. 여기서, 도면중 참조부호 51및 52는 분할된 P챈널 출력트랜지스터로서, 작은 챈널폭[W(51)]을 갖는 출력트랜지스터 (51)의 게이트에 출력제어용 인버터(7)의 출력(N)이 접속되어 있고, 출력버퍼회로(8)의 출력단(d)과 큰 챈널폭[W(52)]을 갖는 P챈널 출력트랜지스터(52)의 게이트간에 신호지연회로(10)가 접속되어 있다. 그 밖의 구성은 제1도에 도시된 구성과 동일하므로 제1도와 동일한 참조부호를 붙여 놓았다. 또, 상기 신호지연회로(10)는 상기 신호지연회로(9)와 동일한 구성을 갖는 바, 이들 신호지연회로(9, 10)를 1개의 신호지연회로로 겸용하도록 해도 좋다.Further, as described above, the division of the output transistor for data output and the division of the output transistor for data output may be used in combination. As an example, a data output circuit in the case of dividing into two pieces is shown in FIG. I did it. Here, reference numerals 5 1 and 5 2 in the drawings denote the divided P channel output transistors, and the output of the output control inverter 7 at the gate of the output transistor 5 1 having a small channel width W (5 1 ) ( N) is connected, and the
상기 제3도에 도시된 데이터 출력회로에 의하면, ˝0˝데이터 출력시의 접지전위의 오버슈우트 및 ˝1˝데이터 출력시의 전원전위의 언더슈우트를 각각 줄일 수 있을 뿐만 아니라 데이터 출력시간의 고속화가 가능하게 된다.According to the data output circuit shown in FIG. 3, the overshoot of the ground potential at the time of # 0 'data output and the undershoot of the power potential at the time of # 1' data output can be reduced as well as the data output time. Speed can be increased.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 변기한 참조부호는 본 발명의 이해를 용이하게 하기위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.On the other hand, reference numerals in the constituent elements of the scope of the claims of the present invention is for facilitating the understanding of the present invention, it is written with the intention to limit the technical scope of the present invention to the embodiments shown in the drawings no.
[발명의 효과][Effects of the Invention]
이상 설명한 바와같이 본 발명의 데이터 출력회로에 의하면, 반도체 집적회로의 데이터 출력시간의 고속성을 떨어뜨리지 않고 데이터출력시의 전워전위 및 접지전위의 교란을 충분히 억제할 수 있기 때문에, 특히 고속의 데이터 엑세스가 요구되는 메모리 집적회로 등에 채용하기 알맞다.As described above, according to the data output circuit of the present invention, since the disturbance of the electric potential and ground potential during data output can be sufficiently suppressed without degrading the high speed of the data output time of the semiconductor integrated circuit, in particular, high speed data It is suitable for employing a memory integrated circuit or the like requiring access.
Claims (2)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP63035613A JPH01212023A (en) | 1988-02-18 | 1988-02-18 | Data output circuit |
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Families Citing this family (1)
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Family Cites Families (1)
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Also Published As
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JPH01212023A (en) | 1989-08-25 |
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