KR930000583B1 - 터널링 기술을 이용한 단일트랜지스터 eeprom셀 - Google Patents

Abstract

내용 없음.

Description

터널링 기술을 이용한 단일트랜지스터 EEPROM셀

제1도는 종래의 두개의 트랜지스터로 구성된 EEPROM셀의 단면도.

제2a도는 본 발명에 의한 단일트랜지스터로 구성된 EEPROM셀의 단면도.

제2b도는 본 발명에 의한 단일트랜지스터로 구성된 EEPROM셀의 등가회로도.

제2c도는 본 발명에 의한 단일트랜지스터로 구성된 EEPROM셀의 평면도.

제3a 및 3b도는 본 발명의 EEPROM셀의 프로그램 및 소거 작동후의 MOS일반적인 ID-VD 특성곡선도.

제3c도 및 제3d도는 본 발명의 EEPROM셀의 프로그램 및 소거동작후의 ID-VG특성 곡선도.

제3e도는 본 발명의 EEPROM셀의 소거작동후 플로링 폴리 채널영역의 ID-VG특성곡선도.

제4도는 본 발명에 의한 새로운 형태의 단일트랜지스터 셀을 4개로 배열시킨 상태의 레이 아웃트(LAYOUT)도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘웨이퍼 2 및 2' : N+도핑영역

3 : 버리드(BURRIED)N+영역 4 및 4' : 산화물층

5 : 소스 6 : 드레인

7 : 콘트롤 게이트 8 : 폴리 2

9 : 산화막층 l0 : 터널산화물층

11 : ONO층(OXIDE-NITRIDE-OXIDE LAYER)

12 : 플로팅 폴리(폴리 l) 13 : N+도핑영역

14 : 셀렉터 게이트 15 : 버리드 N+영역

본 발명은 터널링 기술을 이용한 단일트랜지스터 EEPROM셀에 관한 것으로, 특히 상기 EEPROM셀의 면적을 줄이기 위하여, 버리드 N+영역 위에 터널산화물을 통해 상기 버리드 N+영역과 플로팅 폴리(FLOATING POLY)사이를 포울러 노델름 터널 기술(FOWLER-NORDHEIM TUNNELING MECHANISM)에 의한 터널기법으로 프로그램과 소거(PROGRAM AND ERASE)작용을 하는 플로팅 폴리를 지닌 단일 제어게이트 형태의 단일트랜지스터 EEPROM셀에 관한 것이다.

종래의 EEPROM셀의 구조에는 두개의 트랜지스터로 구성된 셀로서, 한개의 트랜지스터는 셀의 동작을 선택하는 소자로 사용되며, 또 다른 트랜지스터는 데이타의 프로그램과 소거를 수행할 수 있는 구조로 되어 있었다. 그러나, 이러한 셀의 구조에서는 두개의 트랜지스터로 구성되므로 그 만큼 셀의 면적을 많이 차지하여, 고집적 EEPROM셀 소자 제작시 셀의 크기가 큰 문제점으로 주어졌다.

따라서, 본 발명은 상술한 문제점을 해소하기 위하여 셀의 동작을 선택하는 트랜지스터 소자를 제거하고 이소자의 역할을 트랜지스터의 드레인, 소스 및 게이트 단자에 인가하는 전압을 조절할 수 있는 하나의 트랜지스터로 구성된 EEPROM셀을 제공하여 셀의 면적을 줄이는데 그 목적이 있다.

본 발명에 의하면, 두개의 트랜지스터의 EEPROM셀 구조에서 셀렉터 게이트를 제거하고 드레인 영역의 N+도핑영역을 없애며 소스영역과 접촉된 버리드 N+영역을 제거하여 그 만큼의 영역을 감축시킴으로써, 셀의 면적을 그만큼 줄일 수 있어, 고지적 반도체 소자의 구조에서 가장 중요시되는 셀의 면적을 줄일 수 있는 커다란 장점이 있다.

이하, 본 발명을 첨부된 도면을 참조로하여 더욱 상세히 설명하기로 한다.

제1도는 종래의 2개의 트랜지스터 구조를 사용한 셀의 단면도로서, 그 구조를 살펴보면 실리콘 웨이퍼기판(1)에 버리드 N+영역(3 및 15)을 웨이퍼 내부에 매장하기 위한 공정으로, 마스크 패턴을 실리콘 웨이퍼(1)상부에 형성하고 N+영역을 도핑하여 버리드 N+영역(3 및 15)형성한다.

그리고 산화물층(4 및 4')을 버리드 N+영역(3 및 15)위에 침착하고 산화막층(9)을 버리드 N+영역(3)과 버리드 N+영역(15)사이에 침착한 다음, 터널산화물층(10)의 두께를 예를들어, 100Å 정도로 산화물층(4) 중간부분에 형성한 후 저하를 저장하는 플로팅 폴리(12)를 두개의 버리드 N+영역(3 및 17)위에 침착시킨다음, 그 상부에 ONO층(11)을 침착시킨다. 다음, ONO층(11)상부에 폴리 2(8)를 두개의 버리드 N+영역 상부에 연결되도록 침착하여 동시에 셀렉터 게이트 전극부분의 폴리 2(15)를 침착하고 소스 N+도핑영역(2), 드레인 N+도핑영역(2) 및 드레인(6)과 채널을 형성하는 N+도핑영역(13)을 이온 주입하여 형성하는 공정의 순서로 이루어진다.

그 동작상태를 살펴보면, 상기 두개의 트랜지스터 구조로된 EEPROM셀을 셀릭터 게이트(14)단자에 양(+)전압이 인가되어야 드레인 N+도핑영역(2)과 N+도핑영역(13)사이에 채념이 형성되어, 드레인의 전압이 버리드 N+영역으로 전달되어, 부상전극인 플로팅 폴리(12)에 터널링 기술에 의해 전하가 축적되거나 소거하는 동작을 한다.

즉, 콘트롤 게이트(7)에 영(0)전압이 인가되고 드레인(6)에 양(+)전압이 인가되면 플로팅 폴리(12)와 버리드 N+영역(3)사이에 전위차가 발생, 터널링 효과가 발생되어 플로팅 폴리(12)의 전자가 버리드 N+영역(3)으로 이동되어 소거가 일어난다. 반대로 콘트롤 게이트(7)에 양(+)전압이 인가되어 드레인(6)에 영(0)전압이 인가되면, 플로팅 폴리(12)와 버리드 N+영역(3) 사이에 반대방향의 전압 차이가 형성되어 버리드 N+영역(3)의 전자가 플로팅폴리(12)로 이동되어 전자가 축적되어 프로그램의 상태가 된다. 이와 같은 동작을 셀릭터 게이트(14)가 선택된 상태에서만 가능한 동작이다.

그런데, 제1도의 종래의 EEPROM셀 구조는 상술한 바와 같이 셀릭터 게이트와 콘트롤 게이트가 사용된 두개의 트랜지스터 EEPROM셀로서, 그만큼 셀의 면적이 넓게되므로 셀의 집적도가 떨어지는 문제가 있었다.

제2a도는 본 발명의 단일트랜지스터 EEPROM셀의 구조로된 셀의 단면도로서, 그 구조를 살펴보면, 실리콘 웨이퍼(1)상에 버리드 N+영역(3)을 실리콘 웨이퍼(1)의 내부에 형성시키고, 산화물층(4)을 버리드 N+영역(3)위에 침착시키고 버리드 N+영역(3)과 소스 N+도핑영역(2)사이에 산화막층(9)을 침착시킨다음, 산화물층(4)을 제거하여 터널산화물층(10)을 형성시킨다.

다음 단계로 산화물층(4)위와, 소스 N+도핑영역(2) 및 버리드 N+영역(3)중간 부분 산화막층(9)위까지 플로팅 폴리(12)을 침착시키고 플로팅 폴리(12)상부에는 ONO층(11)을 침각하여 캐패시터 용량을 크게하여, 셀의 크기가 줄어듬에 따라 연결비의 감소를 제거한다.

ONO층(11)상부에는 폴리 2(8)를 산화물층(4)에서 소스 N+도핑영역(2)까지 침착시키고 드레인 N+도핑영역(2) 및 소스 N+도핑영역(2) 및 소스 N+도핑영역(2)을 이온주입시켜 형성한 다음, 소스(5) 및 드레인(6) 전극을 형성시킨 콘트롤게이트(7)만으로 구성된 단일 트랜지스터 EEPROM셀을 형성하였다. 이는 종래의 두개의 트랜지스터의 EEPROM셀의 구조에서 N+도핑영역(13)및 버리드 N+영역(15)을 제거하고 버리드 N+영역(15)과 그위의 산화물층(4')을 제거하여 셀의 면적을 줄여서 접적도를 개선시킨 셀구조를 형성하였다.

여기에서 주지할 것은 제1도 및 제2a도에서 명세서 설명을 간략화하기 위하여 후에 형성되는 PSG층이나 소스 및 게이트 전극상에 형성되는 메탈층은 생략하고, 본 발명에 기술요지에 관련된 부분만을 상세히 도시하고 있다.

제2b도는 제2a도의 본 발명 단일트랜지스터로 구성된 EEPROM셀의 등가회로로서, Vtun을 구하기 위하여 보다 알기 쉽게 나타낸 것으로, 본 발명의 EEPROM셀의 각 영역에서 정전용량 C를 살펴보면, Cfox는 필드영역에서 플로팅 폴리와 실리콘 웨이퍼 사이의 용량으로서, 여기서 필드영역이란 제2c도에서 나타낸바와 같이, 동작영역을 벗어나서 외각 폴리와 실리콘 웨이퍼(1)사이에 전장이 발생하는 영역을 나타내며, Cgox1는 동작영역에서 플로팅 폴리(12)와 실리콘 웨이퍼(1)사이에 발생되는 용량이며, Cboxl은 터널 산화물층(10)오른쪽 부분에서 플로팅 폴리(112)와 버리드 N+ 영역(3)사이의 용량이며,Ctun은 터널산화물(10)을 통하여 플로팅 폴리(12)와 버리드 N+영역(3)사이의 용량이며, Cbox2 터널산화물(l0) 왼쪽부분의 플로링 폴리 12)와 버리드 N+영역(3)사이의 용량이다.

그리고 Cpp는 폴리 2(8)와 플로팅 폴리층(12)양단의 용량이며, Cgox2는 폴리 2(8)와 실리콘 웨이퍼(1)사이의 용량이며, Ctun〉Cboxl, Cbox2, Cgoxl〉Cfox이므로, 계산식에서는 Cbox와 Cboxl, Cbox2는 생략하기로 한다.

이러한 구성을 참조로 그 동작을 살펴보면, 콘트롤 게이트(7)와 드레인(6)에 인가하는 전압의 조건에 따라 버리드 N+영역(3)과 플로팅 폴리(12)(폴리 1)와의 전위차가 터널산화물층(10)을 통해 전자가 터널링하는 전압만큼 터널산화물층(10)양단에 걸렸을 때, 터널산화물층(10)을 통하여 포울러 노델름 터널링 기술(FOWLER-NORDHEIM TUNNELING MECHANISM)에 의한 전자 터널링으로 버리드 N+영역(3)전자가 플로팅 폴리(12)에 모이거나 플로팅 폴리(12)의 전자가 버리드 N+영역(3)쪽으로 빠져나가므로써, 셀의 임계전압(VT)을 변화시켜, 셀의 동작상태를 구분케 해준다.

본 발명의 이러한 구분동작을 더욱 상세히 기술해 보면, 셀의 프로그램을 위한 동작상태는 상기의 설명한바와 같이, 콘트롤 게이트 단자(7)에 예를들어 16(V)의 전압을 인가하고 드레인(6)과 소스단자(5)는 O(V)를 인가한다면, 플로팅 폴리(12)와 버리드 N+영역(3)간의 전압차는 다음(1)식에 의해

로 발생하며, 버리드 N+영역(3)의 전자가 터널산화물층(10)을 터널링하여 플로팅 폴리(12)에 모여 프로그램 상태가 되며, 임계전압(VT)을 증가시킨다.

한편, 셀의 소거를 위한 동작상태는 드레인단자(6)에 예를들어 13(V)전압을 콘트롤 게이트(7)에-3(V)전압을 각각 인가하고 소스단자(5)는 단선시켜 놓으면, 플로팅 폴리(12)와 버리드 N+영역(3)의 전압차로 다음(2)식에 근거하여,

만큼의 전압차이가 발생, 플로팅 폴리(12)에 축적된 전자가 버리드 N+영역(3)으로 빠져나감으로써 셀의 소거 동작이 되고 임계전압(VT)올 감소시킨다.

또한, 인가된 전압에 의하여 셀의 비동작을 나타내면,

첫째로, 드레인단자(6)에 예를들어 13(V)전압을 인가하고 소스단자(5)는 단선시킨 반면 콘트롤 게이트단자(7)에 6(V)전압을 인가하면, 터널산화물층(10)양단간의 전압차이는 다음(3)식으로 나타난다.

이때, Vtun은 전자의 터널링이 일어날 수 있는 전압보다 낮으므로 아무런 상태의 변화가 없다.

둘째로,드레인단자(6)에 OV를 소스단자(5)는 단선시키고 콘트롤 게이트 단자(7)에 -3V를 인가하면 터널링 산화물층(10) 양단의 전압차는 다음(4)식에 의거하여

나타나지만, 이때에는 Vtun은 전자의 터널링이 얼어나는 전압보다 낮으므로,아무런 전자의 이동이 없게된다.

셋째, 드레인단자(6)에 OV, 소스단자(5)는 단선시키고 콘트롤 게이트 단자(7) 6V 전압을 인가하면, 터널링 산화물층(10)양단에 전압차는 다음(5)식에 의거하여

로 나타나지만, 이 전압 역시도 전자의 터널링이 일어날 수 있는 전압보다 낮으므로 플로팅 폴리(12)의 상태는 변화되지 않으므로 위의 세 경우는 원래의 상태가 지속된다. 따라서, 특정한 전압을 각 단자에 인가한다면 셀의 동작의 선택여부를 결정할 수 있게 되므로, 본 발명에서는 셀렉터 게이트를 제거하여 각 단자의 바이어스에 의거 그 역할을 대신할 수 있게 된다.

한편, 셀의 프로그램 및 소거의 상태를 확인하는 판독동작은 드레인단자(6)에 예를들어 5V 전압, 콘트롤게이트 단자(7)에 2.5V 전압, 소스단자(5)에 OV를 인가하여, 셀의 임계전압(VT)에 따라서 구별할 수 있다. 따라서 폴리 2와 실리콘 웨이퍼 사이는 언제나 약 0.5V-1.0V의 임계전압(VT)을 가지며,프로그램된 셀은 플로팅 폴리 채널지역 임계전압이 4-5V이므로, 게이트에 2.5V의 전압에 의해서는 드레인과 소스사이 전류가 흐르지 않으므로 턴오프(TURN OFF)상태이며, 소거된 셀의 플로팅 폴리의 채널지역 임계전압은-3V--4V이고 폴리 2와 실리콘 웨이퍼의 임계전압 0.5-1.0V이므로, 콘트롤 게이트에 인가되는 2.5V 전압에 의해 드레인과 소스사이에 전류가 흘러 턴온(TURN ON)상태가 되므로 셀의 프로그램 및 소거의 상태를 판독할 수 있게 된다.

제2c도는 본 발명의 EEPROM셀의 평면도로서 동작영역과 필드(FIELD)영역을 구분할 수 있고 셀구조의 형성하는 용량을 확인 할수 있다.

제3a도 및 3b도는 본 발명 EEPROM셀의 일반적인 MOS 특성을 프로그램시 및 소거동작시 ID-VD 특성 곡선으로, 셀의 프로그램 동작은 소거동작 보다 콘트롤 게이트에 전압을 대략 3-4V 정도 높이 인가하여야 동일한 전류가 흐르는 것을 알수 있다.

제3c도 및 3d도는 본 발명의 EEPROM셀의 프로그램 및 소거동작후 ID-VG 특성곡선도를 나타낸 것으로, 프로그램이 된 상태 즉 플로팅 폴리에 전자가 많이 축적되어 다시 N+영역과 소스전극에 채널을 형성하는데 필요한 임계전압이 소거된, 즉 플로핑 폴리에 전자가 축적되지 않은 상태보다 높다는 것을 나타내고있는데, 임계전압은 X축 절편과 VD 전압에 의거 결정되는데 다음(6)식에 의거 임계전압(VT)

X축 절편은 도면하단의 X절편으로 표시한 것이고 프로그램시 임계전압은 4.32V이고, 소거시 임계전압은(6)식에 의거 0.802V가 됨을 알수 있다.

제3e도는 본 발명 EEPROM셀의 소거동작후의 플로팅 폴리 채널영역의 ID-VG 특성곡선도로서 (6)식에의해 대입하면-3.88V임을 알수 있다.

제4도는 본 발명에 의한 새로운 형태의 단일트렌지스터 EEPROM셀을 4개로 배열시킨 레이아웃도로서, 보다 집적된 반도체 소자의 이상적인 상태를 도시한다.

본 발명은 상술한 바와 같이 셀의 면적을 줄일 수 있는 획기적인 발명으로서, 종래에는 단일트랜지스터 EEPROM셀은 프로그램 동작시 채널-핫-일렉트론 인젝션 메카니즘(CHANNEL HOT ELECTRON INJECTION MECHANISM)을 사용하며, 소거동작시 터널링 메카니즘(TUNNELING MECHANISM)을 사용한 프로그램 동작을 할때 셀당 수 mA의 높은 전류가 필요로하여 많은 셀을 집적시킨 소자에서는 외부에서 필히 전원을 별도로 인가해 주어야만 하였으나, 이러한 별도의 외부전원을 인가하는 대신 상기에서 설명한 두개의 트랜지스터를 이용한 EEPROM셀을 사용하였다. 그러나 셀의 면적이 넓어 집적도가 낮아지는 큰 문제점이 존재하였으나, 본 발명의 단일 트랜지스터 EEPROM셀은 프로그램 및 소거동작시에 터널링 메카니즘만 사용하기 때문에 셀의 전류 소모가 수㎂ 정도로 작아서 별도의 전원을 인가하지 않아도 된다. 또한, 본 발명은 상기의 두개의 트랜지스터 EEPROM셀을 사용한 소자보다 4배의 집적도를 개선시키게 되었다.

Claims (1)

1. EEPROM셀에 있어서, EEPROM셀을 선택하는 선택트랜지스터를 별도로 구비하지 않고 각각의 EEPROM셀에 선택트랜지스터 기능을 가진 단일 EEPROM셀로 구비되도록, 실리콘 웨이퍼의 예정된 부분에 드레인 N+영역과 소스 N+영역이 각각 형성되고, 드레인과 소스사이의 셀 채널영역에 드레인 N+영역과 접속되는 버리드 N+영역이 실리콘 웨이퍼 소정부분에 형성되고, 버리드 N+영역 상부에는 터널산화막이 구비된 두꺼운 산화물층이 형성되고, 셀 채널영역의 실리콘 웨이퍼 상부면에 게이트 산화막이 형성되고, 산화물층 상부에서 셀 채널영역의 게이트 산화막의 소정부분까지 플로팅 게이트가 형성되고, 플로팅 게이트 상부면에 절연층이 형성되고, 이 절연층 상부 및 게이트 산화막 상부에 제어게이트용 도전층이 형성되는 것을 특징으로 하는 터널링 기술을 이용한 단일 트랜지스터 EEPROM셀.

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