본 발명은 복합 운용방식의 DM(Delta Modulation) 통신 시스템의 송신회로에 관한 것으로, 특히 채널(Channel)당 1비트(Bit)로 구성된 DM통신 시스템의 디지탈 (Digital) 트렁크(Trunk) 송신회로에 있어서 다중화된 15채널 정보 또는 이를 복합 구성한 30채널 정보를 송신하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission circuit of a DM (Delta Modulation) communication system of a complex operation method, and more particularly to a digital trunk transmission circuit of a DM communication system composed of 1 bit per channel. The present invention relates to a circuit for transmitting multiplexed 15-channel information or 30-channel information including the same.
현재 아나로그(Analog)신호를 디지탈 형태로 변환하는 변조방식의 하나로서 DM이 널리 사용되고 있다. 상기 DM은 현시점의 신호치를 1샘플(Sample) 간격만큼 과거의 시점에서 양자화된 진폭치와 비교하고, 앞의 값에 비하여 높은가 낮은가에 따라서 ＂1＂인가 ＂0＂인가의 2진 부호로 부호화한다.Currently, DM is widely used as one of modulation methods for converting an analog signal into a digital form. The DM compares the current signal value with an amplitude value quantized at a past time point by one sample interval, and encodes a binary code of '1' or '0' depending on whether it is higher or lower than the previous value. .
한편 상기와 같이 변조된 디지탈 형태의 신호를 일반적으로 시분할 다중 방식으로서 다중화하여 송신 및 수신을 한다. 또한 상기와 같이 DM방식으로 변조된 디지탈 데이타의 송수신은 통상적으로 15채널의 정보량을 512Kbps 정보 전송율로서 송수신하거나 30채널의 정보량을 102Kbps 정보 전송율로서 송수신한다. 그리고 상기 다중화 정보는 전송율에 따라 프레임(frame) 구조 및 프레임 배열 신호가 다르게 된다. 즉, 15채널의 다중화된 정보는 제1a도와 같이 채널수가 16채널로 된 512Kbps 정보 전송율의 프레임 구조를 갖는다. 이때 트래픽(Traffic) 채널은 15채널(CH1~CH15)이 되며 제1채널(CHO)은 프레임 배열신호를 갖는 프레임 채널이 된다. 또한 30채널의 다중화된 정보를 제1b도와 같이 채널수가 32채널로 된 1024Kbps 정보 전송율의 프레임 구조를 갖는다. 이때 트랙픽 채널은 30채널(CH2~CH31)이 되어 제1채널(CH0)은 항상 논리 ＂1＂가 삽입되어 제2채널(CH1)은 프레임 배열 신호를 갖는 프레임 채널이 된다.Meanwhile, the modulated digital signal is multiplexed as a time division multiplexing scheme to transmit and receive. In addition, transmission and reception of digital data modulated by the DM method as described above typically transmits and receives 15 channels of information at 512 Kbps information rate or 30 channels of information at 102 Kbps information rate. The multiplexing information has a different frame structure and frame arrangement signal depending on the transmission rate. That is, the 15-channel multiplexed information has a frame structure of 512 Kbps information rate with 16 channels as shown in FIG. At this time, the traffic channel is 15 channels (CH1 to CH15) and the first channel (CHO) is a frame channel having a frame array signal. In addition, as shown in FIG. 1B, the 30-channel multiplexed information has a frame structure of 1024 Kbps information rate with 32 channels. At this time, the traffic channel is 30 channels CH2 to CH31, and the first channel CH0 is always inserted with logic # 1, and the second channel CH1 is a frame channel having a frame array signal.
따라서 본 발명의 목적은 복합 운용 방식 DM통신 시스템의 송신회로에 있어서, 각각 다른 프레임 구조 및 프레임 배열신호를 갖는 15채널의 다중화된 정보 또는 이를 복합구성한 30채널의 다중화된 정보를 송신할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is a circuit for transmitting 15-channel multiplexed information having a different frame structure and frame arrangement signal or 30-channel multiplexed information including the same in a transmission circuit of a hybrid operation type DM communication system. In providing.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 정보전송율에 따른 프레임 포멧도로서 상기한 바와 같다.1 is a frame format diagram according to an information rate, as described above.
제2도는 본 발명에 따른 회로도로서, 32KHz의 프레임 동기신호(FS)를 반전시켜 반전 프레임 동기신호를 출력하는 인버터(G1)와, 상기 반전 프레임 동기신호와 1024KHZ의 반전 제1클럭신호를 입력하여 상기 제1클럭신호가 2분주된 512KHZ의 반전 제2클럭신호를 출력하는 클럭신호 분주부(10)와, 상기 반전 프레임 동기신호와 상기 반전 제1클럭신호와 반전 제1클럭신호를 입력하여 제1-제4인에이블(Enable) 신호(E1-E4)를 출력하는 인에이블신호발생부(20)와, 상기 반전 프레임 동기신호를 입력하여 제1프레임 배열신호(F)를 발생하는 프레임 배열 신호 발생부(30)와, 15채널 또는 30채널 모드를 선택하는 모드 선택신호(S)와 상기 제1-제2인에이블 신호(E1-E2)와 전원전압(Vcc)과 상기 제1프레임 배열신호(F)를 입력하여, 상기 제1-제2인에이블 신호(E1-E2)와 상기 모드 선택신호(S)에 의해 제어되어 상기 전원전압(Vcc)에 의한 논리 ＂1＂의 제2프레임 배열신호 또는 제1프레임 배열신호(F)를 출력하는 제1멀티플렉서(40)와, 15채널 또는 30채널의 다중화 정보와 상기 제3-제4인에이블신호(E3-E4)와 상기 제1-제2프레임 배열신호(F 또는 ＂1＂)를 입력하여 상기 제3-제4인에이블신호(E3-E4)에 의해 15채널 또는 30채널의 다중화 정보에 상기 제1 또는 제2프레임 배열신호(F. ＂1＂)를 삽입하여 1024Kbps의 제1송신 데이타 또는 521Kbps의 제2송신 데이타를 출력하는 제2멀티플렉서(50)와, 상기 반전 제1클럭신호를 입력하여 반전시켜 제1클럭신호(CLK1)를 출력하는 인버터(G4)와, 상기 제2멀티플렉서(50)로 부터 1024Kbps의 상기 제1송신 데이타가 출력될 때 상기 제1송신 데이타를 입력단(D)으로 입력하여 클럭단(CP4)으로 입력되는 제1클럭신호(CLK1)에 의해 타이밍을 조정하여 출력단(Q4)으로 출력하는 D플립플롭(DF4)과, 상기 반전 제2클럭신호를 입력단(D5)으로 입력하여 클럭단(CP5)으로 입력되는 상기 제1클럭신호(CLK1)에 의해 반전 제2클럭신호를 소정 주기만큼 지연시켜 제3클럭신호(CLK3)를 출력하는 D플립플롭(DF5)과, 상기 제2멀티플렉서(50)로 부터 512Kbps의 상기 제2송신 데이타가 출력될 때 상기 제2송신 데이타를 입력단(D6)으로 입력하여 클럭단(CP6)으로 입력되는 제3클럭신호(CLK3)에 의해 타이밍을 조정하여 출력단(Q6)으로 출력하는 D플립플롭(DF6)과, 상기 제1-제2송신 데이타와 상기 제1클럭신호(CLK1)와 상기 제3클럭신호(CLK1)를 입력하여 상기 모드 선택신호(S)에 따라 제1송신 데이타와 제1클럭신호(CLK1) 또는 제2송신 데이타와 제3클럭신호(CLK3)를 출력하는 제3멀티플렉서(60)로 구성된다. 상기 제2도의 구성중 클럭신호 분주부(10)는 상기 반전 제1클럭신호와 상기 반전 프레임 동기신호를 입력하여 부논리곱하여 세트신호를 출력하는 앤드게이트(G2)와, 상기 세트신호에 의해 세트되어 출력단과 입력단(D1)이 서로 접속되고 클럭단(CP1)으로 입력되는 반전 제1클럭신호를 2분주하여 반전 제2클럭신호를 출력단(Q1)으로 출력하는 D플립플롭(DP1)으로 구성된다.2 is a circuit diagram according to the present invention, inverting the frame synchronization signal FS of 32 KHz to invert the frame synchronization signal. 
인에이블 신호 발생부(20)는 상기 반전 프레임 동기신호를 입력단(D2)으로 입력하여 클럭단(CP2)으로 입력되는 반전 제1클럭신호에 의해 제1인에이블 신호(E1)를 출력단(Q2)으로 출력하고 반전 제1인에이블 신호를 반전 출력단으로 출력하는 D플립플롭(DF2)과, 상기 반전 프레임 동기신호를 입력단(D3)으로 입력하여 클럭단(CP3)으로 입력되는 반전 제2클럭신호에 의해 제3인에이블 신호(E3)를 출력단(Q3)으로 출력하여 제4인에이블 신호(E4)를 반전 출력단으로 출력하는 D플립플롭(DF3)과, 상기 반전 제1인에이블 신호와 상기 반전 제3인에이블 신호(E3)를 입력하여 논리곱하여 제2인에이블 신호(E2)를 출력하는 앤드게이트(G3)로 구성된다. 또한 상기 모드 선택신호(S)는 15채널의 다중화 정보가 입력될 때는 논리 ＂0＂이, 30채널의 다중화 정보가 입력될 때는 논리 ＂1＂이 되도록 설정한다.The enable signal generator 20 is the inverted frame synchronization signal Is input to the input terminal D2 and the inverted first clock signal input to the clock terminal CP2. Outputs the first enable signal E1 to the output terminal Q2 and inverts the first enable signal. Invert output stage The flip-flop DF2 and the inverted frame synchronization signal Second clock signal inputted to the input terminal D3 and input to the clock terminal CP3 Outputs the third enable signal E3 to the output terminal Q3, thereby inverting the fourth enable signal E4. D flip-flop DF3 and the inverted first enable signal And an AND gate G3 for inputting and inverting the inverted third enable signal E3 to output a second enable signal E2. The mode selection signal S is set so that the logic '0' is inputted when the multiplexing information of 15 channels is input and the logic '1' is input when the multiplexing information of the 30 channel is input.
제3도는 제2도의 각 부분의 동작 타이밍도로서 (A)는 제1송신 데이타와 제1클럭신호(CLK1)를 송신할 때의 각 부분의 타이밍도이다.FIG. 3 is an operation timing diagram of each part of FIG. 2, and (A) is a timing diagram of each part when transmitting the first transmission data and the first clock signal CLK1.
(B)는 제2송신 데이타 제3클럭신호(CLK3)를 송신할 때의 각 부분의 타이밍도이다.(B) is a timing chart of each part when the second transmission data third clock signal CLK3 is transmitted.
이하 본 발명에 따른 제2도의 동작예를 제3도의 동작 타이밍도를 참조하여 상세히 설명한다.An operation example of FIG. 2 according to the present invention will now be described in detail with reference to the operation timing diagram of FIG. 3.
지금 교환 시스템(도시하지 않았음)에서 교환이 이루어진 30채널의 음성 다중화정보가 입력되고 모드 선택신호(S) 논리 ＂1＂이 입력되면, 프레임 동시신호발생회로(도시하지 않았음)로 부터 출력되는 32KHZ의 프레임 동기신호(FS)가 인버터(E1)에 의해 제3a도의 (a)와 같이 반전되어 프레임 동기신호가 출력된다. 그리고 앤드게이트(G2)는 시스템 클럭 발생부(도시하지 않았음)로 부터 출력되는 제3a도의 (b)와 같은 102KHZ의 반전 제1클럭신호와 상기 반전 프레임 동기신호를 입력하여 부논리곱함으로써 세트신호를 D플립플롭(DF1)의 세트단(SD)에 출력한다. 또한 상기 D플립플롭(DF1)은 상기 세트신호에 의해 세트되고 클럭단(CP1)에 상기 반전 제1클럭신호를 입력하여 2분주함으로서 제3a도의 (c)와 같은 512KHZ의 반전 제2클럭신호를 출력단(Q1)으로 출력한다. 또한 D플립플롭(DF2)은 상기 반전 프레임 동기신호(FS)를 입력단(D2)으로 입력하여, 클럭단(CP2)으로 입력되는 상기 반전 제1클럭신호에 의해 출력단(Q2)으로 제3a도의 (i)와 같은 제1인에이블 신호(E1)를 출력하고, 제3a도의 (j)와 같은 반전 제1인에이블 신호를 반전 출력단으로 출력한다. 그리고 D플립플롭(DF3)은 상기 반전 프레임 동기신호를 입력단(D3)으로 입력하여 클럭단(CP3)으로 입력되는 상기 반전 제2클럭신호에 의해 제3a도의 (g)와 같은 제3인에이블 신호(E3)를 출력단(Q3)으로 출력하여 제3a도의 (h)와 같은 제4인에이블 신호(E4)를 반전 출력단으로 출력한다. 이때 앤드게이트(G3)는 상기 반전 제1인에이블 신호와 상기 제3인에이블 신호(E3)를 입력하여 논리곱하여 제3a도의 (k)와 같은 제2인에이블 신호(E2)를 출력한다.When the voice multiplexing information of 30 channels exchanged in the switching system (not shown) is input and the mode selection signal S logic # 1 is inputted, the signal is output from the frame simultaneous signal generating circuit (not shown). The 32KHZ frame synchronizing signal FS is inverted by the inverter E1 as shown in FIG. Is output. The AND gate G2 is an inverted first clock signal of 102 KHZ as shown in FIG. 3A (b) output from a system clock generator (not shown). And the inverted frame synchronization signal Is inputted to a negative logic to output the set signal to the set end SD of the D flip-flop DF1. Also, the D flip-flop DF1 is set by the set signal and the inverted first clock signal is supplied to the clock terminal CP1. Is divided into two and the second clock signal of 512KHZ in the same manner as in FIG. Is output to the output terminal Q1. In addition, the D flip-flop DF2 inputs the inverted frame synchronizing signal FS to the input terminal D2 and the inverted first clock signal input to the clock terminal CP2. Outputs the first enable signal E1 as shown in (i) of FIG. 3a to the output terminal Q2, and inverts the first enable signal as shown in (j) of FIG. 3a. Invert output stage Will print And the D flip-flop DF3 is the inverted frame synchronization signal. To the input terminal D3 and the inverted second clock signal input to the clock terminal CP3 Outputs the third enable signal E3 as shown in (g) of FIG. 3a to the output terminal Q3, and inverts the fourth enable signal E4 as shown in (h) of FIG. Will print At this time, the AND gate G3 is the inverted first enable signal. And the third enable signal E3 are input and logically multiplied to output a second enable signal E2 as shown in (k) of FIG. 3a.
한편 프레임 배열신호 발생부(30)는 상기 반전 프레임 동기신호를 입력하여 제1프레임 배열신호(F)를 출력한다. 그리고 제1멀티플렉서(40)는 상기 모드선택신호(8) 논리 ＂1＂과 상기 제1프레임 배열신호(F)와 전원전압(Vcc)을 입력하여, 상기 모드선택신호(8)가 논리 ＂1＂이므로 제3a도의 (i)와 같이 제1인에이블 신호(E1)가 논리 ＂1＂일 때는 상기 전원전압(Vcc)즉, 논리 ＂1＂의 제2프레임 배열신호(＂1＂)를 출력한다. 또한 제3a도의 (k)와 같이 제2인에이블 신호(E2)가 논리 ＂1＂일때는 상기 제1프레임 배열 신호(F)를 출력한다.On the other hand, the frame array signal generator 30 is the inverted frame synchronization signal Input to output the first frame array signal (F). The first multiplexer 40 inputs the mode selection signal 8 logic # 1 ', the first frame array signal F and the power supply voltage Vcc so that the mode selection signal 8 is a logic # 1. Therefore, as shown in (i) of FIG. 3A, when the first enable signal E1 is logic # 1, the second frame array signal # 1 of the power supply voltage Vcc, that is, logic # 1 is output. do. In addition, as shown in (k) of FIG. 3A, when the second enable signal E2 is logic # 1, the first frame array signal F is output.
한편 제2멀티플렉서(50)는 상기 30채널 정보와 상기 제1멀티플렉서(40)로 부터 출력되는 제1 또는 제2프레임 배열신호(F, ＂1＂)를 입력하여, 제3a도의 (g-h)와 같이 제3인에이블 신호(E3)가 논리 ＂1＂이고 제4인에이블 신호(E4)가 논리 ＂0＂인 기간동안 제3a도의 (e)와 같이 제1채널(CH0)에 상기 제2프레임 배열신호(＂1＂)을 삽입하고 제2채널(CH1)에 상기 제1프레임 배열신호(F)를 삽입하여 다중화한다. 또한 제3a도의 (g-h)와 같이 제3인에이블 신호(E3)가 논리 ＂0＂이고 제4인에이블 신호(E4)가 논리 ＂1＂일 때 상기 30채널 정보를 제3a도의 (e)와 같이 제3채널(CH2)로 부터 제32채널(CH31)에 삽입하여 출력한다. 그러므로 상기 제2멀티플렉서(50)에서 출력되는 신호는 제3a도의 (e)와 같은 1024Kbps 전송율인 32채널의 제1송신 데이타가 된다.On the other hand, the second multiplexer 50 inputs the 30 channel information and the first or second frame array signal F (# 1) output from the first multiplexer 40, and (gh) of FIG. Similarly, during the period in which the third enable signal E3 is logic '1' and the fourth enable signal E4 is logic '0', the second frame is connected to the first channel CH0 as shown in (e) of FIG. 3a. The array signal X1 is inserted and multiplexed by inserting the first frame array signal F into the second channel CH1. In addition, when the third enable signal E3 is logic '0' and the fourth enable signal E4 is logic # 1, as shown in (gh) of FIG. 3a, the 30-channel information is divided into (e) of FIG. In the same manner, the third channel CH2 is inserted into the thirty-second channel CH31 and output. Therefore, the signal output from the second multiplexer 50 becomes the first transmission data of 32 channels having a 1024 Kbps transmission rate as shown in (e) of FIG. 3a.
한편 인버터(G4)는 상기 반전 제1클럭신호을 입력하여 반전시켜 제1클럭신호(CLK1)를 D플립플롭(DF4)의 클럭단(CP4)에 출력한다. 그러므로 상기 D플립플롭(DF4)은 상기 제1송신 데이타를 입력단(D4)으로 입력하여 상기 제1클럭신호(CLK1)에 의해 제3a도의 (f)와 같이 타이밍을 조정하여 제3멀티플렉서(60)에 출력한다. 상기 제3멀티플렉서(60)는 모드 선택신호(S) 논리 ＂1＂과 상기 제1클럭신호(CLK1)와 제3a도의 (f)와 같이 타이밍이 조정된 제1송신 데이타를 입력한다. 이 때 모드선택신호(S)가 논리 ＂1＂이므로 상기 제3멀티플렉서(60)는 출력선(100)으로 제3a도의 (f)와 같이 타이밍이 조정된 제1송신데이타를 출력하고, 출력선(200)으로 상기 제1클럭신호(CLK1)를 출력한다.On the other hand, the inverter G4 is the inverted first clock signal Inverts and outputs the first clock signal CLK1 to the clock terminal CP4 of the D flip-flop DF4. Therefore, the D flip-flop DF4 inputs the first transmission data to the input terminal D4 and adjusts the timing by the first clock signal CLK1 as shown in FIG. Output to The third multiplexer 60 inputs the mode selection signal S logic # 1 ', the first clock signal CLK1, and the first transmission data whose timing is adjusted as shown in (f) of FIG. 3A. At this time, since the mode selection signal S is a logic # 1, the third multiplexer 60 outputs the first transmission data whose timing is adjusted to the output line 100 as shown in FIG. The first clock signal CLK1 is output to 200.
즉, 제1-제2프레임 배열신호(F, ＂1＂)가 삽입된 제1-제2채널(CH0-CH1)과 트랙픽 채널인 제3-제32채널(CH2-CH31)로 구성된 1024Kbps 전송율의 제1송신 데이타와 1024KHZ의 제1클럭신호(CLK1)가 각각 출력선(100,200)으로 출력된다.That is, a 1024 Kbps data rate consisting of the first-second channel (CH0-CH1) into which the first-second frame array signal (F, ＂1＂) is inserted and the third-third-32th channel (CH2-CH31) which is a traffic channel. The first transmission data of and the first clock signal CLK1 of 1024KHZ are output to the output lines 100 and 200, respectively.
한편 15채널의 음성 다중화 정보가 입력되어 모드 선택신호 논리(S) ＂0＂이 입력되면, 인버터(G1)에서 출력되는 반전 프레임 동기신호와 D플립플롭(DF1)에서 출력되는 반전 제2클럭신호와 인에이블 신호 발생부(20)로 부터 출력되는 제1-제4인에이블신호(E1-E4) 및 프레임 배열신호 발생부(30)로 부터 출력되는 제1배열신호(F)는 상기한 30채널의 음성 다중화 정보가 입력될 때와 동일하다. 즉, 제3b도의 (a)는 반전 프레임 동기신호이고, (b)는 반전 제1클럭신호이며, (c)는 반전 제2클럭신호이며, (d)는 제2클럭신호(CLK2)이다. 또한 제3b도의 (h)는 제3인에이블 신호(E3)이고 (i)는 제1인에이블 신호(E1)이며 (j)는 제2인에이블 신호(E2)이다. 그러므로 제1멀티플렉서(40)는 상기 모드 선택신호(S) 논리 ＂0＂과 상기 제1프레임 배열신호(F)와 전원전압(Vcc)을 입력하여, 상기 모드 선택신호(S)가 논리 ＂0＂이므로 제3b도의 (i)와 같이 제1인에이블 신호(E1)가 논리 ＂1＂일 때와 제3b도의 (j)와 같이 제2인에이블 신호(E2)가 논리 ＂1＂일 때 제1프레임 배열신호(F)를 출력한다.On the other hand, when the 15-channel voice multiplexing information is input and the mode selection signal logic S0 is input, the inverted frame synchronizing signal output from the inverter G1 is input. And second inverted clock signal output from D flip-flop DF1 The first to fourth enable signals E1 to E4 output from the enable signal generator 20 and the first array signal F output from the frame array signal generator 30 are the above-mentioned 30. Same as when the voice multiplexing information of the channel is input. That is, (a) of FIG. 3B shows an inverted frame synchronization signal. (B) is the inverted first clock signal (C) is the inverted second clock signal (D) is the second clock signal CLK2. In addition, (h) of FIG. 3B is a third enable signal E3, (i) is a first enable signal E1, and (j) is a second enable signal E2. Therefore, the first multiplexer 40 inputs the mode selection signal S logic # 0, the first frame array signal F and the power supply voltage Vcc so that the mode selection signal S is a logic # 0. I, when the first enable signal E1 is logic # 1, as shown in (i) of FIG. 3b, and when the second enable signal E2 is logic # 1, as in (j) of FIG. The one-frame array signal F is output.
한편 제2멀티플렉서(50)는 상기 15채널 정보와 상기 제1멀티프렉서(40)로 부터 출력되는 제1프레임 배열신호(F)를 입력하여, 제3b도의 (h)는 제3인에이블 신호(E3)가 논리 ＂1＂인 기간동안 제3b도의 (e)와 같이 제1채널(CH0)과 제2채널(CH1)에 상기 제1프레임 배열신호(F)를 삽입하여 다중화 한다. 이때 제4인에이블 신호(E4)는 논리 ＂0＂이 된다. 또한, 제3b도의 (h)와 같이 제3인에이블 신호(E3)가 논리 ＂0＂인 기간동안 상기 15채널 정보가 제3b도의 (e)와 같이 제2채널-제16채널(CH1-CH15)에 삽입되어 출력된다. 그러므로 상기 제2멀티플렉서(50)에서 출력되는 신호는 제3a도의 (e)와 같은 512Kbps 전송율인 16채널의 제2송신 데이타가 된다.Meanwhile, the second multiplexer 50 inputs the 15 channel information and the first frame array signal F output from the first multiplexer 40, and FIG. 3b (h) shows a third enable signal. During the period (E3) of logic # 1, the first frame array signal F is inserted into the first channel CH0 and the second channel CH1 and multiplexed as shown in (e) of FIG. 3B. At this time, the fourth enable signal E4 becomes a logic '0'. Also, as shown in (e) of FIG. 3b, the 15th channel information is the second channel through the 16th channel (CH1-CH15) as shown in (e) of FIG. 3b during the period in which the third enable signal E3 is logical '0'. Is inserted into the output). Therefore, the signal output from the second multiplexer 50 becomes the 16th second transmission data of 512 Kbps transmission rate as shown in (e) of FIG. 3a.
한편 D플립플롭(DF5)은 상기 512KHZ의 반전 제2클럭신호를 입력단(D5)으로 입력하여, 클럭단(CP5)으로 입력되는 1024KHZ의 제1클럭신호(CLK1)에 의해 제1클럭신호(CLK1)의 1/2주기 만큼 쉬프트(shift)시켜 제3b도의 (f)와 같은 제3클럭신호(CLK3)를 출력단(Q5)으로 출력한다. 그러므로 D플립플롭(DF6)는 상기 제2송신 데이타를 입력단(D6)으로 입력하여, 클럭단(CP6)으로 입력되는 상기 제3클럭신호(CLK3)에 의해 제3b도의 (g)와 같이 타이밍이 조정된 제2송신 데이타를 출력한다. 그리고 제3멀티플렉서(60)는 모드 선택신호(S) 논리 ＂0＂과 상기 제3클럭신호(CLK3)와 제3b도의 (g)와 같이 타이밍 조정된 제2송신 데이타를 입력한다. 이때 모드 선택신호(S)가 논리 ＂0＂이므로 상기 멀티플렉서(60)는 출력선(100)으로 제3b도의 (g)와 같이 타이밍이 조정된 제2송신 데이타를 출력하고, 출력선(200)으로 상기 제3클럭신호(CLK3)를 출력한다. 즉, 제1프레임 배열신호(F)가 삽입된 제1채널(CH0)과 트래픽 채널인 제2-제16채널(CH1-CH15)로 구성된 512Kbps 전송율의 제2송신 데이타와 512KHZ의 제3클럭신호(CLK3)가 각각 출력선(100,200)으로 출력된다.Meanwhile, the D flip-flop DF5 is the inverted second clock signal of 512 KHZ. Is inputted to the input terminal D5 and shifted by a half cycle of the first clock signal CLK1 by the first clock signal CLK1 of 1024KHZ inputted to the clock terminal CP5, so that The third clock signal CLK3 as shown in f) is output to the output terminal Q5. Therefore, the D flip-flop DF6 inputs the second transmission data to the input terminal D6, and the timing is changed as shown in (g) of FIG. 3b by the third clock signal CLK3 input to the clock terminal CP6. Output the adjusted second transmission data. The third multiplexer 60 inputs the mode selection signal S logic # 0 ', the third clock signal CLK3 and the second transmission data whose timing is adjusted as shown in (g) of FIG. 3B. At this time, since the mode selection signal S is a logic '0', the multiplexer 60 outputs the second transmission data whose timing is adjusted as shown in (g) of FIG. 3b to the output line 100, and the output line 200. The third clock signal CLK3 is output. That is, the second transmission data having a 512Kbps transmission rate and the third clock signal of 512KHZ including the first channel CH0 into which the first frame array signal F is inserted and the second to sixteenth channels CH1-CH15 which are traffic channels CLK3 is output to output lines 100 and 200, respectively.
상술한 바와 같이 본 발명은 복합 운용 방식 DM통신 시스템의 송신회로에 있어서, 전송율에 따라 각각 다른 프레임 구조 및 프레임 배열신호를 갖는 15채널의 다중화 정보 또는 이를 복합 구성한 30채널의 다중화 정보를 선택하여 송신하는 회로로서 15채널 또는 30채널의 다중화 정보를 송신할 수 있는 이점이 있다.As described above, the present invention provides a transmission circuit of a hybrid operation type DM communication system, which selects and transmits 15-channel multiplexed information having a different frame structure and frame arrangement signal or 30-channel multiplexed information having a complex configuration according to a transmission rate. As a circuit, there is an advantage in that multiplexing information of 15 or 30 channels can be transmitted.
