KR920006261B1 - 반도체장치의 제조방법 및 그 장치 - Google Patents

반도체장치의 제조방법 및 그 장치 Download PDF

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체장치의 제조방법 및 그 장치
제1도는 본 발명에 따른 장치의 제1실시예에 관한 전체구성도,
제2도는 CF4와 O3혼합가스의 마이크모파 방전프라즈마에 의한 실리콘(Si) 및 실리콘산화막(SiO2)의 에칭속도의 온도의존성을 나타낸 그래프,
제3도는 본 발명에 따른 장치의 제2실시예에 관한 전체구성도,
제4도는 CF4와 O2혼합가스의 마이크로파 방전프라즈마에 의한 Si 및 SiO2의 에칭속도와 가스유량비(O2/(CF4十O2))의 관계를 나타낸 그래프,
제5도는 기판재료와 그 산화물의 에칭속도의 비율이 5 이하로 되기위한 에칭조건의 영역을 나타낸 그래프,
제6도 및 제7도는 각각 상기 실시예 장치에 따른 반도체 장치의 제조공정의 일부를 나타낸 공정단면도,
제8도는 본 발명에 따른 장치의 제3실시예에 관한 전체 구성도,
제9도는 제3실시예에 따른 장치를 이용한 반도체장치의 제조공정의 일부를 나타낸 공정단면도,
제10도는 본 발명에 따른 장치의 제4실시예를 나타낸 전체구성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 석영튜브
11,3-3,3-14,8-2,9-0,10-12,10-13 : 피퇴적기판(실리콘웨이퍼)
12,8-6,8-12,10-3,10-6, : 배기펌프 10A : He가스원
10B : SiH4가스원 13 : 외부히터
14 : 프라즈마방전실 15'8-13,10-8 : 마이크로파전원
16 : 프라즈마 17 : 공급관
3-1,8-3,10-11 : 로드실
3-2,3-11,3-20,8-15,8-18,8-19,10-15,10-16,10-17 : 게이트막
3-4,8-1,10-1 : 세정실 3-9,3-19 : 배기계
3-12,3-5,8-4,10-4,10-9 : 적외선히터
3-6,8-7,10-7 : 방전실 3-7 : 밸브
3-10,8-8,10-2 : 퇴적실
3-18,8-5,10-5,10-10 : 석영유리창 3-13,3-15 : 가스공급계
3-16 : 언로드실 6-1 하부실리콘확산층
6-2,6-6 : 다결정실리콘층 6-3 : 절연층
6-5 : 자연산화막층 7-1 : 실리콘기판
7-2 : 실리콘산화물 7-3,9-4 : 산화막
8-9 : 스퍼터링타케트 8-11 : 직류전원
8-14 : 도입계 9-1 : 제1층Al배선
9-2 : 층간절연층 9-3 : 접속구멍
[적용분야]
본 발명은 반도체장치의 제조방법 및 그 장치에 관한 것으로, 특히 중간반도체장치의 표면에 막을 형성시키기 위한 반도체장치의 제조방법 및 그 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
[제1종래예와 그 문제점]
감압 CVD법에 의해 기판상에 다결정실리콘을 퇴적하는데에는, 그 퇴직에 앞서 하부층으로서 예컨대 제조도중의 중간반도체장치의 기판표면의 다결정실리콘층 또는 불순물확산층을 화학적으로 세정(洗淨)한다. 그후 상기 기판은 물로 씻겨지거나 대기중에 방치되거나 함으로써 기판표면에 자연산화막이라는 극히 얇은산화막이 성장되고, 또 상기 기판에다 CVD에 의한 다결정실리콘막을 퇴적하기 위해 반응관에 삽입한 경우에도 역시 상기 산화막이 성장하게 된다. 이후 CVD법을 실행하면 기관상의 산화막상에 다결정실리콘막이 퇴적되기 때문에 전기적인 도통이 이루어지지 않게 될 경우가 있게 되는데, 이상과 같은 기판이 다결정실리콘인 경우에 특히 현저하하다. 이것을 방지하기 위해 CVD법을 실행하여 기판상에 다결정실리콘막을퇴적시킨 다음 이온을 주입하여 산화막을 파괴함으로써 도통이 되게히는 소위 이온믹싱법이 있는 바, 이 이온믹싱법에서는 고가의 이온주입장치를 사용하지 않으면 않되고, 또 이온주입에 의해 소자에 손상이 야기된다는 결점이 있었다.
또 CVD법에 의해 형성된 다결정실리콘막상에 질화실리콘막을 퇴적시켜 필드산화시 마스크로서 사용하는 방법이 있는데, 이렇게 형성된 상기 다결정실리콘막상에서도 산화막의 형성된다. 이 산화막이 다결정실리콘막과 질화실리콘막이 경계에 끼어 있으면 이상산화가 발생하게 되는 경우도 적지않다.
[제 2 종래예와 그 문제점]
본 실시예에는 실리콘기판에 비소와 더불어 붕소등의 불순물을 확산시킬 경우, 상기 불순물을 포함한 다결정실리콘 또는 실리콘산화물등의 확산원을 실리콘기판상에 퇴적시킴으로서 상기 불순물을 기판의 내부에 확산시키는 방법인 바, 이 방법에 의해 상기 확산된과 실리콘기판의 경계에 상기한 실리콘산화물층이 끼어있으면, 그 실리콘산화물층이 확산장벽으로 작용해서 실리콘기판에 대한 불순물의 확산이 억제되어 버린다.
상기한 바와 같이 확산원을 실리콘기판에 퇴적시키기에 앞서, 실리콘기판을 세정처리한 후 대기에 노출시키면 그 실리콘기판의 표면에 대단히 얇은 산화막이 형성되고 이 산화막이 존재함으로써 실리콘기판상에 불순물이 확산된다.
[제 3종래예와 그 문제점]
알루미늄을 이용한 다층배선을 수행할 경우, 제1층째의 알루미늄배선상을 피복하는 층간절연막에 접속구멍을 설치하고, 상기 절연막상에 제2층째의 알루미늄배선을 퇴적하게 되는데, 이 경우 제1층째의 Al배선의 표면중의 접속구멍을 매개해서 대기에 노출되어 있는 부분이 산화되어 알루미늄층으로 되는 경우가 많다. 이 산화물(알루미나)에 의해 도통비율이 저하되는 것을 피할 수 없게 되는바, 이것을 피하기 위해 제2층째의 Al배선을 퇴적하기 직전에 아르곤이온을 이용한 스퍼터에칭법(sputter etching 法)으로 상기 산화물(알루미나)을 제거시킨 상태에서 대기에 노출시키지 않고 제2층째의 Al배선용의 알루미늄막을 퇴적하는 방법이 채택되고 있다. 그러나 이 방법을 이용할 경우 아르곤의 이온빔으로 반도체기판을 조사하게 되는 수단을 이용해야만 하기때문에 게이트파괴등의 손상을 야기한다고 하는 결점이 있었다.
[제 4 종래예와 그 문제점]
WF6와 H2가스를 이용해서 실리콘상에만 선택적으로 W를 퇴적시키는 선택 CVD법이 있는바, 이 선택 CVD법을 실시하려고 하는 실리콘의 표면에 얇은 산화막이 형성되어 있으면 그 실리콘표면에는 W가 퇴적되지 않는다. 또한 본래 W는 퇴적되지 않는 산화막의 표면에도 그 표면이 오염되어 있으면 W가 불균일하기는 하지만 퇴적이 된다. 이 때문에 선택 CVD의 재현성이 부족하다는 결점이 있었다.
이와 같이 종래기술에서는 중간반도체장치의 표면에서 산화막의 영향을 받지않고 새롭게 다른 막을 형성시키는 것이 실제상 곤란하고, 이에 착안해서 그 산화막을 제거하려고 하면 중간반도체장치가 손상을 받게된다는 난점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 장치에 손상을 가하지 않고 중간반도체장치표면의 산화막을 제거한 상태에서, 중간반도체장치표면에 막을 형성시킬 수 있는 반도체장치의 제조방법 및 그 장치를 제공하는데 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 할로겐화합물가스와 산소가스로 이루어지는 혼합가스의 방전활성종(放電活性種)에 의해 상기 혼합가스의 유량에 대한 상기 산소가스의 유량의 비와 상기 중간반도체자치의 온도를 제어함으로써 실리콘의 에칭속도와 실리콘산화물의 에칭속도를 가급적 근접시킨 에칭조건하에서 하부층으로서의 중간반도체장치표면의 산화막을 제거하는 공정과, 상기 산화물을 제거한 상기 중간반도체장치의 표면을 대기에 노출시키지 않고 상기 표면에 막을 형성시키는 공정을 구비해서 구성된다.
또 바람직한 본 발명에 따른 반도체장치의 제조방법은, 에칭조건이 실리콘산화물의 에칭속도에 대한 실리콘의 에칭속도의 에칭속도비가 5 이하인 것으로서 구성된다.
그리고 상기와 같은 비가 5 이하인 에칭조건은 예컨대 혼합가스의 유량에 대한 산소가스의 유량의 비를 Y(%)로 하고 중간반도체장치의 온도를 T(℃)로 했을때
Y
Figure kpo00001
-0.13% +106.3
으로 되는 식을 만족시킴으로써 얻어지는 것으로서 본 발명에 따른 반도체장치의 제조방법이 이루어진다.
한편 본 발명에 따른 반도체장치의 제조장치는, 하부층으로서의 중간반도체장치표면의 산화막을 할로겐화합물가스와 산소가스로 이루어지는 혼합가스의 방전활성종에 의해 상기 혼합가스의 유량에 대한 상기 산소가스의 유량의 바와 상기 중간반도체장치의 온도를 제어함으로써 실리콘의 에칭속도와 실리콘산화물의 에칭속도의 차를 작게한 에칭조건하에서 제거하는 수단과, 상기 산화물을 제거한 상기 중간반도체장치의 표면을 대기에 노출시키지 않고 상기 표면에 막을 형성시키는 수단을 구비한 젓으로서 구성된다.
[작용]
상기와 같이 구성된 본 발명은, 산소가스와 할로겐화합물가스로 이루어지는 혼합가스의 유량에 대한 산소가스의 유량의 비와 중간반도체장치의 온도의 양쪽을 제어하기 때문에 실리콘과 실리콘산화물의 각각의 에칭속도를 가급적 근접시킨 에칭조건이 형성되고, 이러한 에칭조건하에서 중간반도체장치표면의 산화막이 혼합가스의 방전활성종에 의해 상기 반도체장치에 손상을 주지 않고 제거되며, 그 표면에는 막이 형성된다.이렇게 해서 산화막을 제거시킨 후 표면이 대기에 노출되지 않기 때문에 산화막이 존재하지 않는 상태에서 양호하게 막을 형성시킬 수 있게된다.
상기 에칭조건을 실리콘산화물의 에칭속도에 대한 실리콘의 에칭속도의 에칭속도비를 5이하로 함으로써 상기 산화막의 제거가 적정하게 이루어진다.
또 에칭속도비가 5 이하인 에칭조건은 혼합가스의 유량에 대한 산소가스의 유량의 비를 Y(%)로 하고, 중간반도체장치의 온도를 T(℃)로 했을때
Y
Figure kpo00002
-0.13T +106.3
으로 되는 식을 만족시킴으로써 얻어지게 된다.
[실시예]
먼저 본 발명의 실시예를 설명하기에 앞서 본 발명이 이루어지게 된 배경을 설명한다.
즉 중간반도체장치에 손상을 주지않고 감압분우기하에서 하부층막의 표면산화층을 제거하는 데에는 방전프라즈마에 의한 활성종을 수송해서 에칭을 수행하는 소의 화학적 기상성장법이 가장좋다. 그러나 화학적기상성장법에서는 임의 재료의 산화물의 에칭속도는 통상 그 재료자세의 에칭속도에 비해 현저하게 작다. 예컨대 실리콘의 에칭속도는 실리콘산화물의 에칭속도에 비해 약 30배인 바, 이 방법을 이용해서 표면산화층을 어떠한 방법을 써서 제거하더라도 표면산화층의 두께는 불균일하게 된다. 이 때문에 얇은부분에서는 하부층이 크게 에칭되어 버려 실용적이지 못하다. 그러나 화학적 기상성장방식에 있어서도, 재료와 그 산화물의 에칭속도의 비가 상당히 작아지는 조건이 본 발명자에 의해 발견되었고, 이 방법을 이용함으로써 하부층표면의 산화막을 유요하게 제거할 수 있었다.
또 표면의 산화층 및 화학적 기상성장법으로 제거되는 오염층을 제거시킨 후, 산화막의 재성장과 더불어 두번째의 표면오염을 방지하기 위해서 감압분위기를 손상시키기 않고 연속해서 막을 퇴적하는 장치를 이용함으로써 양질의 막을 형성할 수 있었다.
본 발명은 이상의 관점에 기초해서 이루어진 것이다. 이하 예시도면에 의거해서 본 발명에 따른 각 실시예를 상세히 설명한다.
[제 1 실시예]
본 실시예는 실리콘 또는 다결정실리콘 하부표면층의 산화막층을 제거한 다음 연속해서 다결정실리콘과, 불순물을 포함한 다결정실리콘, 실리콘질화물 및, 실리콘산화물을 퇴적하는 장치의 예를 나타낸 것인 바, 상기 장치를 이용해서 반도제장치 제조공정에 응용한 예를 몇가지 서술한다.
먼저 제1도는 본 실시예에 따른 장치의 개요를 나타낸 것으로, 이 장치는 다음과 같이 작용하도록 구성되어 잇다. 즉 퇴적실(堆積室)로 사용되는 석영튜브(10)내에 피퇴적기판(11 ; 실리콘웨이퍼)을 삽입한 후 배기펌프(12)를 이용해서 석영튜브(10)를 감압하고, 이 석영튜브(10)내에 He 가스원(10A)과 SiH4가스원(10B)으로부터 He과 SiH4가스를 공급한다. 이어 외부히터(13)를 이용해서 석용뷰트(10)내의 웨이퍼(11)를 600℃ 전후로 가열시키면 웨이퍼(11)에 다결정 실리콘막이 퇴적된다. 이상이 감압 CVD장치인데, 본 실시예장치에서는 상기 장치에 프라즈마방전실(14)을 연결하고, 이 방전실(14)에서는 CF4가스와 O2가스가 공급관(17)을 매개해서 공급될 수 있도록 구성되어 있다. 상기 가스를 방전실(14)에 공급한 상태에서 마이크로파전원(15)으로부터 전력을 방전실(14)에 공급함으로써 상기 가스의 프라즈마(16)를 발생시키게 된다.
이어 상기와 같은 장치를 이용한 본 발명에 따른 방법의 실시예 대해 상세히 설명한다.
먼저 다결정실리콘과 더불어 확산층이 일부 노출된 실리콘웨이퍼를 통상의 화학약액(化學藥液)을 이용한 세정ㆍ수세(水洗)ㆍ건조공정을 거친후 석영튜브(10)내에 삽입한 다음 석영튜브(10)내를 배기펌프(12)에 의해 10-2Torr 전후로 될때까지 감압하면서 히터(13)를 사용해서 600℃까지 온도를 상승시킨다. 그후 방전실(14)을 배기펌프(12)를 이용해서 배기시키면서 O2/전체가스유량비가 약 50%인 조건이 되도록 CF4와 O2가스를 약 0.1Torr의 압력이 되도록 공급한다. 그리고 마이크로파전원(15)으로부터 마이크로파전력을 방전실(14)에 인가함으로써 프라즈마를 발생시킨 다음, 이 프라즈마로 부터 불소가스의 활성종(F*)을 퇴적실(10)내에 공급하게 되는데, 이 활성종(F*)에 의한 Si과 SiO2의 에칭속도의 온도의존성은 제2도에 나타낸다. 즉 저온(실온∼150℃)에서는 Si과 SiO2의 에칭속도의 차가 크지만 400℃ 이상으로 되면 이 에칭속도의 차가 줄어들기 때문에 600℃가지 온도가 상승된 실리콘웨이퍼에 상기한 활성종(F*)을 조사하면, 노출되어 있던 다결정실리콘이라든지 확산층상에 형성되어 있던 대단히 얇은 실리콘산화막(50∼100Å)이 에칭되기에 충분히 에칭될 수 있는 시간동안 에칭을 수행해도 실리콘과 더불어 다결정실리콘도 상기 다결정실리콘이라든지 실리콘산화막과 같은 정도밖에 에칭되지 않기 때문에 에칭속도의 차를 거의 무시할 수 있다.
본 발명에 의하면, 표면산화막층을 에칭시킨 후 감압분위기를 손상시키지 않고 감압(CVD법에 의해 다결정실리콘을 퇴적하는 것이 가능하고, 또 본 장치에서는 As와 B와 P등의 불순물을 포함한 가스를 이용하먼, 불순물을 포함한 다결정실리콘을 퇴적하는 것도 가능하며, 암모니아를 이용한 실리콘질화막의 퇴적도 가능하다.
[제 2 실시예]
다음에 상기 제1실시예에 장치의 하나의 변형으로서, 다결정실리콘 또는 실리콘질화막을 퇴적하는 감압CVD장치에 있어서, 표면처리실과 막퇴적실을 분리하여 별도로 구성한 경우인 제2실시예를 제3도를 이용해서 설명한다.
먼저 상기한 바와 같은 피퇴적기관인 웨이퍼가 먼저 로드실(3-1 ; 1oad室)에 도입된 후, 로드실(3-1)은 진공배기되고, 이어 케이트막(3-2 ; gate幕)이 열려 웨이퍼(3-3)가 제3도에 나타낸 바와 같이 세정실(3-4)로 반송되는데, 이 세정실(3-4)은 배기계(3-9; 排氣系)에 의해 항상 감압되어 있다. 상기 세정실(3-4)내에서 적외선히터(3-5)에 의해 석영유리창(3-17)을 통해 웨이퍼(3-3)의 온도가 600℃까지 급속하게 가열된 후 상기 세정실(3-4)과 방전실(3-6) 사이의 밸브(3-7)가 열려지게 됨으로써, CF4와 O2의 혼합가스가 방전실(3-6)에 공급되고, 여기서 마이크로파전원(3-8)에서 인가되는 마이크로파전력에 의해 방전이 여기된다. 이 방전에 의해 생성된 활성종은 세정실(3-4)에 공급되어 상기 제1실시예와 마찬가지로 웨이퍼(3-3)표면상의 실리콘산화막을 제거시킨다. 그후 세정실(3-4)은 다시 배기계(3-9)에 의해 배기ㆍ감압된 다음 세정실(3-4)가 퇴적실(3-10) 사이의 게이트막(3-11)을 열어 웨이퍼(3-3)를 퇴적실(3-10)로 보낸다. 이 퇴적실(3-10)은 배기계(3-19)를 퇴적실(3-10)로 보낸다. 이 퇴적실(3-10)은 배기계(3-19)로 배기되고 있고, 상기 퇴적실(3-10)에서 웨이퍼(3-14)가 적외선히터(3-12)에 의해 석영유리창(3-18)을 통해 약 600℃ 전후로까지 가열되어 온도가 상승된다. 그리고 가스공급계(3-13)로부터 SiSiH4와 He이 공급되어 감압 CVD법에 의해 웨이퍼(3-14)상에 다결정실리콘이 퇴적된다.
상기한 동작에 의해 다결정실리콘의 퇴적이 완료되고, 웨이퍼(3-14)가 케이트막(3-20)으로부터 언로드실(3-16 ; unload 室)로 반출된 후 가스공급계(3-15)를 열어 방전실(3-6)로부더 활성종은 퇴적실(3-10)에 공급함으로써 퇴적실(3-10)의 벽에 부착된 다결정실리콘도 유효하게 제거ㆍ세정할 수 있게 된다.
또 이 제2실시예에서는 웨이퍼(3-3, 3-14)를 가열하기 위해 적외선히터(3-5, 3-12)를 이용했지만, 다른 가열수단 예컨대 저항선가열수단을 이용해서 가열해도 상기와 마찬가지의 효과를 얻을 수 있다.
또 상기 제2실시예에서는, 세정실(3-4)에서 에칭을 고온조건하에서 수행했지만 방전실(3-6)로 공급되는 가스, 즉 CF4와 O2의 비율을 변화시키면 상기한 경우보다는 낮은 온도, 에컨대 실온에서도 상기와 동일한 세정을 할 수 있게된다.
제4도는 상기한 바를 나타낸 것으로 실온조건에서 CF4와 O2의 비율을 변화시킬때 다결정실리콘과 실리콘산화막의 에칭속도의 변화를 나타낸 것이다. 상기 제4도에 나타낸 바와 같이, CF4와 O2의 비율을 증가시키면 Si와 SiO2의 에칭속도의 차가 서서히 줄어드는데, 이와 같은 가스조건을 이용함으로써 실온에서도 실리콘표면의 산화막을 유효하게 제거할 수 있게 된다.
따라서 상기 제2실시예의 표면처리에 있어서는, 실리콘과 실리콘산화물의 에칭속도를 근접시킨다는 것이 중요한 점이다. 한편 본 발명에 관여한 발명자를 이 할로겐을 포함하는 화합물가스와 산소가스를 혼합한 가스로 충분한 연구를 거듭한 결과 중요한 파라메터는 가스유량비와 온도인 것을 알았다. 따라서 산화막두께와 더불어 에칭의 균일성으로부터 판단해서 실리콘과 실리콘산화물의 에칭속도비의 실용적인 값는 5 이하인것으로 판단되었다. 이것을 만족하는 영역을 통합해서 도시한 것이 제5도의 사선으로 나타낸 영역이다. 이영역을 식으로 나타내면, 혼합가스의 전체가스유량비에 대한 산소가스의 유량비를 Y(%)로 하고, 중간반도체장치의 온도를 T(℃)로 하면
Y
Figure kpo00003
-0.13T +106.3
으로된다.
이어 상기 각 실시예의 반도체장치제조공정에 대한 응용예를 설명한다.
제6도는 하부실리콘확산층(6-1 ; 제6도(a-1), 제6도(a-2))과 더불어 불순물을 포함한 다결정실리콘층(6-2 ; 제6도(b-1), 제6도(b-2))에 직접 불순물을 포함한 다결정실리콘으로 도통을 취하는 경우의 공정을 개념적으로 나타낸 것이다.
이와 같은 공정의 실시예 대해서는 제6도(a-1)과 제6도(b-1)에 나타낸 바와 같이 하부확산층(6-1) 또는 다결정실리콘층(6-2)상에 실리콘산화막등의 절연층(6-3)이 퇴적된 후, 상기 절연층(6-3)에 도통 다결정실리콘을 접속시키기 위한 개공(6-4 ; 開孔)이 설치된다. 이와 같은 상황에서는 통상 다결정실리콘(6-2)의 표면 또는 실리콘확장층(6-1)의 표면에는 얇은 자연산화막층(6-5)이 존재하게 되는데, 실리콘에 불순물이 포함되어 있으면 상기 산화막(6-5)이 존재하게되는데, 실리콘에 불순물이 포함되어 있으면 상기 산화막(6-5)의 형성된 촉진되는 경향이 있다. 따라서 상기 산화막(6-5)상에 다결정 실리콘을 퇴적해도 전기적도통을 확실히게 보장되지 않는다.
그런데 상기 각 실시예의 장치를 이용하면 상기 산화막(6-5)을 제거할 수 있고, 상기 산화막(6-5)을 제거시킨 후 연속해서 상층의 다결정실리콘(6-6)을 퇴적할 수 있으므로 양호한 전기적도통이 확보된다(제6도(a-2), 제 6도(b-2)).
다음에 상기 각 실시예의 또다른 응용예를 제 7도에 나타낸다. 제 7도는 실리콘기파에 대해 불순물확산공정을 이용한 경우를 나타낸 것이다. 제7도(a)에 나타낸 바와 같이 실리콘기판(7-1)상에 As와 P 및 B등의 불순물을 포함한 실리콘산화물(7-2)을 퇴적한 후 열처리에 의해 실리콘산화물(7-2)중의 불순물을 실리콘기판(7-1)에 확산시킨다. 상기의 공정에 있어서 기판(7-1)의 표면에 산화막(7-3)일 잔존하고 있으면 그 부분에서의 확산이 저해되는데(제7도(a)), 상기 제1실시예에 따른 장치를 사용하여 실시함으로써 제7도(b)에 나타낸 바와 같이 실리콘기판(7-1)중으로 불순물확산을 균일하게 수행할 수 있게 된다.
또 여기에서는 도시되지 않아지만 상기 각 실시예는 실리콘질화막형성공정으로도 응용할 수 있는데, 이 공정은 실리콘기판상에 실리콘산화막과 다결정실리콘 및 실리콘질화막의 차례로 퇴적을 수행한 다음 실리콘질화막의 소정패턴을 형성시키고, 이것을 선택산화의 마스크로 사용함으로서 필드영역을 형성시키는 공정이다. 이 공정에 있어서, 상기 각 실시예를 실시하면 다결정실리콘상의 실리콘산화막을 제거해서 필드산화의 경우의 이상산화를 방지하고 미세한 필드영역을 형성시킬 수 있다.
[제 3 실시예]
제8도는 로드로크(1oad lock) 기능을 갖춘 스퍼터링장치를 이용해서 상기 세정수단을 구성한 제3실시예를 나타낸 것이다.
상기 제8도에 있어서, 기밀성(機密性)을 갖춘 세정실(8-1)에 피퇴적기판인 실리콘웨이퍼(8-2)가 로드실(8-3)로부터 반입되는데, 상기 웨이퍼(8-2)는 외부에 설치된 적외선히턱(8-4)에 의해 석영유리창(8-5)을 통해 가열되고, 상기 세정실(8-1)은 배기펌프(8-6)에 의해 진공상태로 될 수 있게 구성되어 있다. 이와 같은 세정실(8-1)에는 방전실(8-7)이 연결되어 있고, 이 방전실(8-7)은 제1실시예와 동일하게 구성된다. 이와 같은 세정실(8-1)에 인접해서 통상의 스퍼터링이 수행되는 퇴적실(8-8)이 설치되어 있고,이 퇴적실(8-8)에는 스퍼터링타계트(8-9)와, 해당 타게트에 대향(對向)하는 실리콘웨이퍼(8-10), Ar가스를 공급해서 타케트(8-9)의 표면측에 프라즈마를 발생시키기 위한 직류전원(8-11) 및, 진공으로 만들기위한 배기펌프(8-12)가 각각 설치되어 있다. 도면중 참조부호 8-13은 마이크로파전원, 8-15와 8-18 및 8-19는 케이트막이다.
다음에 이와 같은 장치를 이용해서 알루미늄의 다층배선 공정을 실시하는 경우, 특히 제2층 알루미늄을 형성시키는 경우에 대해 제9도를 참조해서 설명한다.
제9도는 웨이퍼(9-0 ; 8-2)의 단면개념도를 나타낸 것으로, 제1층 Al배선(9-1)이 미리 형성된 상태에서 이 Al배선(9-1)상에 층간절연층(9-2)이 퇴적되어 있고, 이 층간절연층(9-2)에는 층간절연층(9-2)상에 형성되는 제2층 Al배선(도시되지 않았음)과 제1층 Al배선(9-1)을 접속하기 위한 접속구멍(9-3)이 뚫려져 설치되어 있으며 제 1 Al배선(9-1)의 표면층 접속구멍(9-3)에 노출된 부분에 산화막(9-4)이 형성되어 있다.
이와 같은 웨이퍼(9-0 ; 8-2)를 제8도에 나타낸 바와 같이, 로드실(8-3)로부터 세정실(8-1)로 보내고 세정실(8-1) 및 방전실(8-7)을 배기계(8-6)에 의해 고진공으로 배기시킨다. 그후 Cl2와 NF3및 O2의 혼합가스를 방전실(8-7)로 공급하고, 0.1Torr 전후의 압력을 유지해서 마이크로파전원(8-13)에 의해 마이크로파전력을 인가함에 따라 방전실(8-7)에 방전이 여기되어 방전실(8-7)중에 많은 활성종이 형성된다. 이 활성종은 공급계(8-14)를 통해 세정실(8-1)의 내부에 인도되는 한편 세정실(8-1)의 내부에서는 웨이퍼(8-2)의 표면이 적외선히터(8-4)에 의해 약 450℃로 가열되어 온도가 상승하게 된다. 이와 같은 고온에서는 웨이퍼(8-2 ; 9-0)의 제1층 Al배선(9-1 ; 제9도 참조)의 표면에 형성되어 있는 산화막(9-4 ; 알루미나층)은 염소(C1) 또는 불소(F)의 기(基 ; radical)를 포함한 활성종에 의해 용이하게 에칭제거된다. 또 이와 같은 높은 온도에서는 상기 활성종과 A1 및 알루미나층과의 반응속도가 거의 같기 때문에 얇은 표면인 알루미나층(9-4)을 제거할 경우에도 하부층의 Al배선(9-1)은 거의 손상을 받지않는다. 이와 같은 세정공정이 완료된 후 게이트막(8-15)을 열어서 상기 웨이퍼(8-2)를 퇴적실(8-8))로 반입하고 이 퇴적실(8-8)내에서 제2층 Al배선용의 알루미늄막을 스퍼터퇴적한다. 이와 같이 해서 제2층 Al배선을 형성시키면, 제1층과 제2층 Al배선의 도통보류는 99.9999%로 현저하게 향상되는 것이 확인되었다.
제8도에 나타낸 장치에서는 세정실(8-1)과 퇴적실(8-8)을 분리해서 설치하였지만, 상기 세정실(8-1)과 퇴적실(8-8)을 동일한 챔버실(chamber 室)로 사용해서 세정과 퇴적을 연속처리에 의해 수행해도 된다. 즉, 상기와 같은 경우 반응실(동일한 챔버실)에 웨이퍼가 인도되면, 반응실은 진공상태로 배기됨과 동시에 웨이퍼가 가열된다. 그리고 방전실(8-7)에서 활성종이 반응실로 공급되어 제1층 Al배선(9-1)상의 알루미나층(9-4)이 제거된다. 그후 또 한번 반응실은 고진공상태까지 배기되기 때문에 알르곤드의 가스가공급되어 DC방전에 수반하여 스퍼터에 의해 제2층 Al배선을 선을 위한 알루미늄층이 퇴적된다.
[제 4 실시예]
로드로크기능을 갖춘 냉각벽형(cold wal1 型) 강압 CVD장치에 의한 제4실시예를 제10도를 이용해서 설명한다. 제10도에 나타낸 장치의 세정실(10-1)은 제8도의 장치의 세정실(8-1)과 동등하게 구성되어 있다. 또 상기 세정실(10-1)에 인접해서 텅스텐의 선택 CVD를 실행하기 위한 퇴적실(10-2)이 설치되어 있고, 이 퇴적실(10-2)에는 배기펌프(10-3)와 적외선히터(10-4) 및 석영유리창(10-5)이 설치되어 있으며, 상기 퇴적실(10-2)으로 WF6와 H2가 공급될 수 있도록 구성되어 있다. 여기서 도면중 참조부호 웨이퍼, 10-15 내지 10-17은 게이트막을 각각 나타낸다.
다음에 이와 같은 장치에 의한 웨이퍼의 처리에 대해 설명한다.
먼저 접속구멍이 뚫려진 실리콘웨이퍼를 통상의 화학약 액을 이용해서 세정과 수세 및 건조공정을 거친후 세정실(10-1)로 반입하고, 제8도의 경우와 동일하게 세정실(10-1)에는 방전실(10-7)에서 여기된 활성종이 공급된다. 이 활성종에 의해 먼저 접속구멍을 갗춘 웨이퍼에 대해서는 그 구멍의 저부(底都)에서 대기에 노출되어 있는 실리콘표면상의 얇은 실리콘자연산화막이 요이하게 에칭제거됨에 따라 실리콘표면은 산화막은 존재하지 않는 청정면으로 되고, 도 접속구멍을 갗추지 않은 웨이퍼에 있어서는 실리콘의 표면이 실리콘산화막으로 씌워지면서 그 실리콘산화막의 표면은 상당히 오염된 상태로 존재하게 되는데, 그 오염원인의 주요물질은 진공펌프오일(眞空pump oil)로 대표되는 유기물이다. 그런데 상기 CF4와 O2의 혼합가스에 의한 방전활성종은 상기 유기물을 효과적으로 제거할 수 있고, 또 상기 혼합가스는 실리콘산화막표면도 약간 에칭하게 되므로 실리콘표면의 오염층은 완전히 완전히 제거되어 본래의 청정한 실리콘산화막이 드러난다.
이와 같은 상태에서 세정실(10-1)은 배기펌프(10-6)에 의해 배기되고, 웨이퍼(10-12)는 퇴적실(10-2)로 반송되는데, 이 퇴적실(10-2)는 배기펌프(10-3)에 의해 미리 진공상태로 유지되어 있으므로 웨이퍼(10-13)의 표면은 청정한 상태를 그대로 유지하게 된다. 한편 상기 퇴적실(10-2)로. WF8와 H2가스가 공급되어 통상의 조건으로 W를 접속구멍내에 선택적으로 퇴적시킨다.
상기 공정에 있어서, 실리콘 및 실리콘산화막의 표면은 그 본래의 성질이 발휘되도록 청정하게 유지되고, 표면상태에 따라 민감한 반응을 나타내는 W의 선택퇴적을 우수한 재현성으로 실현할 수 있다. 상기 공정을 실시할 경우에도 제8도의 장치의 변형예의 경우와 마찬가지로 1개의 반응실을 이용해서 시계열(時系列)로 반응을 수행해도 하등문제가 없다. 또한 애피텍셜성장을 수행하는 퇴적장치에 상기한 바와 같은 방전실을 함께 설치해서 퇴적전에 퇴적면에 대해 방전활성종에 의한 드라이크리닝을 500∼600℃의 비교적 저온에서 실시한 후 에피택셜성장을 시켜도 된다.
상기 제3도와 제8도 및 제10도의 장치에 의한 처리예에서는 실리콘 또는 알루미늄표면에 존재하는 산화층의 제거에 대해 다룬것이고, 또 산화층제거를 위한 가스는 CF4와 NF3및 Cl2이었다. 그러나 본 발명에 따른 실시예에 대해서는, 하부층재료의 표면의 산화층을 제거해서 상층과의 접합을 개선하거나, 또 상층의막의 질을 좋게하기 위한 것이라면 다른 물질, 예컨대 고융점금속과 더불어 그 실리콘화합물로 적용할 수있고, 산화막제거를 의해서는 할로겐을 포함하는 다른 화합물가스, 예컨대 CHF3와 더불어 CFCl3등을 사용해도 하등문제가 없다.
[제 5 실시예]
실리콘기판을 세정하여 청정한 상태로 된 실리콘표면을 대기에 노출시킨다 해도 대기중에 부유하고 있는 하이드로 카본미스트(hydrocarbon mist)와 더불어 유산(硫酸)ㆍ염산(鹽酸)미스트 또는 오일미스트(oilmist)가 청정이 완료된 실리콘의 표면에 흡착되어 다시 오염된다. 이 불순물의 흡착후, 이 불순물상에 게이트산화막과 같은 얇은 산와막을 성장시키려고 해도 양호한 산화막을 얻을 수 없게 되는데, 이와 같은 불순물흡착을 피하기 위해 상기 세정방법을 산화장치에 조립하여 구성시킨 예를 다음에 설명한다.
즉, 제1도에 나타낸 장치를 이용하고, 실리콘기판을 석영튜브(10)내에 삽입하여 감압해서 상기 경우와 마차가지로 하여 실리콘기판를 세척한 후 산화성가스, 예컨대 O2또는 H2O를 석영튜브(10)내에 공급해서 실리콘을 산화시킴으로써 재현성이 좋고 내압이 양호한 게이트산화막으로서 작용할 수 있다.
[발명의 효과]
본 발명에 의하면, 산소가스와 할로겐화합물가스로 이루어지는 혼합가스의 유량에 대한 산소가스의 유량의 비와 중간반도체장치의 온도의 양쪽을 제어함으로써 실리콘과 실리콘산화물의 각각의 에칭속도를 가급적 근접시킨 에칭조건을 용이하게 형성할 수 있고, 이와 같은 조건하에서 반도체장치에 손상을 주지않고 중간반도체장치표면의 산화막을 제거한 상태에서 새로운 막을 형성시킬 수 있다.

Claims (4)

  1. 할로겐화합물가스와 산소가스로 이루어지는 혼합가스의 방전활성종에 의해 상기 혼합가스의 유량에 대한 상기 산소가스의 유량의 비와 상기 중간반도체장치의 온도를 제어함으로써 실리콘의 에칭속도와 실리콘산화물의 에칭속도를 가급적 근접시킨 에칭조건하에서 하부층으로서의 중간반도체장치표면의 산화막을 제거하는 공정과, 상기 산화물을 제거한 상기 중간반도체장치의 표면을 대기에 노출시키지 않고 상기 표면에 막을 형성시키는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 에칭조건이 실리콘산화물의 에칭속도에 대한 실리콘의 에칭속도의 에칭속도비가 5 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 2 항에 있어서, 에칭속도가 5 이하인 에칭조건이 혼합가스의 유량에 대한 산소가스의 유량으리 비를 Y(%)로 하고 중간반도체장치의 온도를 T(℃)로 했을때
    Y
    Figure kpo00004
    -0.13T +106.3
    으로 되는 식을 만족시킴으로써 얻어지도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  4. 할로겐화합물가스와 산소가스로 이루어지는 혼합가스의 방전활성종에 의해 상기 혼합가스의 유량에 대한 상기 산소 가스의 유량의 비와 상기 중간반도체장치의 온도를 제어함으로써 실리콘의 에칭속도와 실리콘산화물의 에칭속도의 차를 작게 한 에칭조건하에서 하부층으로서의 중간반도체장치 표면의 산화막을 제거하는 수단(10, 3-4)과, 상기 산화물을 제거한 상기 중간반도체장치의 표면을 대기에 노출시키지 않고 상기 표면에 막을 형성하는 수단(10, 3-10)을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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