KR920006249B1 - 아나로그 비교기와 제1 및 제2 전압 비교방법 - Google Patents

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아메리칸 텔리폰 앤드 텔레그라프 캄파니
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Abstract

내용 없음.

Description

아나로그 비교기와 제1 및 제2전압 비교방법
제1도는 본 발명에 따른 아나로그 비교기의 개략도.
제2,3 및 4도는 제1도의 아나로그 비교기 개선도.
* 도면의 주요부분에 대한 부호의 설명
20 : 비교기 21,21' : 기호열
22 : 종속 이득단 40,50 : 전류 미러
45,75 : 버퍼
본 발명은 저전력 소모로 정확한 고속 아나로그 비교기를 제조하기 위한 집적 회로 기술에 관한 것이다.아나로그 비교기는 아나로그 회로 디자인 예로 아나로그-디지탈 콘버터(ADCS)로 이용된 베이식 기능유니트이다.
아나로그 비교기의 상대 성능은 입력 오프셋 전압, 오프셋 전류, 전파지연, 사행(skew), 전력소모 등등과 같은 그들의 명세서에 의해 명시된다. 어떤 출원에 있어서 입력 오프셋 전압과 오프셋 전류 명세서는 다른 성능 기준이 임계일때, 이완(판매됨)될 수 있다. 예컨대 광학 및 디지탈 데이타 수신기에 있어서 또는 아나로그 비교기, 예로, 비디오 응용(10메가헤르츠 변화율을 가진 8 또는 9비트 해상도)으로 사용된 것이 삽입된 고속 중간 해상도 ADCS에 있어서, 아나로그 비교기를 통하여 저전파지연은 가장 중요한임계이다. 대안으로, 아나로그 비교기가 삽입되어져 있는 저속 중간 해상도 ADCS, 예로, 대다수가 채널뱅크 및 스위칭 시스템의 라인 카드(8 내지 12비트 해상도, 8키로헤르츠 변화율)내에 사용되어 있는 텔레폰(음성) 응용으로 사용된 ADCS에 있어서, 아나로그 비교기의 전력 소모는 가장 중요하다. 따라서, 어떤 응용용으로 쉽게 적용할 수 있는 단일 아나로그 비교기를 갖는 것이 바람직하다.
우리는 두 입력중 어느 한 입력으로부터 대체적으로 동일한 전파 지연을 갖는 완전 차동 아나로그 비교기를 발명하였다. 비교기는 전원 잡음에 매우 낮은 감도를 가져 비교기의 이득은 필요한만큼의 단계로 될 수있다. 부가적으로, 비교기는 평균 차동 출력 전압(출력 공통 모드 전압)이 디지탈 인버터와 같이 그 뒤에일어나는 증폭기단을 최적으로 구동하여 조정될 수 있도록 적합하게 될 수 있다. 또한, 평균 차동 입력 전압(입력 공통 모드 전압)도 입력 공통 모드 전압을 수정하여 출력 공통 모드 전압의 정확한 제어를 하도록보상될 수 있다.
상기와 그밖의 장점은 제1 및 제2버스로 급전되는 제1및 제2다수의 종속 이득단을 가짐으로서 일반적으로 얻게되며, 제1다수의 종속 이득단에서의 입력이 비교기에 대하여 제1전압 입력에 연결하고 제2다수의 종속 이득단에서의 입력이 비교기에 대하여 제2전압 입력에 연결하며; 제1전류원이 제1버스에 연결하며, 제2전류원이 제2버스에 연결하여 제1전류원과 거의 같은 전류를 공급하며, 최소한 하나의 디지탈인버터가 제1 및 제2다수의 종속 이득단의 출력중 최소한 한 출력에 응답하는 것이다. 각각의 종속 이득단은 양극성이 다른 두 트랜지스터를 구비하며, 각각의 트랜지스터는 두개의 출력 단자와 입력 단자를 가지며, 두 트랜지스터의 입력 단자는 입력을 이득단에 형성하도록 함께 연결하며, 두개의 대응하는 출력 단자는 이득단의 출력을 형성하도록 함께 연결하는 두 트랜지스터를 형성하며, 두 트랜지스터의 나머지 출력단은 이득단의 대응하는 제1 및 제2전력 단자를 형성한다.
출력 공통 모드 전압은 전류 미러가 있는 제2전류원을 적합시킴으로서 선정된 전압으로 조절된다. 전류미러는 단위 이득 전류 미러이며, 또한 제1 및 제2다수의 이득단의 출력으로부터 선정된 전압과 출력 공통모드 전압에 응답하여 그것의 이득을 변화시키도록 적합하게 된다. 상기 장치는 선정된 전압의 것과 접근하도록 출력 공통 모드 전압을 급전한다.
더우기, 선정된 전압으로부터 벗어나도록 출력 공통 모드 전압을 급전하는 입력 공통 모드에 대해 보상하도록 제3트랜지스터 회로망은 제1전류원과 전류미러간에 배치된다. 제3트랜지스터 회로망은 또다른 선정된 전압원인지 응답하며, 입력 공통 모드 전압 또는 비교기의 제1 및 제2입력 전압과 대체적으로 같은 전압을 갖는다.
신규한 완전 차동 아나로그 비교기(20)는 공통 기판에 집적하여 제1도에 개략적으로 도시된다. 종속이득단(22)의 두 기호열(21,21')은 비교기(20)의 대응하는 입력 V+ 및 V-용으로 전압 이득의 선정된 양을 제공한다. 각각의 기호열(21,21')로부터의 출력은 내용하는 노드(35,35')에 연결한다. 각각의 기호열(21,21')은 단(22)의 동일 번호를 가지며, 전형적으로, 각각의 기호열(21,21')내의 하나 또는 두 단(22)이상은 필요하지 않다. 각각의 이득단(22)은 종래 CMOS인버터와 공통점이 있으며, 입력단자(23), 출력단자(24)와 전원단자(25,26)를 갖는다.전형적으로, 단(22), P-채널FET(30)와 N-채널 FET(31)는 입력단자(23)에 연결하는 공통 게이트와 출력 단자(24)에 연결하는 공통 드레인을 갖는 것을 도시한 것이다. P-와 N-채널 FETs로서 본 도면에 도시될지라도, P- 및 N-채널 FETs가 전원 양극성으로 대응 변화하여 상호 변화될수 있다는 것을 이해해야 한다. FET(30)의 원은 전력단자(25)에 연결하는 사이 FET(31)의 원도 전력단자(26)에 연결한다. FET(30) 대 FET(31)의 크기 비율은 이하에 보다 더 상세하게 설명될 것이지만, FET(30) 대 FET(31)의 종래 크기 비율은 거의 2- 또는 3 대 1이며, 대체적으로 제로 전파 지연 사행을 가진비교기(20)를 제조하는 그 상태가 충분하다.
종속 이득단(22)의 전력 단자(25,26)는 대응하는 버스(32,33)에 연결한다. 버스(32,33)는 제각기 전류 미러(40,50)로 급전된다. 미러(40,50)는 접지 또는 제로 전압에서의 전형적인 최상 포지티브 전원 VDD, 최상네거티브 전원 VSS에 의해 대응적으로 급전된다. 전류 미러(40,50)는 버스(32,33)를 VDD및 VSS와 분리하도록 하며, 전원 VDD, VSS의 전기 소음에 대하여 비교기(20)의 자화율을 감소시킨다.
전류 미러(40)는 다출력 가진 종래의 윌들러 전류 미러로서 도시되지만, 윌슨 또는 조랍된 전류 미러와같은 전류의 다른형으로 사용되다는 것도 이해해야 한다. 미러(40)의 FET(42)는 전류 미러(44)에 연결하며, 비교기(20)의 종합 전원 전류 소모와 미러(40)으로 공급된 양을 셋팅한다. 전류원(44)에 의해 공급된전형적인 전류는 비교기(20)의 의도된 속도와 노드(35,35')상의 출력 부하 정전용량에 따라 100마이크로암페어 내지 1밀리미터암페어이다. 원(40)의 FETS(48,46,47)은 FETS(48,46,47)의 외부로 흐르는 전류가 대체적으로 같은 크기로 된다. FET(48)는 전류를 버스(32)에 공급한다.
FETS(51,52,53,54,55)로 형성된 조합 전류미러로서 도시된 전류 미러(50)는 전류 미러(40)의 출력으로부터 미러(50)의 제어 입력 노드(56)로 전류를 받아들인다. 미러된 전류 결과는 버스(33)로부터 미러된 전류 입력 노드(57)를 통해 직렬로 접속된 FETS(54,55)로 입력된다. 미러(50)의 제어 전류 출력노드(58)로부터의 제어 전류 출력은 FETS(61,62)를 통해 최상 네거티브 전원(VSS)에 보낸다. 이하에 아주 상세하게설명되는 것처럼 FETS(61,62)는 3극 진공관, 또는 옴믹, 영역으로 동작하고 대체적으로 동일 크기를 갖는다. 마찬가지로, 미러(50)의 미러된 전류 출력 노드(59)로부터의 미러된 전류 출력은 병렬로된 FETS(65,66)를 통해 VSS에 보낸다. 또다시, 이하에 아주 상세하게 설명되 바와 같이, FETS(65,66)는 3극 진공관,또는 옴믹 영역에 동작하고 대체적으로 동일 크기를 갖는다. 상술한 바와 같이, 전류 미러(50)는 전류의 정확한 미러링에 대한 조합된 전류 미러이고 이왕이면 대체적으로 동일 크기를 가진 FETS(51,53,54,55)와 함께 단위 이득 전류 미러이다. 여기에서의 목적에 대하여, 전류미러(50)의 동작은 본 명세서에 간단히 설명된다. 미러(50)의 FET(52)는 FETS(51 및 54)에 대한 안정된 게이트 전압을 확립하고 전형적으로 FETS(51,53,54,55)의 1/4 또는 보다 적은 크기이다.
더우기, FET(52)는 FETS(51,53)과 대응적으로 FETS(54,55)가 포화되어 있는 것을 확실하게 하도록 충분한 고임계 전압을 갖는다. FET(51)는 FET(55)와 FET(53)상의 드레인 대 소오스 전압을 일정하게 하여 대체적으로 미러(50)내에 오프셋 전류를 제거한다. 직렬로 연결된 FETS(54,55)는 버스(33)로부터 전류에 대한 노드(57)에서의 고임피던스 전류 감쇠를 제공한다. 비록 간단한 전류 미러가 위들러 미러와 같은전류 미러(50)용으로 사용될 수 있을지라도, 보다 정확한 전류는 미러되고 미러된 전류 입력 노드(57)의 아주 높은 임피던스는 비교기(20)의 보다 좋은 정밀도이다. 그러므로, 적당히 적합하게된 윌슨 전류 미러는미러(50)로서 사용될 수 있다.
FETS(61,62)의 공통 게이트에 연결하는 전압원(68)은 기호열(21,21')의 출력 노드(35,35')상의 평균 전압에 대하여 기준 전압을 성취하도록 하고 출력 공통 모드 전압 레벨 세트로서 참조된다. 출력 공통 모드전압 기호열(21,21')을 조절하기에 바람직함은 이하에 설명될 것이지만, 명세서의 목적을 위하여, 부하에서기호열(21,21')의 인터페이스는 부하 특성용으로 최적될 수 있으며, 예로, 디지탈 인버터단은 노드(35,35')에 연결된다. 유사하게, 기호열(21,22)의 출력노드(35,35')상의 전압에 응답하는 병렬로된 FETS(65,66)는 FETS(65,66) 병렬로된 저항이 출력 노드(35,35')상의 평균 전압, 출력 공통 모드 전압에 대응되기 위하여 결합된다. 다른 방법으로 하면, FETS(65,66)의 병렬로된 저항은 기호열(21,21')종속단(22)의 출력공통모드 전압을 나타낸다.
상기 검토된 목적을 위하여, 비교기(20)(V+,V-)에 대한 입력 전압은 비교기(20)의 임계 "트립 포인트"와 대체적으로 동일한 것을 가정한다. 상기는 입력(V+,V-)에 대해 제로 전압 차동 입력에 대응하고 비교기(20)의 동작과 바이어싱을 시험하는데 유용하다.
그러나, 그 다음에 입력(V+,V-)전압이 대체적으로 동일하지 않을대 역시 인가하는 것이라는 것을 이해해야한다. 기호열(21,21')의 출력 공통 모드 전압은 원(68)으로부터의 전압과 대체적으로 같은 것이 의도된다. 그와 같이 하기 위하여, FETS(65,66과 61,62)의 저항은 출력 공통 모드 전압이 원(68)의 전압과 대체적으로 같지 않을때, 단위로부터 미러(50)의 전류 이득을 일탈한다. 그와 같이, FETS(61,62)의 저항은 대체척으로 같고 본 발명을 위하여 전압원(68)이 불변이므로 변하지 않는다. 그러나, FETS(65,66)의 결합된저항은 버스(33)상의 전압에 따라, 그런데 전류 미러(50)를 통해 흐르는 전류에, 따라 기호열(21,21')의 출력 노드(35,35')상의 전압과 역비례적으로 변한다. 제어 전류 입력 노드(56)를 통하고 제어 전류 출력 노드(58)를 통하는 전류는 변하지 않으므로, 평형 상태로 있는 비교기(20)에 대해 미러된 전류와 제어 전류로흐른 전류 즉, 미러(50)의 단위 전류 이득과 대체적으로 같아야 한다. 단위 전류 이득에 대하여, FETS(65,66)의 결합된 저항은 FETS(61,62)의 저항으로서 대체적으로 같아야 한다. 그러므로, FETS(65,66)의게이트상의 평균 전압은 전압원(68)으로부터의 전압과 거의 같아야 하는데, 즉 종속 이득단(22)으로부터 출력 공통 전압은 원(6)으로부터의 전압과 거의 같다.
출력 노드(35,35')는 대응하는 버퍼(45)에 연결하여 종래 CMOS디지탈 인버터로서 동작한다. 비록 하나의 버퍼(45)만이 각각의 기호열(21,21')에 대응하는 것으로 도시되어 있지만, 복수의 종속 버퍼(45)가 사용될 수 있다는 것을 이해해야 한다. 버퍼(45)의 출력단자(24)는 비교기(20)용 출력인 "출력과 출력"이다. 버퍼(45)는 이득단(22)과 유사한 구조지만, 기호열(21,21')의 용량 부하를 감소시키는 것이 가능한 소형이다.버퍼(45)전원 단자(25,26)는 버퍼(32,33)대신에 전원 VDD및 VSS에 연결한다. 이하에 보다 더 상세하게 설명된 바와 같이, 단(22)의 FETS(30,31)에 대응하는 각 버퍼(45)내의 FETS크기는 VDD및 VSS간의 대체적으로 1/2전압차의 임계 전압과 최소 전파 지연 사행용으로 제각기 전형적인 2- 또는 3대 1이다.
기호열 21,21'의 출력 공통 모드 전압을 조절하기 위한 능력은 V+상의 전압이 V-상의 전압과 거의 같아, 노드(35,35')상의 전압이 대체적으로 버퍼(45)의 임계 전압일때, 비교기(20)의 최적 동작이 요구하는 것을 안성마춤으로 인식함으로써 사용될 수 있다. 버퍼(45)의 입계전압은 버퍼(45)의 출력이 VDD로부터 VSS로 또는 이와 반대로 전송하는 입력 전압이다. 상기는 비교기(20)를 통하는 전파 지연 사행을 최소화한다. 그러므로, 기호열(21,21')의 출력 공통 모드 전압은 버퍼(45)의 거의 입계 전압이 될 것이다. 상기는 버퍼(45)의 임계 전압의 것과 같은 전압원(68)의 전압을 가지므로서 성취된다. 일시적으로 제2도를 참조하면,원(68)(제1도)은 제1도의 버퍼(45)와 거의 유사한 버퍼(75)를 갖는 것이 도시되어 있으며, 출력단자(24)에 연결하는 입력단자(23)와 대응 하는 전원 VDD와 VSS에 연결하는 전력 단자(25,26)와 함께 동일 기판에 이왕이면 집적된다. 출력(24)에 연결된 입력(23)으로 동작하는 버퍼(75)를 가져, 입력단자(23)의 전압은 거의 버퍼(75)의 임계 전압이다. 따라서, 전압원(68)(제1도)의 전압은 거의 버퍼(45)(제1도)의 임계 전압이다. 버퍼(45)(제2도)로서 동일 칩상의 버퍼(75)를 가짐으로서, 온도와 처리 공정 편차에 기인하여 버퍼(45)의 임계 전압 편차는 버퍼(75)의 임계 전압 편차에 의해 보상된다.
제1도를 참조하면, FETS의 한정된 출력 저항에 기인하여 기호열(21,21')의 출력 공통 모드 전압은 입력V+와 V-가 거의 같은, 즉 입력 전압이 비교기 임계치에 있을때 전압원(68)의 전압과 정확히 매치되지 않는 것을 알게 된다. 상기에서 밝힌 바와 같이, V+와 V-입력이 거의 같을때, 설명한 발명에 의해서, 노드(35,35')의 출력 공통 모드 전압은 원(68)의 전압과 거의 동동하게 된다. 그리나, 버스(32)상의 전압은FETS(46,47)의 드레인상의 전압과 상이하며, 따라서, FET(48) 양단의 전압은 FETS(46,47) 양단의 전압과 상이하다. 상기는 FET(46,47)양단의 전압이 FETS(46,47,48)의 고유 출력 저항으로 FET(48) 양단 전압과 상이하기 때문에 FET(48)전류와 FETS(46,47)을 통하여 흐르는 전류는 상이하게 결과한다. 더우기, 버스(32)상의 전압은 입력 공동 모드 전압으로 참조된 입력 V+,V-의 평균 전압으로 변한다. 상이한 전류 흐름에 대해 보상하기 위하여, 전류 미러의 이득은 감소해야 한다. 상기는 평형 상태가 도달될때까지 의도된 전압으로부터 변화하는 출력 공동 모드 전압에 의해 성취된다. FETS(46,47,48)를 통하는 전류를 일정하게 하기위하여, 브레이크 포인트(70,70')와 (71,71')에서의 전압원(68)의 전압과 보다 밀접하게 동등한 노드(35,35')상의 출력 공통 모드 전압을 이루며, 제3도의 회로가 대응된다. 제3도에 있어서, 두개의 FETS(76,77)는 입력 공통 모드 세트로서 본 도면에 참조된 전압원(78)에 연결하는 공통 게이트를 갖는다.TEFTS(76,77)는 이득단(22)(제1도)에 FET(30)의 크기의 거의 2N배로 되는 각각의 크기이며 N은 기호열(21,21')의 이득단(22)의 수이며 FET(30)로서 동일 기판상에 배치된다.
상기는 비교기(20)(제1도)의 입력 V+,V-의 입력 공통 모드 전압이 알려질때, FETS(46,47)이 FET(48)(제1도)와 거의 동등한 것을 확실하게 한다. 그러나, 입력 공통 모드 전압이 알려져 있지 않다면, 제4도의 회로는 제1도에 브레이크 포인트(70,70' 및 71,71')간에 배치된 배열표시로 FETS(79,80,81,82)를 가지므로서 입력 V+,V-으로부터 입력 공통 모드 전압을 유도하도록 사용될 수 있으며 되도록이면 제1도의 회로와 기판 공통상에 집적된다. FETS(79,80,81,82)의 크기는 FET(30)(제1도)의 크기의 각각 N배이며, N은 기호열(21,21')의 단(22)의 수이다. 상기는 FETS(46,47)양단의 전압이 입력 공통 모드 전압을 변화시켜 FET(48) 양단 전압과 거의 같게 확실하게 하며, 따라서, 노드(35,35')상의 출력 공통 모드전압은 전압원(68)으로부터의 전압과 거의 같게 유지한다. 상술한 바와 같이, 단(22)과 대응적으로 버퍼(45) 및 (75)(제2도)의 FETS(30,31)의 크기는 전원단자(25,26)간의 거의 1/2 전압의 임계 전압에 응하도록 그리고 최소 전파 지연 사행용으로 전형적인 2- 또는 3대 1이다. 그러나, FETS(30,31)의 크기가 단(22), 버퍼(45)또는 어떤 결합을 통하여 최소 전파 지연 사행용으로 1 : 1일 수도 있다.
본 발명의 양호한 실시예를 기술하면, 본 명세서에 설명된 개념을 구체화하는 다른 실시예가 사용되는 것은 기술적으로 숙련된 사람에게 자명하다. 그러므로, 본 발명은 설명한 실시예에 제한되지 않지만, 보다 더첨부된 청구범위의 정신 및 범주에 의해서만 제한된다는 것을 알게 된다.

Claims (10)

  1. 제2의 입력 전압에 대한 제1의 입력 전압을 비교하기 위한 접적 회로상에 형성된 아나로그 비교기에 있어서, 최소 하나의 종속 이득단(22)의 제1기호열(21)과, 각각의 단은 입력, 출력 및 제1및 제2전원단자를 포함하며, 대응 전원 단자는 제1 및 제2버스에 연결되어 있고 제1의 직렬 이득단의 입력은 비교기의 제1입력 단자에 연결되어 있으며, 최소 하나의 종속 이득단의 제2기호열(21')과, 각각의 단은 입력 및출력 및 제1및 제2전원 단자를 포함하며, 대응 전원 단자는 제1및 제2버스에 연결되어 있으며, 상기 종속 이득단의 제1입력은 비교기의 제2입력 전압에 연결되어 있으며, 제1전류원(40)은 제1버스에 연결되고, 제2전류원(50)은 제3버스 및 제1전류원으로서 거의 같은 전류를 제공하는 것을 특징으로 하는 아나로그 비교기.
  2. 제1항에 있어서, 최소 하나의 디지탈 인버터는 종속 이득단의 제1 및 제2기호열의 최소 하나의 출력에 응답하는 것을 특징으로 하는 아나로그 비교기.
  3. 제2항에 있어서, 상기 종속 이득단은 제1양극의 제1트랜지스터(30)와 제2양극의 제2트랜지스터(31)를 구비하며, 각각의 트랜지스터는 2개의 출력단자 및 입력단자를 가지며, 2개의 트랜지스터의 입력단자는 입력에서 이득단까지 함께 연결되어 있으며, 2개의 트랜지스터의 2개의 대응 출력단자는 이득단의 출력을 형성하기 위해 함께 연결되어 있으며 2개의 트랜지스터의 나머지 출력단자는 이득단의 대응하는 제1및 제2전원 단자로 형성되는 것을 특징으로 하는 아나로그 비교기.
  4. 제2의 입력 전압에 대해 제1입력 전압을 비교하기 위한 집적 회로에서 형성된 아나로그 비교기에있어서, 최소 하나의 종속 이득단(22)의 제1기호열과, 각각의 단은 입력, 출력 및 제1및 제2전원단자를 포함하며, 상기 대응하는 전원단자는 제1 및 제2버스에 연결되어 있으며, 종속 이득단의 제1입력은 비교기의 제1입력 전압에 연결되어 있으며, 최소 하나의 종속 이득단의 제2기호열(21')과, 각각의 단은 입력,출력 및 제1및 제2전원 단자를 포함하며, 상기 대응하는 전원 단자는 제1 및 제2버스에 연결되어 있으며, 종속 이득단의 제1입력은 비교기의 제2입력 전압에 연결되어 있으며, 최소 하나의 종속 이득단의 제2기호열(21')과, 각각의 단은 입력, 출력 및 제1 및 제2전원단자를 포함하며, 상기 대응하는 전원 단자는제1 및 제2버스에 연결되어 있으며, 종속 이득단의 제1입력은 비교기의 제2입력 전압에 연결되어 있으며, 전류원(40)은 제1및 제2출력을 가지며, 제1출력은 제1버스(32)에 연결되고 제1미러(50)는 제어 전류 입력, 제1제어 전류 출력, 미러 전류 입력 및 미러 전류 출력을 가지며, 상기 제1제어 전류 입력은 전류원의 제2출력에 연결되고 미러 전류 입력은 제2버스(33)에 연결되며, 제1노드(68)는 제1의 소정 전압을 가지며, 제1트랜지스터 회로망(6l,62)은 제1및 제2출력단자 및 입력단자를 가지며, 제1의 출력단자는 제1의 전류 미러의 제1제어 전류 입력에 연결되며 상기 제2의 출력단자는 제1전원에 연결되고 입력단자는 제1의 노드에 연결되어 있으며: 제2트랜지스터 회로망(65,66)은 2개의 출력 단자 및 2개의 입력단자를 가지며, 상기 대응 출력단자는 제1전류 미러의미러 전류 출력과 제1의 전원 사이에 연결되고, 각각의 입력단자는 종속 이득단의 제1 및 제2기호열 대응 출력에 연결되어 있으며, 종속 이득단의 제1 및 제2기호열 출력상의 평균 전압은 대략 노드상의 제1선정된 전압과 같은 것을 특징으로 하는 아나로그 비교기.
  5. 제4항에 있어서, 상기 제1 및 제2트랜지스터 회로망은 대응 입력 단자에 공급되는 전압에 응답한가변 저항처럼 동작되는 것을 특징으로 하는 아나로그 비교기.
  6. 제5항에 있어서, 제2전류 미러는 제1,제2 및 제3미러 전류 출력과 제어 전류 출력을 가지며, 상기제어 전류 출력은 소정의 전류원에 연결되며, 제1미러 전류 출력은 전류원의 제1출력에 연결되며 제2미러 전류 출력은 전류원의 제2출력에 연결되며; 제1트랜지스터 회로망은 제3출력단자를 포함하며, 제1전류 미러는 제2제어 전류 미러 입력을 가지는 전류 미러, 제2제어 전류 출력과 결합되며, 제2제어 전류입력은 제2전류 미러의 제3미러 전류 출력에 연결되며 제2제어 전류 출력은 상기 제1트랜지스터 회로망의 제3출력단자에 연결된 것을 특징으로 하는 아나로그 비교기.
  7. 제6항에 있어서, 제3의 트랜지스터 회로망(76,77)은 제2전류 미러의 제2 및 제3미러 전류 출력과 제2선정된 전압원(78)에 응답한, 제1의 전류 미러의 제1및 제2제어 전류 입력 사이에 배치된 것을 특징으로 하는 아나로그 비교기.
  8. 제1및 제2입력 전압을 비교하기 위한 방법에 있어서, 제1 및 제2버스에 의해 파워된 종속 이득단을 가진 제1의 전압 증폭 단계와 ; 제1및 제2버스에 의해 파워된 종속 이득단을 가진 제2의 전압 증폭단계와를 구비하며, 반면에 상기 버스는 거의 같은 전류로 제공되는 전류원에 의해 파워되며 증폭된 제1 및제2전압은 제2전압이 제1전압보다 큰지 작은지를 표시하는 보상 전압이 되며 종속 이득단의 각각의 출력은 제1및 제2출력 전압 사이의 차에 대응되는 것을 특징으로 하는 제1및 제2입력 전압 비교 방법.
  9. 제8항에 있어서, 상기 최소 하나의 전류원은 전류 미러를 구비하며, 상기 전류 미러는 나머지 전류원에 응답하며 전류 미러의 확대 요인을 변화시키기 위해 채택되며, 제1의 선정된 전압원에 응답한 전류미러의 확대 요인 증가 단계와 : 제1및 제2전압 증폭의 평균 전압 감지 단계와, 상기 감지된 평균 전압에 응답한 전류 미러의 확대 요인 감소 단계와, 증폭된 제1및 제2전압의 평균 전압에 대해 필요한 값에놓이는 확대 요인은 선정된 전압과 같이 거의 같은 단계를 구비하는 것을 특징으로 하는 제1 및 제2입력전압 비교 방법.
  10. 제9항에 있어서, 선정된 임계 전압을 가진 제1디지탈 인버터로 최소한 하나의 증폭된 제1및 제2전압을 버퍼링하는 단계와, 그것의 출력에 제2디지탈 인버터의 입력을 연결하여 제1디지탈 인버터와 대체적으로 같은 임계치 전압을 가진 제2디지탈 인버터로부터 제1선정된 전압을 발생하는 단계를 구비하는 것을 특징으로 하는 제1 및 제 2 입력 전압 비교 방법.
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