KR920005139B1 - Td-bus matching circuit - Google Patents
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Abstract
Description
제1도는 본 발명의 구성을 나타낸 블록도.1 is a block diagram showing the configuration of the present invention.
제2도는 제1도의 RDY신호 발생기의 각부분의 타아밍도.2 is a timing diagram of each part of the RDY signal generator of FIG.
제3도는 제1도의 패리티 오류신호 발생기의 타이밍도.3 is a timing diagram of the parity error signal generator of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : RS-422 송수신버퍼 2 : 어드레스 디코더회로1: RS-422 transmit / receive buffer 2: Address decoder circuit
3 : 쉬프트 레지스터 4 : RDY신호 발생신호3: shift register 4: RDY signal generating signal
5 : 데이터 버퍼 6 : 패리티 발생/검출 및 오류신호 발생회로5: Data buffer 6: Parity generation / detection and error signal generation circuit
본 발명은 전전자 교환기인 TDX-10 시스팀에서 발생하는 모든 경보를 취합하여 상위 프로세서인 유지보수 프로세서로 그 상태를 알리는 경보 취합장치의 패리티 발생/검출 기능을 갖는 TD-버스(Telephony Device-Bus)정합회로에 관한 것이다.The present invention collects all the alarms generated by the TDX-10 system, which is an electronic switchboard, and has a parity generation / detection function of the alarm collection device that notifies the status of the status to a maintenance processor that is a higher processor. It relates to a matching circuit.
경보 취합장치(AACU : Alam Access control Unit Assembly)(이하 AACU라 한다)는 유지보수 프로세서(MP : Maintenance Processor)와 TD-버스을 통하여 통신하며, TD-버스의 통신은 프레임 동기신호(FS)에 의한 인터럽트 방식으로 수행되고 FS와 함께 전송되는 모드, 어드레스, 패리티 데이터를 수신하여 AACU의 고유 어드레스와 일치하는 경우 AACU의 액티브된다. 액티브된 AACU는 모드 데이터에 의해 동작모드가 정해지며 데이터 송수신 준비가 완료되었음을 알리는 출력 레디 신호(ORDY : Output RDY)를 유지보수 프로세서로 전송한다. 데이터의 송수신은 ORDY신호와 함께 이루어지며 ORDY신호의 종료로 데이터의 송수신도 종료된다. 모드 및 송수신데이터 오류 발생시 패리티 발생/검출 회로에서 이를 감지하여 패리터 오류신호(RERR)을 발생하고 TD-버스를 통하여 유지보수 프로세서로 신속하게 전달한다.The Alam Access Control Unit Assembly (AACU) (hereinafter referred to as AACU) communicates with the Maintenance Processor (MP) via the TD bus, and the TD bus communicates with the frame synchronization signal (FS). When the mode, address, and parity data, which are performed in an interrupt manner and transmitted with the FS, are received and match the unique address of the AACU, the AACU is activated. The active AACU determines the operation mode by mode data and transmits an output ready signal (ORDY: Output RDY) to the maintenance processor indicating that the data is ready to be transmitted and received. The transmission and reception of data is performed together with the ORDY signal, and the transmission and reception of data is also terminated by the termination of the ORDY signal. In the event of mode and transmission / reception data errors, the parity generation / detection circuit detects this and generates a parer error signal (RERR), which is then quickly transmitted to the maintenance processor via the TD-bus.
본 발명은 상기와 같은 TD-버스 동작에 오류가 있음을 알리고 오데이터로 인한 오동작을 방지하는데 목적을 두고 있다.An object of the present invention is to notify that there is an error in the TD-bus operation as described above and to prevent a malfunction due to false data.
상기와 같은 목적을 달성하기 위해 본 발명은 유지보수 프로세서(MP)와 TD-버스로 연결된 송수신 버퍼수단, 상기 송수신 버퍼수단에 연결된 쉬프트 레지스터 수단, 경보취합장치(AACU)로부터 경보취합장치(AACU) 고유어드레스가 입력되고 상기 송수신버퍼에 연결된 어드레스 디코더 수단, 상기 유지보수 프로세서(MP)로부토 RDYE신호가 입력되고 상기 송수신 버퍼수단과 상기 쉬프트 레지스터 수단에 연결된 RDY신호 발생수단, 상기 쉬프트 래지스터 수단에 연결된 데이터 버퍼수단, 상기 쉬프트 레지스터 수단과 상기 RDY신호발생수단, 및 상기 데이터 버퍼수단에 연결된 패리티 발생/검출 및 오류신호 발생수단으로 구성되어 TD-버스를 통하여 상기 유지보수 프로세서(MP)로 신속하게 전달하고 TD-버스의 오류 및 오데이터로 인한 오동작을 방지하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a transmission and reception buffer means connected to a maintenance processor MP and a TD bus, a shift register means connected to the transmission and reception buffer means, and an alarm collecting device AACU. A unique address is input and is connected to the address decoder means connected to the transmission and reception buffer, the RDYE signal is input from the maintenance processor MP, and the RDY signal generating means is connected to the transmission and reception buffer means and the shift register means, and the shift register means. It consists of connected data buffer means, said shift register means and said RDY signal generating means, and parity generation / detection and error signal generating means connected to said data buffer means, and quickly to said maintenance processor MP via a TD-bus. And prevents malfunction due to errors and incorrect data of the TD bus. The.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제1도는 본 발명을 구성을 나타낸 블록도, 제2도는 제1도의 RDY신호발생기의 각 부분의 타이밍도, 및, 제3도는 제1도의 패리티오류신호 발생기의 타이밍도로서 1은 RS-422 송수신 버퍼, 2는 어드레스 디코더 회로, 3은 쉬프트 레지스터, 4는 RDY 신호발생회로, 5는 데이터 버퍼, 및, 6은 패리티 발생/검출 및 오류신호 발생회로를 각각 나타낸다.1 is a block diagram showing the configuration of the present invention, FIG. 2 is a timing diagram of each part of the RDY signal generator of FIG. 1, and FIG. 3 is a timing diagram of the parity error signal generator of FIG. A buffer, 2 is an address decoder circuit, 3 is a shift register, 4 is an RDY signal generation circuit, 5 is a data buffer, and 6 is a parity generation / detection and error signal generation circuit, respectively.
제1도에서 도시된 바와 같이 본 발명은 TD-버스 인터페이스 부분에 해당하는 RS-422 송수신 버퍼(1)와 시리얼 데이터를 패러럴 데이터로, 페러럴 데이터를 시리얼 데이터로 변환하는 쉬프트 레지스터(3), 유지보수 프로세서(MP)로부터 오는 어드레스와 경보 취합장치(AACU) 고유 어드레스와 비교하여 위한 어드레스 디코더(2), 데이터의 송수신을 위한 RDY신호 발생회로(4), 데이타 버퍼회로(5) 및 페리티 발생/검출부분에 해당하는 패리티 발생/검출 및 패리티 오류 신호 발생회로(6)로 구서오딘다.As shown in FIG. 1, the present invention maintains an RS-422 transmit / receive
이중화된 RS-422 송수신 버퍼(1)는 자동 드라이버 및 리시버인 96174, 96175를 사용하였으며 TD-버스 신호는 클럭(625KHz), FS, 모드/어드레스 0 내지 모드/어드레스 3, 송수신 데이터(TxD, RxD), RDY, TV-SEL신호로 구성되었으며 이중화된 버스의 선택을 위하여 TB-SEL신호를 수신, 액티브된 버스에 대하여 인에이블 신호를 발생시킨다. 즉, 두 TB-SEL신호가 같은 레벨을 유지하면 B사이드, 다른 레벨을 유지하면 A사이드의 TD-버스를 선택한다.The redundant RS-422 transmit / receive buffer (1) uses 96174, 96175, which is an auto driver and receiver, and the TD-bus signals are clock (625KHz), FS, mode / address 0 to mode / address 3, transmit / receive data (TxD, RxD ), RDY, and TV-SEL signals, and receive the TB-SEL signal to generate an enable signal for the active bus to select a redundant bus. That is, if two TB-SEL signals maintain the same level, the B side selects the TD bus of the A side.
어드레스 디코더 회로(2)는 4비트 비교기(74F85) 2개를 사용, RS-422송수신 버퍼(1)에서 수신한 8비트의 어드레스와 경보취합장치(AACU)고유 어드레스와 비교, 일치하는 경우 해당 AACU는 액티브되며 패리티 오류 신호 발생회로(6)로 어드레스 체크(ADDRCK)신호를 보낸다.The
모드/어드레스 0 내지 모드/어드레스 3을 수신하기 위하여 4개의 시리얼/패러럴 변화회로인 시프트 레지스터(74F164)(3)를 사용하였으며, 쉬프트 클럭은 FS와 클럭을 이용하여 발생시킨다. 쉬프트 레지스터에서 쉬프트된 모드/어드레스 0 내지 모드/어드레스 3을 패리티 발생/검출 및 오류발생회로(6)의 4개의 패리티발생/검출(74F280)를 사용, 모드/어드레스 데이터를 모드/어드레스 버퍼 인에이블 신호에 의해서 내부데이터 버스에 싣는다.In order to receive the mode / address 0 to the mode / address 3, shift registers 74F164 (3), which are four serial / parallel changing circuits, were used. The shift clock is generated using the FS and the clock. Enable parity generation / detection of the shifted mode / address 0 to mode / address 3 in the shift register and the four parity generation / detection (74F280) of the error generation circuit 6, and enable mode / address buffers. The signal is loaded onto the internal data bus.
수신 데이터의 경우 확장 레디신호(ERDY : Extended RDY)와 클럭에 의해서 생성된 9개의 클럭으로 쉬프트되며 쉬프트된 8비트 수신 데이터와 1비트의 패리티 데이터는 패리티 발생/검출 및 오류신호발생신호(6)의 1개의 패리트 발생/검출(74F280)를 사용, 수신 데이터는 수신 데이터 버퍼 인에이블 신호에 의해서 데이터 버퍼에 저장된다.In case of the received data, the shifted signal is shifted to 9 clocks generated by the extended ready signal (ERDY) and the clock. The shifted 8-bit received data and 1-bit parity data are generated by parity generation / detection and error signal generation signals (6). Using one parit generation / detection of 74F280, the received data is stored in the data buffer by the receive data buffer enable signal.
패리티 발생/검출 및 오류신호 발생회로(6)에서 홀수 패리티를 채택한 패리티 발생/검출 회로는 각 모드/어드레스 0 내지 3신호의 8번째 비트 및 수신 데이터의 마지막에 1비트의 패리티 비트를 사용, 각 신호선을 횡으로 오류를 검사하여 패리티 오류 발생시 및 어드레스 패리티 오류(MPRTERR)와 데이터 패리터 오류(DPRTERR)신호를 이용하여 오류의 발생을 패리티 오류 신호 발생기로 알려준다.The parity generation / detection circuit adopting the odd parity in the parity generation / detection and error signal generation circuit 6 uses the eighth bit of each mode / address 0 to 3 signals and one bit parity bit at the end of the received data. The error is checked horizontally across the signal line and the parity error signal generator is notified of the occurrence of a parity error and the address parity error (MPRTERR) and data parity error (DPRTERR) signals.
송신될 데이터는 먼저 송신 데이터 버퍼 인에이블 신호에 의해서 데이터 버퍼(5)에 저장된 후 1개의 패리티 발생/검출기(74F280)를 사용 1비트의 패리트를 발생시켜 8비트의 송신 데이터와 패러럴/시리얼 변환회로인 쉬프트 레지스터(74F323)(6)에 로딩되어지며, 이 경우 쉬프트 레지스터 운용 모드는 패러럴 로딩 모드에서 ERDY신호에 의해서 쉬프트 라이트 모드로 바뀌도록 되어 있다. 로딩된 송신 데이터는 클럭과 ERDY 및 ORDY신호에 의해서 생성된 9개의 클럭으로 쉬프트, ERDY신호의 종료와 함께 종료되며 쉬프트 레지스터(3)는 다시 패러럴 모드로 천이된다.The data to be transmitted is first stored in the data buffer 5 by the transmit data buffer enable signal, and then one bit of parity is generated using one parity generator / detector 74F280 to generate 8 bits of transmitted data and parallel / serial conversion. The shift register 74F323 (6), which is a circuit, is loaded. In this case, the shift register operation mode is changed from the parallel loading mode to the shift write mode by the ERDY signal. The loaded transmission data is shifted to the clock and nine clocks generated by the ERDY and ORDY signals, and ends with the termination of the ERDY signal, and the shift register 3 transitions to the parallel mode again.
RDY신호 발생회로(4)는 RDYE신호에 의해서 인에이블 되며, 3개의 D플립플롭(74F74) 및 1개의 카운터(74F161)로 구성되어 ERDY 및 ORDY신호를 발생시킨다. 또한 송수신 쉬프트 레지스터에 로딩 클럭 및 쉬프트 클럭을 공급해주기 위한 회로를 두었다. RDY신호 발생회로(6)의 타이밍도는 제2도에 나타낸 바와 같다.The RDY signal generation circuit 4 is enabled by the RDYE signal, and consists of three D flip-flops 74F74 and one counter 74F161 to generate the ERDY and ORDY signals. In addition, circuits are provided to supply the loading and shift clocks to the transmit and receive shift registers. The timing diagram of the RDY signal generation circuit 6 is as shown in FIG.
패리티발생/검출 및 오류 신호발생기(6)는 모드, 어드레스 및 데이터패리티 오류 신호(PERR)를 발생시키기 위하여 5개의 D플립플롭으로 구성되며 FS, ORDY, ERDY, 클럭, DPRTER, MPRTER, ADDRCK신호를 사용하여 FS, RDY신호가 하이(high)로 올라간 1클럭 후부터 0.5클럭 동안 로우(low)로 유지하는 PERR을 발생, 오류의 발생을 유지보수 프로세서(MP)로 알려준다. 패리티 발생/검출 및 오류신호 발생회로(6)의 패리티 오류신호 발생회로의 타이밍도는 제3도에 도시한 바와 같다.The parity generation / detection and error signal generator 6 is composed of five D flip-flops to generate a mode, address and data parity error signal (PERR), and the FS, ORDY, ERDY, clock, DPRTER, MPRTER and ADDRCK signals. It is used to generate a PERR that keeps low for 0.5 clock after one clock when the FS and RDY signals go high, and informs the maintenance processor (MP) of the occurrence of an error. The timing diagram of the parity error signal generation circuit of the parity generation / detection and error signal generation circuit 6 is as shown in FIG.
상기와 같이 구성되어 작동하는 본 발명은 유지보수 프로세서(MP)로부터 TD-버스를 통하여 FS와 함께 전송되는 모드, 어드레스, 패리티 데이터를 수신하여 패리티 발생/검출에 사용한 후, 경보 취합장치(AACU)의 고유 어드레스와 일치하는 경우 경보 취합장치(AACU)는 액티브되고 액티브된 경보 취합창치(AACU)는 모드 데이터에 의해 동작 모드가 정해지며 데이터 송수신을 위한 ORDY신호를 생성, 패리티발생/검출에 사용한 후, ORDY신호와 함께 TD-버스를 통하여 데이터의 송수신이 이루어지며 ORDY신호의 종료로 데이터의 송수신도 종료되고 경보 취합장치(AACU)에 패리티 디스에이블 스트랩을 두어 패리티사용을 선택 가능토록 하였으며 디스에이블 스트랩을 두어 패리티 사용을 선택 가능토록 하였으며 모드 및 송수신 데이터 오류 발생시 패리티 발생/검출회로(6)에서 이를 감지하여 패리티 오류신호(PERR)을 발생하고 유지 보수 프로세서(MP)로 신속하게 전달하여 TD-버스 동작에 오류가 있음을 알리고 오데이터에 의한 AACU의 오동작을 방지하도륵 하는 효과가 있다.The present invention configured and operated as described above receives a mode, address, and parity data transmitted from the maintenance processor (MP) together with the FS through the TD bus, and uses the same for parity generation / detection. If it matches with the unique address of, the alarm collecting device (AACU) is active and the active alarm collecting window (AACU) determines the operation mode by the mode data, and generates the ORDY signal for transmitting / receiving data and uses it for parity generation / detection. In addition, the data is transmitted and received through the TD-bus along with the ORDY signal.The data transmission and reception is terminated by the termination of the ORDY signal, and the parity disable strap is placed on the alarm collecting unit (AACU) to select the use of parity. Parity generation / detection circuit (6) Document states that are detected to generate the parity error signal (PERR) and this maintenance quickly transmitted to the processor (MP) error in TD- O bus operation has the effect of preventing the undercoating reuk AACU malfunction due to data.
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