KR920004406B1 - Dual-port ram accessing control circuit - Google Patents

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Abstract

내용 없음.No content.

Description

듀얼포트램의 악세스 제어회로Dual Port Ram Access Control Circuit

제 1 도는 종래의 듀얼포트램(dual ported RAM)의 악세스 제어회로를 도시한 구성블록도.1 is a block diagram showing an access control circuit of a conventional dual ported RAM.

제 2 도는 본 발명의 듀얼포트램의 악세스 제어회로를 도시한 구성블록도2 is a block diagram showing an access control circuit of the dual port RAM of the present invention.

제 3 도는 제 2 도에 의한 듀얼포트램의 악세스 제어회로의 일실시예를 도시한 구체회로도.FIG. 3 is a detailed circuit diagram showing an embodiment of an access control circuit of the dual port RAM according to FIG. 2. FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 1', 10 : 시프트레지스터 2, 20 : 제어제지스터1, 1 ', 10: Shift register 2, 20: Control register

3, 3', 30 : 어드레스버퍼부 4, 4', 40 : 데이타버퍼부3, 3 ', 30: address buffer section 4, 4', 40: data buffer section

5, 550 : SRAM 60, 70, 80 : 제 1, 제 2 및 제 3 OR게이트5, 550: SRAM 60, 70, 80: First, second and third OR gates

본 발명은 듀얼포트램(deal ported RAM; 이하 DPR이라 한다.)의 악세스제어회로에 관한 것으로, 특히 컴퓨터 및 전자산업분야에서 사용되는 멀티프로세서 시스템에서의 SRAM을 이용한 DPR에 대한 악세스 제어회로에 관한 것이다.The present invention relates to an access control circuit of a dual ported RAM (hereinafter referred to as DPR), and more particularly, to an access control circuit for DPR using SRAM in a multiprocessor system used in the computer and electronics industry. will be.

종래에는 2개의 프로세서로 DPR을 악세스함에 있어서, 각각의 프로세서에 필요한 타이밍로직, 데이터버퍼 및 어드레스버퍼를 사용하여 악세스하도록 하였다.Conventionally, in accessing the DPR with two processors, the timing logic, data buffer, and address buffer required for each processor are accessed.

통상적인 DPR의 악세스 제어회로는 제 1 도에 도시된 바와 같이, 각 프로세서에 (도면에 도시안됨)로부터 전송된 래치신호들

Figure kpo00001
이 각각입력되는 시프트레지스터들(1,1')과 이 시프레지스텨(1,1')로 부터의 신호를 받아서 어드레스버퍼부(3,3'), 데이터버퍼부(4,4')및 SRAM(5)에 제어신호를 공급하는 제어레지스터(2)를 포함하고 있다. 제 1 도에 의하면,
Figure kpo00002
및
Figure kpo00003
의 래치신호들은 DPR을 악세스하는데 필요한 각 프로세서들의 리퀘스트신호(request signal)가 아비트레이션(arbitration)회로를 거친 신호로써, 어느 한순간에 한 신호만 동작된다. 일단,
Figure kpo00004
래치신호가 악세스 제어회로에 입력되면 시프트레지스터(1)를 인에이블시킴과 동시에 어드레스버퍼부(3)를 인에이블시킨다. 다음 시프트레지터(1)는 제 1 도에는 도시되어 있지 않은 클럭신호의 입력에 따라 시프팅을 시작한다.A typical DPR access control circuit includes latch signals transmitted from each processor (not shown), as shown in FIG.
Figure kpo00001
Receiving signals from the shift registers 1 and 1 'and the prepresence stages 1 and 1', respectively, the address buffer sections 3 and 3 ', the data buffer sections 4 and 4', and And a control register 2 for supplying a control signal to the SRAM 5. According to FIG. 1,
Figure kpo00002
And
Figure kpo00003
The latch signals of are signals for which the request signals of the processors required to access the DPR pass through an arbitration circuit, and only one signal is operated at any one time. First,
Figure kpo00004
When the latch signal is input to the access control circuit, the shift register 1 is enabled and at the same time the address buffer section 3 is enabled. The next shift register 1 starts shifting in response to the input of a clock signal not shown in FIG.

그다음, 이 시프트레지스터(1)는 제어레지스터(2)에

Figure kpo00005
신호를 공급하여 제어레지스터(2)로 하여금 데이터버퍼부(4)를 인에이블시키는데 필요한 신호를 발생하도록 하며, 또한 시프레지스터(1)는 정상적으로 DPR을 악세스했음을 프로세서에 알려주는
Figure kpo00006
신호를 발생시킨다. 따라서,
Figure kpo00007
래치신호는 시프트레지스터(1)를 거쳐서 제어레지스터(2)의 서브블록(C1)을 인에이블시키고, 직접적으로 어드레스버퍼부(3)을 인에이블시킨다.Then, this shift register 1 is connected to the control register 2.
Figure kpo00005
The signal is supplied to cause the control register 2 to generate the signal needed to enable the data buffer section 4, and the sypresistor 1 to inform the processor that the DPR has been accessed normally.
Figure kpo00006
Generate a signal. therefore,
Figure kpo00007
The latch signal enables the subblock C1 of the control register 2 via the shift register 1 and directly enables the address buffer section 3.

이런 방법으로 SRAM을 악세스하여 정상적인 메모리리드/라이트동작을 수행하게 된다.In this way, the SRAM is accessed to perform normal memory read / write operations.

또 다른

Figure kpo00008
래치신호도
Figure kpo00009
래치신호의 경우와 동일한 방법으로 다른 어드레스버퍼부(3')를 인에이블시키고 다른 시프트레지스터(1')를 인에이블시켜서, 다른 데이터버퍼부(4')를 인에이블시키는데 필요한 신호를 발생하도록 제어레지스터(2)에 공급되는
Figure kpo00010
신호와 정상적으로 DPR을 악세스 했음을 프로세서에 알려주는
Figure kpo00011
신호를 발생시킨다. 즉 제어레지스터(2)의 서브블록들(C1,C2)은 각각
Figure kpo00012
래치신호와
Figure kpo00013
래치신호에 의해 각 시프트레지스터(1.1')를 통하여 인에이블된다. 인에이블된 제어레지스터(2)의 서브블록(C1,C2)의 출력은 각각 데이터버퍼부(4,4')를 인에이블시키고, SRAM을 악세스하여 정상적인 메모리리드/라이트동작을 수행하게 된다.Other
Figure kpo00008
Latch signal diagram
Figure kpo00009
In the same manner as in the case of the latch signal, the other address buffer section 3 'is enabled and the other shift register 1' is enabled to generate a signal necessary to enable the other data buffer section 4 '. Supplied to the register (2)
Figure kpo00010
Signal and tell the processor that the DPR has been accessed normally
Figure kpo00011
Generate a signal. That is, the subblocks C1 and C2 of the control register 2 are respectively
Figure kpo00012
Latch signal
Figure kpo00013
It is enabled through each shift register 1.1 'by the latch signal. The outputs of the subblocks C1 and C2 of the enabled control register 2 enable the data buffers 4 and 4 ', respectively, and access the SRAM to perform normal memory read / write operations.

그러나, 상술한 구성에 의한 DPR 악세스 제어회로는 각각의 프로세서에 필요한 타이밍로직, 데이터버퍼부 및 어드레스버퍼부를 중복사용함으로써 회로구성이 복잡하고 비용경제상 많은 비용이 소요되는 단점이 있었다.However, the DPR access control circuit according to the above-described configuration has a disadvantage in that the circuit configuration is complicated and expensive in terms of cost and economy by using the timing logic, the data buffer portion and the address buffer portion necessary for each processor.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 수개의 OR게이트와 하나의 시프트레지스터를 조합하여 하나의 어드레스버퍼부와 하나의 데이터버퍼부를 사용하여 악세스 제어회로의 구성을 매우 간단하게한 듀얼포트램의 악세스 제어회로를 제공함을 목적으로 하고 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is very simple to configure the access control circuit using one address buffer portion and one data buffer portion by combining several OR gates and one shift register. It is an object of the present invention to provide an access control circuit of a dual port RAM.

상기한 목적을 달성하기 위하여 본 발명은 멀티프로세서 및 듀얼포트를 갖는 SRAM 사이에서, 상기 멀티프로세서로부터 악세스 리퀘스트신호가 아비트레이션회로를 거쳐 공급되는 래치신호들의 논리합신호에 의해 인에이블되는 시프트레지스터(10)와; 이 시프트레지스터(10)로 부터의 출력신호와 상기 각각의 래치신호들의 논리합신호에 의해 인에이블되는 제어레지스터(20)와; 상기 래치신호들만의 논리합신호에 의해 인에이블되는 어드레스버퍼부(30)와; 상기 제어레지스터(20)로부터의 출력신호에 의해 인에이블되는 데이터버퍼부(40)와; 상기 시프트레지스터(10)의 입력단에 설치되어 상기 멀티프로세서로부터의 래치신호들을 논리합하여 시프트레지스터(10) 및 어드레스버퍼부(30)에 인에이블신호를 공급하는 OR게이트(60)와; 상기 시프트레지스터(10)의 출력단에 설치되어 상기 멀티프로세서로부터의 하나의 래치신호와 상기 시프트레지스터의 하나의 출력신호를 각각 논리합하여 상기 제어레지스터에 인에이블신호를 공급하는 상기 래치신호들의 수에 대응하는 수의 OR게이트(70,80)들을 포함함을 특징으로 하고 있다.In order to achieve the above object, the present invention provides a shift register 10 between an SRAM having a multiprocessor and an access request signal from the multiprocessor, which is enabled by a logic sum signal of latch signals supplied through an abitation circuit. )Wow; A control register (20) enabled by an output signal from the shift register (10) and a logic sum signal of the respective latch signals; An address buffer unit 30 enabled by a logic sum signal of only the latch signals; A data buffer unit 40 enabled by an output signal from the control register 20; An OR gate (60) provided at an input terminal of the shift register (10) for supplying an enable signal to the shift register (10) and the address buffer unit (30) by ORing the latch signals from the multiprocessor; Installed at an output end of the shift register 10 so as to correspond to the number of latch signals for supplying an enable signal to the control register by ORing one latch signal from the multiprocessor and one output signal of the shift register, respectively; It is characterized in that it comprises a number of OR gates (70, 80).

이하, 첨부된 도면을 참조하여 본 발명에 의한 듀얼포트램의 악세스 제어회로에 대한 바람직한 일실시예를 상세히 설명할 것이다.Hereinafter, a preferred embodiment of an access control circuit of a dual port RAM according to the present invention will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명에 의한 듀얼포트램의 악세스제어회로를 도시한 구성블록도이다.2 is a block diagram showing an access control circuit of the dual port RAM according to the present invention.

제 2 도에 의하면, 본발명에 의한 듀얼포트램의 악세스 제어회로는 2개의 프로세서로 구성된 CPU(도면에 도시안됨)와 듀얼포트램인 SRAM(50)사이에서 CPU 가 SRAM(50)을 악세스하기 위하여 하나의 시프트레지스터(10), 하나의 제어레지스터(20), 하나의 어드레스버퍼부(30) 및 하나의 데이터버퍼부(40)와 3개의 OR게이트들(60,70,80)로 구성된 악세스 제어회로를 도시하고 있다. 제 2 도에 도시된 바와같이, CPU로부터의 래치신호들

Figure kpo00014
은 듀얼포트램인 SRAM(50)을 악세스하기 위한 신호들로써, 도면에는 도시되어 있지 않지만 각 프로세서들의 악세스 리퀘스트신호가 아비트레이션회로를 거친 신호들이다. 이들 래치신호들
Figure kpo00015
은 한순간에는 어느 한신호에만 액티브하게 된다.Referring to FIG. 2, the dual port RAM access control circuit according to the present invention allows the CPU to access the SRAM 50 between a CPU composed of two processors (not shown) and an SRAM 50 that is a dual port RAM. For this purpose, the access register includes one shift register 10, one control register 20, one address buffer unit 30, one data buffer unit 40, and three OR gates 60, 70, and 80. The control circuit is shown. As shown in FIG. 2, latch signals from the CPU
Figure kpo00014
Are signals for accessing the SRAM 50, which is a dual-port RAM, and although not shown in the drawing, the access request signals of the processors pass through the abitation circuit. These latch signals
Figure kpo00015
Is active only for one signal at a time.

따라서, 상기 래치신호들

Figure kpo00016
은 시프트레지스터(10)의 입력단에 설치된 제 1 OR게이트(60)에서 논리합되어, 상기 시프트레지스터(10) 및 어드레스버퍼부(30)를 인에이블시킨다. 이에 따라서, 상기 시프트레지스터(10)는 입력 클럭신호(8MCLK)(제 3 도 참조)에 따라 시프팅을 시작한다. 이 시프트레지스터(10)는 제어레지스터(20)를 인에이블시킬 수 있는 CEN신호와 정상적으로 DPR을 악세스하였음을 각각의 프로세서에 알려주는
Figure kpo00017
신호를 발생시킨다. 상기 시프트레지스터(10)로 부터의 CEM신호는 제 2 및 제 3 OR게이트(70,80)로 입력되어 상기 제 2 OR게이트(70) 및 제 3 OR게이트(80)에 각각 입력된 래치신호들
Figure kpo00018
과 각각 논리합된다. 상기 제 2 및 제 3 OR게이트(70,80)로부터의 출력신호는 제어레지스터(20)의 각 서브블록(C1,C2)을 인에이블시킨다. 이렇게 인에이블된 제어레지스터(20)의 각 서레지스터(20)의 입력단에 입력되는및
Figure kpo00020
신호는 유효데이타가 데이터버스상에 있음을 알려주는 신호이다. 또한 제어레지스터(20)의 입력단에 입력되는
Figure kpo00021
및
Figure kpo00022
신호는 SRAM을 악세스하여 정상적인 메모리리드/라이트동작을 수행하도록 하는 신호이다.Thus, the latch signals
Figure kpo00016
Is ORed at the first OR gate 60 provided at the input end of the shift register 10 to enable the shift register 10 and the address buffer unit 30. Accordingly, the shift register 10 starts shifting in accordance with the input clock signal 8MCLK (see FIG. 3). The shift register 10 informs each processor that the CEN signal capable of enabling the control register 20 and that the DPR has been normally accessed.
Figure kpo00017
Generate a signal. The CEM signals from the shift register 10 are input to the second and third OR gates 70 and 80 and the latch signals input to the second OR gate 70 and the third OR gate 80, respectively.
Figure kpo00018
And OR respectively. Output signals from the second and third OR gates 70 and 80 enable each subblock C1 and C2 of the control register 20. Inputted to the input terminal of each register 20 of the enabled control register 20 And
Figure kpo00020
The signal indicates that valid data is on the data bus. Also input to the input of the control register 20
Figure kpo00021
And
Figure kpo00022
The signal is a signal that accesses the SRAM to perform normal memory read / write operations.

제 3 도는 제 2 도에 의한 듀얼포트램의 악세스 제어회로의 바람직한 일실시예를 도시한 구체회로도이다.3 is a detailed circuit diagram showing a preferred embodiment of the access control circuit of the dual port RAM according to FIG.

제 3 도에는 제 2 도의 제 1 OR게이트(60)의 전단부에 접속되어 CPU로부터의 악세스 리퀘스트신호가 통과하여 래치신호들을 공급하는 아비트레이션회로가 상세히 도시되어 있고 시프트레지스터(10)의 CK입력단에 시스템 클럭신호(8m CLK)가 입력되고 있다.FIG. 3 shows in detail an abitation circuit connected to the front end of the first OR gate 60 of FIG. 2 for passing the access request signal from the CPU to supply the latch signals, and the CK input terminal of the shift register 10. FIG. The system clock signal 8m CLK is input to the signal.

또한, 제어레지스터(20)의 입력단에 입력되어 유효데이타가 데이타버스상에 존재함을 알려주는 신호가

Figure kpo00023
로 도시되어 있고 제 2 도의 메모리리드/라이트동작 수행신호
Figure kpo00024
가
Figure kpo00025
로서 도시되어 있다. 제 3 도의 구성 및 동작 설명에 대해서는 제 2 도를 통하여 상술한 바와 동일하므로 상세한 설명은 생략할 것이다.In addition, a signal is input to the input of the control register 20 to indicate that valid data is present on the data bus.
Figure kpo00023
The memory read / write operation execution signal of FIG.
Figure kpo00024
end
Figure kpo00025
It is shown as. Since the configuration and operation of FIG. 3 are the same as those described above with reference to FIG. 2, detailed descriptions thereof will be omitted.

제 2 도 및 제 3 도에는 멀티프로세서로서 2개의 프로세서를 가지고, 듀얼포트램으로서 SRAM을 사용하는 경우의 듀얼포트램의 악세스 제어회로에 대해서만 설명하였지만, 본 발명은 이에 국한되는 것은 아니고, 2개 이상의 프로세서를 구비한 멀티프로세서와 듀얼포트램 사이에서 악세스 제어회로를 구성하기 위하여, 제어레지스터의 서브블록을 프로세서수에 대응하여 확장한 악세스 제어회로를 포함하고 있다.2 and 3 illustrate only an access control circuit of a dual port RAM in the case of having two processors as a multiprocessor and using an SRAM as a dual port RAM, the present invention is not limited thereto. In order to form an access control circuit between the multiprocessor having the above processor and the dual port RAM, an access control circuit is formed in which the subblock of the control register is expanded in correspondence to the number of processors.

이상으로 상술한 바와 같이 본 발명에 의한 듀얼포트램의 악세스 제어회로는 종래의 악세스 제어회로에 비해 회로의 구성이 매우 간단하고, 비용경제상장치의 가격이 절감되는 효과가 있다.As described above, the dual port RAM access control circuit according to the present invention has a very simple circuit configuration compared to the conventional access control circuit, and has the effect of reducing the cost of the device due to cost economy.

Claims (3)

멀티프로세서와 듀얼포트램의 사이에서 각 프로세서가 각 포트램을 악세스하기 위하여, 상기 멀티프로세서로부터의 악세스 리퀘스트신호가 아비트레이션회로를 거쳐서 공급되는 래치신호들의 논리합신호에 의해 인에이블되는 시프트레지스터(10)와, 상기 시프트레지스터(10)로 부터의 출력신호와 상기 각각의 래치신호들의 논리합신호들에 의해 인에이블되는 제어레지스터(20)와, 상기 래치신호들만의 논리합신호에 의해 인에이블되는 어드레스버퍼부(30)와; 상기 제어레지스터(20)로부터의 출력신호에 의해 인에이블되는 데이타버퍼부(40); 상기 시프트레지스터(10)의 입력단에 설치되어 상기 멀티프로세서로부터의 래치신호들을 논리합하여 상기 시프트레지스터(10) 및 상기 어드레스버퍼수(30)에 인에이블신호를 공급하는 OR게이트(60)와; 상기 시프트레지스터(10)의 출력단에 설치되어 상기 멀티프로세서로부터의 하나의 래치신호와 상기 시프트레지스터의 하나의 출력신호를 각각 논리합하여 상기 제어레지스터(20)에 인에이블신호를 공급하는 상기 프로세서들 대응하는 수의 게이트들(70,80)을 포함하는 것을 특징으로 하는 듀얼포트램의 악세스 제어회로.In order to allow each processor to access each port between the multiprocessor and the dual port RAM, a shift register 10 in which an access request signal from the multiprocessor is enabled by a logical sum signal of latch signals supplied through an abitation circuit. ), The control register 20 enabled by the output signal from the shift register 10 and the logic sum signals of the respective latch signals, and the address buffer enabled by the logic sum signal of only the latch signals. Section 30; A data buffer unit 40 enabled by an output signal from the control register 20; An OR gate (60) provided at an input terminal of the shift register (10) for supplying an enable signal to the shift register (10) and the address buffer number (30) by ORing the latch signals from the multiprocessor; The processors are provided at an output terminal of the shift register 10 so as to logically combine one latch signal from the multiprocessor and one output signal of the shift register to supply an enable signal to the control register 20. Access control circuit of a dual port RAM, characterized in that it comprises a number of gates (70, 80). 제 1 항에 있어서, 상기 제어레지스터(20)는 멀티프로세서의 프로세서들의 수에 대응한 수의 서브블록(C1,C2,…Cn)으로 구성됨을 특징으로 하는 듀얼포트램의 악세스 제어회로.The dual port RAM access control circuit according to claim 1, wherein the control register (20) is composed of a number of subblocks (C1, C2, ... Cn) corresponding to the number of processors of the multiprocessor. 제 1 항에 있어서, 상기 듀얼포트램은 SRAM인 것을 특징으로 하는 듀얼포트램의 악세스 제어회로The access control circuit of claim 1, wherein the dual port RAM is an SRAM.
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