KR920003672A - Receiving Circuit of DM Operation System - Google Patents

Abstract

내용 없음.No content.

Description

복합 운용방식 DM 통신시스템의 수신회로Receiving Circuit of DM Operation System

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 정보 전송율에 따른 프레임 포맷도.1 is a frame format diagram according to an information transmission rate.

제2도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.

제3도는 제2도의 각부분의 동작 파형도.3 is an operational waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 수신클럭동기부 20 : 일레스틱버퍼10: Receive clock synchronizer 20: Elastic buffer

30 : 라이트 제어신호발생부 40 : 멀티플렉서30: light control signal generator 40: multiplexer

50,100 : 3-상태버퍼 60 : 데이타 출력제어부50,100: 3-state buffer 60: Data output control unit

70 : 프레임 배열신호 검출부 80 : 분주 및 업/다운 카운트부70: frame array signal detection unit 80: frequency division and up / down count unit

90 : 출력 제어신호발생부.90: output control signal generator.

Claims (1)

복합 운용방식 DM통신 시스템의 수신회로에 있어서, 클럭수신단자(101)를 통하여 전송선로부터 제1수신클럭과 제2수신클럭을 입력하여 상기 제1,제2수신클럭과 위상 동기된 일정 듀티 사이클을 갖는 제1클럭을 발생하고, 모드신호 입력단자(102)를 통하여 입력되는 모드신호에 따라 상기 제1클럭과 상기 제1클럭을 2분주한 제2클럭을 선택적으로 반전 출력하는 수신 클럭 동기부(10)와, 소정 크기의 저장영역을 가지며, 상기 수신 클럭동기부(10)의 출력클럭에 의해 데이타 수신단자(103)를 통하여 입력되는 제1수신데이타와 제2수신데이타를 상기 저장영역에 저장하고, 리이드 클럭 입력에 의해 상기 저장영역에 저장된데이타를 출력하여 시스템간의 클럭차를 보상하는 일레스틱 버퍼(20)와, 상기 수신 클럭동기부(10)에서 출력되는 클럭을 상기 일레스틱 버퍼(20)의 저장크기의 1/2까지 카운트하여 1/2저장 완료 신호를 발생하고,프레임 동기신호 입력단자(104)를 통해 입력되는 프레임 동기신호로 상기 발생된 1/2저장완료 신호를 래치하여 리드제어신호를 출력하는 리드제어신호 발생부(30)와, 제1,제2리드클럭 입력단자(105,106)를 통하여제1,제2리드클럭을 입력하여 상기 모드신호에 따라 선택적으로 출력하는 멀티플렉서(40)와, 상기 멀티플렉서(40)의 출력단자와 상기 일레스틱버퍼(20)의 리드단자사이에 접속되어 상기 리드제어 신호발생부(30)의 리드제어신호에 의해 인에이블되어 상기 멀티플렉서(40)의 출력클럭을 상기 리드단자로 제공하는 3-상태버퍼(50)와, 상기 멀티플렉서(40)의 출력단자 및 상기 일레스틱버퍼(20)의 출력단자에 접속되어 상기 일레스틱버퍼(20)의 출력 데이타를 상기 멀티플렉서(40)의 클럭으로 래치하여 복원하고 복원된 데이타를 출력제어신호에 의해 래치출력하는 데이타 출력제어부(60)와, 상기 데이타 출력제어부(60)의 출력단자에 접속되어 프레임클럭을 이용한 프레임 검출클럭으로 상기 데이타 출력제어부(60)에서 출력되는 데이타중 프레임배열신호를 검출하여 검출될시 프레임검출신호를 발생하며 검출되지 않을시 프레임 미검출신호를 발생하는 프레임 배열신호 검출부(70)와, 분주기 및 업/다운 카운터를 내부에 가지며, 시스템 클럭입력단자(107)를 통하여 입력되는 시스템클럭을 상기 분주기로서 4분주 및 32분주하여 32분주된 클럭을 프레임클럭으로 출력하며, 프리세트 신호에 의해 초기화되는 상기 업/다운 카운터로서 초기화시 중간값부터 카운트하여 상기 프레임 배열신호 검출부(70)로부터 프레임검출 신호 입력시 상기 32분주 클럭으로 카운트업하고 프레임 미검출신호 입력시 상기 4분주클럭으로 카운트 다운하여 동기이탈 신호 및 동기잡힘 신호를 출력하는 분주 및 업/다운 카운트부(80)와, 상기 동기 이탈신호 및 잡힘신호를 입력하여 래치하고 래치된 신호가 동기 이탈신호일때 및 리세트신호 입력단자(108)를 통하여 리세트신호가 입력될때 프리세트신호를 상기 분주 및 업/다운 카운트부(80)로 출력하며, 상기 동기 이탈신호 입력시 상기 3-상태 버퍼(50)의 출력클럭의 한주기에 해당하는 현재 검출하고 있는 채널의 데이타를 스킵하도록 하는 출력제어신호를 상기 데이타 출력 제어부(60)로 제공하는 출력제어 신호발생부(90)로 구성됨을 특징으로 하는 복합 운용방식 DM통신 시스템의 수신회로.In the receiving circuit of the hybrid operation DM communication system, the first receiving clock and the second receiving clock are input from the transmission line through the clock receiving terminal 101 to perform a constant duty cycle in phase synchronization with the first and second receiving clocks. A reception clock synchronizer configured to generate a first clock having a first clock, and selectively invert and output the first clock and a second clock divided by the first clock according to a mode signal input through the mode signal input terminal 102 ( 10) and a storage area having a predetermined size, and storing first and second reception data input through the data reception terminal 103 by the output clock of the reception clock synchronization unit 10 in the storage area. And an elastic buffer 20 for compensating a clock difference between systems by outputting data stored in the storage area by a lead clock input, and a clock output from the reception clock synchronizer 10. ) Counts up to 1/2 of the storage size of the signal to generate a 1/2 storage completion signal, and latches the generated 1/2 storage completion signal with a frame synchronization signal input through the frame synchronization signal input terminal 104 to control read. A multiplexer 40 for inputting the first and second lead clocks through the read control signal generator 30 for outputting the signal and the first and second lead clock input terminals 105 and 106 and selectively outputting the signals according to the mode signals. ) Is connected between the output terminal of the multiplexer 40 and the lead terminal of the elastic buffer 20 and is enabled by a read control signal of the read control signal generator 30 so as to enable the multiplexer 40. A three-state buffer 50 providing an output clock to the lead terminal, an output terminal of the multiplexer 40 and an output terminal of the elastic buffer 20 and output data of the elastic buffer 20. To the clock of the multiplexer 40 A data output control unit 60 for restoring and restoring the restored data by an output control signal; and a data detection control unit 60 connected to an output terminal of the data output control unit 60 as a frame detection clock using a frame clock. Frame array signal detection unit 70 for generating a frame detection signal when the frame array signal is detected from the data output from the frame array and detecting a frame non-detection signal when not detected, and a divider and up / down counter. The up / down counter which is divided into four divided and 32 divided system clocks input through the system clock input terminal 107 and outputs 32 divided clocks as frame clocks and initialized by a preset signal. When the frame detection signal is input from the frame array signal detection unit 70, the 32 division clock A frequency division and up / down counting unit 80 for counting up and counting down the quadrant clock and outputting a sync release signal and a sync signal when the frame is not detected; When a latched and latched signal is a synchronization departure signal and when a reset signal is input through the reset signal input terminal 108, a preset signal is output to the division and up / down count unit 80, and the synchronization departure signal An output control signal generator 90 which provides an output control signal to the data output controller 60 to skip data of a channel currently detected corresponding to one period of the output clock of the tri-state buffer 50 upon input; Receiving circuit of the composite operation method DM communication system, characterized in that consisting of. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.