KR920002698B1 - Digital filter for telemetering - Google Patents

Abstract

The filter includes a filter coefficient generating and share memory managing means (11) consisting of a CPU and a share memory (12). A multibus (1) is connected to the managing means (11), while a control bus (2), an address bus (3) and a data bus (4) are connected to the multibus (3). A band removing filter means (13), a band pass filter means (15) and an input/output eans (17) are connected to the control bus (2), the address bus (3) and the data bus (4) respectively. Analogue/digital converting means (14, 16, 18) are connected to the band removing filter means (13), the band pass filter means (15) and the input/output means (17) respectively. The filter makes it possible to vary the shielding frequency and the band width.

Description

텔리라이팅용 디지틀 필터기Digital filter for telling

제1도는 본 발명의 개략적인 구성을 나타낸 블록도.1 is a block diagram showing a schematic configuration of the present invention.

제2도는 본 발명의 세부 구조를 나타낸 구성도.2 is a block diagram showing a detailed structure of the present invention.

제3a도는 데이터 메모리 맵 구성도.3A is a data memory map configuration diagram.

제3b도는 프로그램 메모리 맵 구성도.3b is a program memory map configuration diagram.

제4도는 본 발명의 흐름도.4 is a flow chart of the present invention.

제5도는 제1도의 입출력부의 흐름도.5 is a flowchart of an input / output unit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 멀티버스 2 : 콘트롤버스1: Multiverse 2: Control Bus

3 : 어드레스버스 4 : 데이터버스3: address bus 4: data bus

11 : TW-P 12 : 공유메모리11: TW-P 12: Shared Memory

13 : TW-BEF 14, 16, 18 : A/D변환기13: TW-BEF 14, 16, 18: A / D Converter

15 : TW/BPF 17 : TW/IO15: TW / BPF 17: TW / IO

20 : AIC 21 : TW/D20: AIC 21: TW / D

22 : DSP 23 : ROM22: DSP 23: ROM

24 : RAM 25 : 대기로직24: RAM 25: Wait Logic

26 : 디코더 27, 28, 29 : OR 게이트26: decoder 27, 28, 29: OR gate

본 발명은 음성 통화와 함께 그림, 글씨 도형 등과 필화정보를 상대방과 주고 받는 텔리라이팅 단말기를 기존의 공중 전화망에서 사용하는 방법중 대역 분할 방식을 실현하기 위해 필요한 디지를 필터기에 관한 것이다.The present invention relates to a digital filter required for realizing a band division method among a method of using a telecommunications terminal that exchanges a picture, a font, a graphic, etc. with a voice call with a counterpart in an existing public telephone network.

일본에서 사용되고 있는 종래의 텔리라이팅 단말기에는 SCF기술을 이용한 필터기가 LSI칩 내부에 내장 되어있고 제거 대역 및 주파수는 고정되어 있어서 사용자가 필요시에 차단 주파수 및 대역폭을 바꿀 수 없는 단점이 있다.Conventional telling terminal used in Japan has a disadvantage that the filter using the SCF technology is embedded in the LSI chip and the removal band and frequency is fixed so that the user cannot change the cutoff frequency and bandwidth when necessary.

상기와 같은 단점을 제거하기 위해 안출된 본 발명은 음성대역인 300Hz-340Hzwns 사용자가 필요에 따라 차단 주파수 및 대역폭을 마음대로 변화시킬 수 있으며 텔리라이팅 용도 뿐 아니라 필터기를 필요로 하는 어디에라도 입출력부만 추가하면 사용할 수 있도록 하는 범용 필터기를 제공함에 그 목적이 있다.The present invention devised to eliminate the above drawbacks, the user can change the cutoff frequency and bandwidth at will as the voice band 300Hz-340Hzwns users, and adds only the input and output unit where the filter is required as well as the telling use The purpose is to provide a general-purpose filter that can be used.

본 발명은 상기와 같은 목적을 달성하기 위해 CPU와 공유메모리로 구성된 필터계수 생성 및 공유메모리 관리수단, 상기 필터계수 생성 및 공유메모리 관리를 위해 사용되는 멀티 버스, 상기 멀티버스에 연결된 콘트롤 버스와 어드레스 버스 및 데이터 버스, 상기 콘트롤 버스와 어드레스 버스 및 데이터 버스에 각각 연결된 대역제거 필터 수단과 대역통과 필터 수단 및 입출력 수단, 상기 대역 제거 필터 수단과 대역 통과 필터 수단 및 입출력 수단에 각각 연결된 A/D 변환수단으로 구성된 것을 특징으로 한다.The present invention provides a filter coefficient generation and shared memory management means composed of a CPU and a shared memory, a multi-bus used for generating the filter coefficient and shared memory management, a control bus and an address connected to the multi-bus in order to achieve the above object. A / D conversion connected to a bus and data bus, a band removing filter means and a band pass filter means and an input / output means respectively connected to the control bus and an address bus and a data bus, respectively, to the band removing filter means and a band pass filter means and an input / output means, respectively. It is characterized by consisting of means.

이하 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 개략적인 구성을 나타낸 블록도, 제2도는 본 발명에 세부 구조를 나타낸 구성도, 제3a도는 데이터 메모리 맵 구성도, 제3b도는 프로그램 메모리 맵 구성도, 제4도는 본 발명의 흐름도, 제5도는 제1도의 입출력부의 흐름도로서 1은 멀티버스, 2는 콘트롤 버스, 3은 어드레스 버스, 4는 데이터 버스, 11은 필터계수 생성 및 공유 메모리 관리부(이하 TW-P라 한다), 12는 공유메모리, 13은 대역 제거 필터부(이하 TW-BEF라 한다), 15는 대역통과 필터부(이하 TW-BPF라 한다), 17은 입출력부(TW-IO라 한다), 14,16,18은 아나로그/디지틀 변환기(이하 A/D 변환기라 한다), 20은 AIC(Analog Interface Circuit), 21은 필터부(이하 TW-D라 한다), 22는 DSP, 23 ROM, 24는 RAM, 25는 대기로직, 26는 디코더, 및 27,28,29는 OR 게이트를 각각 나타낸다.1 is a block diagram showing a schematic configuration of the present invention, FIG. 2 is a block diagram showing a detailed structure of the present invention, FIG. 3a is a data memory map block diagram, 3b is a program memory map block diagram, and FIG. 4 is a block diagram of the present invention. 5 is a flowchart of the input / output unit of FIG. 1, where 1 is a multibus, 2 is a control bus, 3 is an address bus, 4 is a data bus, 11 is a filter coefficient generation and shared memory management unit (hereinafter referred to as TW-P). 12 denotes a shared memory, 13 denotes a band cancellation filter (hereinafter referred to as TW-BEF), 15 denotes a bandpass filter (hereinafter referred to as TW-BPF), 17 denotes an input / output section (hereinafter referred to as TW-IO), 14, 16 and 18 are analog / digital converters (hereinafter referred to as A / D converters), 20 are AIC (Analog Interface Circuit), 21 are filter units (hereinafter referred to as TW-D), 22 are DSP, 23 ROM, 24 are RAM, 25 denotes standby logic, 26 denotes a decoder, and 27, 28 and 29 denote OR gates, respectively.

제1도와 같이 본 발명은 콘솔과 CP/M-86을 제공하는 TW-P(11), 멀티버스(1), 콘트롤 버스(2), 어드레스 버스(3), 데이터 버스(4), TW-BEF(13), TW-BPF(15) TW-IO(17), A/D 변환기(14,16,18)로 구성된다.As shown in FIG. 1, the present invention provides a TW-P 11, a multibus 1, a control bus 2, an address bus 3, a data bus 4, and a TW- providing a console and a CP / M-86. BEF 13, TW-BPF 15, TW-IO 17, and A / D converters 14, 16, and 18.

TW-P(11)는 신호처리 프로센서인 TW-BEF(13)와 TW-BPR(15)(이하 TW-D라 한다)의 펄터계수와 TW-D간에 공유하는 시스템 메모리를 제공하는 역할을 담당하는 프로세서로거 CPU(Central Processing Unit)는 80186을 사용하여 OS로는 CP/M-86을 제공하는 64Kbyte 프로그램 메모리와 64Kbyte 데이터 메모리로 구성되어 있으며 확장 가능하다.The TW-P 11 serves to provide a system memory shared between the TW-D and the pulse coefficients of the TW-BEF 13 and the TW-BPR 15 (hereinafter referred to as TW-D), which are signal processing prosensors. The processor logger central processing unit (CPU) uses the 80186 and is composed of 64Kbyte program memory and 64Kbyte data memory that provides CP / M-86 as an OS and is expandable.

TW-D의 필터계수는 TW-P의 FFT(Fast Fourier Transfotm)기능 등에 의해 생성되는 대역 통과 및 대역 제거 필터의 계수를 의미하여 공유메모리는 TW-D간의 정보 교화용 및 입출력 데이터의 저장을 위한 메모리로서 CPU와 국부메모리, 버퍼, 2-포트 메모리, 시스템 버스로 구성되어 있다.The filter coefficient of the TW-D is a coefficient of the band pass and band rejection filter generated by the FFT (Fast Fourier Transfotm) function of the TW-P. It is composed of CPU, local memory, buffer, 2-port memory and system bus.

TW-P(11)는 순수한 국부 프로세싱을 위한 국부 메모리와 필터계수 및 TW-D간의 공유메모리를 위한 2-포트(dual-port)메모리를 갖는다.The TW-P 11 has a local memory for pure local processing and a dual-port memory for filter coefficients and shared memory between the TW-Ds.

여러 프로세서가 기능을 분담하고 있는 시스템의 각 프로세서간 정보교환용 버스로서 IEEE-796(멀티버스)으로 규정된 시스템 버스를 사용한다.A system bus defined by IEEE-796 (multibus) is used as a bus for information exchange between processors in a system in which several processors share a function.

이는 버스 사용이 마스터(master)가 두 개의 이상 가능한 시스템 버스로 각 마스처간 사용권 조정 로직이 필요하다. 여기서는 TW-D가 마스터(master)이며 TW-P는 슬레이브(slave)로 동작한다.This is a system bus where the bus usage is more than one master, and requires license coordination logic between each of the masks. Here TW-D is the master and TW-P acts as the slave.

TW-D(21)의 세부 구조는 제2도에서와 같이 DSP(21), ROM(24), 대기로직(WAIT LOGIC)(25), 디코더(26), 및 OR게이트(27,28,29)로 나타내어지며 대역 제거 및 대역통과 필터링 기능을 하고 DSP는 TI사의 TMS320C25를 사용하고 TW-P(11)와의 데이터 취급은 어드레스 디코더, 제어/상태 레지스터, 버스 아비더, 데이터 버퍼를 통해 이루어지고 프로그램 메모리 16Kbyte, 데이터 메모리 16Kbyte로 구성되어 있으나 데이터 메모리는 사용하지 않고 TW-P(11)의 공유메모리(12)를 사용한다.The detailed structure of the TW-D 21 is shown in FIG. 2 as follows: DSP 21, ROM 24, WAIT LOGIC 25, decoder 26, and OR gates 27, 28, and 29. Bandwidth elimination and bandpass filtering function, DSP uses TI's TMS320C25, and data handling with TW-P (11) is done through address decoder, control / status register, bus arbiter, data buffer 16 Kbytes of memory and 16 Kbytes of data are used, but the shared memory 12 of the TW-P 11 is used without using the data memory.

상기의 로직회로는 외부 버스 사이클을 지시하는 스트로브(

)신호와 어드레스 디코딩된 신호와를 조합하여 ROM선택 신호를 제공하고 스트로브(

)신호와

(Read/Write)신호를 조합하여 RAM선택 신호를 제공한다.The logic circuit described above includes a strobe for indicating an external bus cycle.

) Combines the signal with the address-decoded signal to provide a ROM selection signal

Signal and

RAM select signal is provided by combining (Read / Write) signal.

디코너 회로(26)는 2개의 1/4디코더를 내장한 74F139로 구성되어 있으며 아비터는 머티 버스를 통하여 TW-P(11)의 공유메모리(12)의 데이터를 조작하기 위하여 버스를 획득, 방임하는 과정을 결정하는 것으로 PAL16R4로 구성되어 있다.Decoder circuit 26 is composed of 74F139s with two 1/4 decoders built in, and the arbiter acquires and negates a bus to manipulate data in shared memory 12 of TW-P 11 via a material bus. It is composed of PAL16R4.

대기로직(WAIT LOGIC)(25)은 메모리의 억세스 시간이 늦어 DSP(22)의 1명령 사이클 동안에 데이터를 취득 할 수 없을 때 필요한 로직으로 ROM은 2웨이트(wait), SRAM은 노우웨이트(no wate)로 설계되어 있으며 JK플립플롭 2개와 NAND게이트로 구성되어 있다.WAIT LOGIC 25 is the logic required when the memory access time is too late and data cannot be acquired during one instruction cycle of the DSP 22. The ROM is 2 waits and the SRAM is no wait. It is designed in) and consists of two JK flip flops and a NAND gate.

음성 및 데이터를 송수신하기 위한 TW-IO(17)는 TI사의 AIC(20)를 사용하여 14비트 8KHz 셈플링을 한다.The TW-IO 17 for transmitting and receiving voice and data is 14-bit 8KHz sampling using TI's AIC (20).

TW-D(21)는 필요로 하는 대역통과 또는 대역제거 필터등의 스펙트럼을 이상적인 필터로 구성한다. 즉 스펙트럼 상에서 통과대역은 1, 제거 대역은 0으로 원하는 필터의 모양을 구성한다. 이에 대한 FFT(2)을 취하여 해당하는 필터의 임펄스 응답을 구한다. 이 임펄스 응답에 의해 구현하려는 FIR의 탭(tap)수에 따라 지연과 제거(truncation ; rectangular window)를 취하여 선형페이즈의 필터 상수를 얻는다. 여기에 해밍윈도우(hamming window)를 위하여 메인 로우브(main lobe)와 첫째 사이드 로우브(side lobe)사이의 진폭 사이틀 40dB이상으로 한다. 이와 같이 구한 필터 상수는 플로팅 포인트(floating-point)로서 이를 TW-D(21)가 처리 가능한 픽스드 포인트(fixed-point)로 변환한다.The TW-D 21 constitutes an ideal filter for spectrum, such as a bandpass or a band cancellation filter required. In other words, the passband is 1 and the rejection band is 0 in the spectrum to form the desired filter shape. Take the FFT (2) for this and get the impulse response of the corresponding filter. Depending on the number of taps of the FIR to be implemented by this impulse response, a delay and a truncation (rectangular window) are taken to obtain the filter constant of the linear phase. Here, for the hamming window, the amplitude interval between the main lobe and the first side lobe is 40 dB or more. The filter constant thus obtained is a floating-point and converts it into a fixed-point that the TW-D 21 can process.

TW-BEF(13)에 입력되는 아나로그 신호는 AIC(20)내부에서 대역통과된 후 표준화 주파수 8KHz로 14비트 A/D변환되고 변환된 신호는 시리얼 포트(serial point)를 통하여 DSP(22)에 입력된다.The analog signal input to the TW-BEF 13 is band-passed within the AIC 20, and then the 14-bit A / D conversion is performed at a standardized frequency of 8KHz, and the converted signal is converted to the DSP 22 through the serial port. Is entered.

도면 제3도, 제4도 및 제5도를 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.An embodiment of the present invention will be described with reference to FIGS. 3, 4, and 5 as follows.

필터기를 초기화 시킨후(401), TW-BEF(13)는 A/D변환기(14)에서 입력된 신호에 따라 대역제거 필터계수 값을 읽어 들여 필터링한 후 TW-P(11)의 공유메모리(12)에 저장시킨다(402).After initializing the filter (401), the TW-BEF (13) reads and filters the band-rejection filter coefficient value according to the signal input from the A / D converter (14) and then shares the memory of the TW-P (11). 12) (402).

DSP(22)는 TW-P(11)의 공유메모리(12)에 저장되어 있는 BEF(대역제거필터)계수를 DSP블록 0에 배열한 후(404), 플래그(flag)작업을 시행하고(405,406), A/D변환한 후(407), 입력 데이터와 적화(곱하고 더하기)를 실행하고(408), 필터링 된 값을 멀티버스(1)를 통해 TW-P(11)의 공유메모리(12)중 DTEL(대역 제거 데렌 저장영역)에 저장한다(409).The DSP 22 arranges the BEF coefficients stored in the shared memory 12 of the TW-P 11 in the DSP block 0 (404), and then executes a flag operation (405, 406). After A / D conversion (407), the input data and the product (multiplication and addition) are executed (408), and the filtered value is shared memory 12 of the TW-P 11 through the multiverse (1). The memory is stored in the DTEL (band removal deren storage area) (409).

또한 TW-BPF(15)에 입력되는 아나로그 신호는 AIC(20)에 의해 A/D변환되고 변환된 신호는 시리얼 프토와 연결된 DSP(22)와 송수신 된다.Also, the analog signal input to the TW-BPF 15 is A / D converted by the AIC 20, and the converted signal is transmitted and received with the DSP 22 connected to the serial protocol.

TW-BPF(15)는 A/D변환기(16)에서 입력된 신호에 따라 BPR(대역통과 필터)계수 값을 읽어 들여 필터링한 후 TW-P(11)의 공유메모리(12)에 저장시킨다.The TW-BPF 15 reads and filters the BPR (Band Pass Filter) coefficient value according to the signal input from the A / D converter 16 and stores it in the shared memory 12 of the TW-P 11.

DSP(22)에서는 TW-P(11)의 공유메모리(12)에 저장되어 있는 BPF(대역통과 피터)계수를 DSP블록 0에 배열한 후 (404)플래그(flag)작업(405,406)과 A/D변환 작업을 행하고(407)입력신호와의 적화를 실행한(408) 필터링 된 값을 멀티버스를 통해 TW-P(11)의 공유메모리(12)중 DMOD(대역통과 데이터 저장 영역)에 저장한다(409), 그리고 공유메모리 플래그(flag)조작을 시행하고(410)송신을 위한 작업을 행한다.In the DSP 22, the BPF (Band Pass Peter) coefficients stored in the shared memory 12 of the TW-P 11 are arranged in the DSP block 0, and the (404) flag operation (405, 406) and A / The D-transformed operation (407) and the integration with the input signal (408) store the filtered values in the DMOD (band-pass data storage area) of the shared memory 12 of the TW-P 11 via multiverse. In operation 409, the shared memory flag operation is executed (410), and the operation for transmission is performed.

(411,412,413,414,415).(411,412,413,414,415).

TW-IO(17)에서는 TW-IO를 초기화하고(501)공유메모리의 플래그 조작과 A/D변환을 시행하고(504,505,506)공유메모리(12)에서 저장하며(507) 멀티버스(1)를 통하여 공유메모리의 DTEL(대역제거 데이터 저장영역)과 DMOD(대역통과 데이터 저장 영역)에 있는 데이타를 합하여(509), 공유메모리 DTM(대역제거 및 대역통과 데이터 저장 영역)에 저장한 후(510)송신 플래그 작업을 행하고(511,512), TW-IO(17)에 연결된 A/D변환기(18)즉, AIC(20)에 의해 D/A변환한 후 외부에 출력한다(513).The TW-IO 17 initializes the TW-IO (501), performs flag operation and A / D conversion of the shared memory (504, 505, 506), stores it in the shared memory (12) (507) through the multibus (1). The data in the DTEL (band elimination data storage area) and DMOD (band pass data storage area) of the shared memory are summed (509), stored in the shared memory DTM (band elimination and bandpass data storage area), and then transmitted (510). The flag operation is performed (511, 512), the A / D converter 18 connected to the TW-IO 17, that is, D / A conversion by the AIC 20, and then output to the outside (513).

상기한 바와 같이 본 발명은 16비트 프로세서인 80186을 상용하여 CP/M-86제어하에 사용자의 목적에 맞는 필터계수를 산출한 후 DSP에서 필터 처리하므로 차단 주파수 및 대여폭 등을 변화시킬 수 있는 이점이 있다. 또한 본 발명은 범용으로 설계되어 있어 디지틀 신호처리를 행하기 위한 기구로써 사용될 수 있다.As described above, the present invention uses a 16-bit processor 80186, calculates a filter coefficient for a user's purpose under CP / M-86 control, and processes the filter in a DSP, thereby changing the cutoff frequency and the rental width. have. In addition, the present invention is designed for a general purpose and can be used as a mechanism for performing digital signal processing.

Claims (3)

CPU와 공유메모리(12)로 구성된 필터계수 생성 및 공유메모리 관리수단(11) ; 상기 필터계수 생성 및 공유메모리 관리수단(11)에 연결된 멀티버스(1) ; 상기 멀티버스(1)에 연결된 콘트롤 버스(2)와 어드레스 버스(3), 및 데이터 버스(4) ; 상기 콘트롤 버스(2)와 어드레스 버스(3), 및 데이터 버스(4)에 각각 연결된 대역제거 필터수단(13)과 대역통과 필터수단(15) 및 입출력 수단(17) ; 상기 대역제거 필터수단(13)과 대역통과 필터수단(15) 및 입출력 수단(17)에 각각 연결된 아날로그/디지를 변환수단(14,16,18)으로 구성된 것을 특징으로 하는 디지틀 필터기.Filter coefficient generation and shared memory management means (11) comprising a CPU and a shared memory (12); A multiverse (1) connected to the filter coefficient generation and shared memory management means (11); A control bus 2 and an address bus 3 and a data bus 4 connected to the multibus 1; Band elimination filter means 13, band pass filter means 15 and input / output means 17 connected to the control bus 2, the address bus 3 and the data bus 4, respectively; And a digital / digital converting means (14, 16, 18) connected to said band removing filter means (13), band pass filter means (15), and input / output means (17), respectively. 제1항에 있어서, 상기 대역제거 필터수단(13) 및 대역통과 필터수단(15)은 상기 어드레스 버스(3)와 데이터 버스(4) 및 콘트롤 버스(2) 연결된 디지틀 신호처리기(22) 상기 디지틀 신호처리기(22)의 어드레스 단자와 데이터 단자 및

단자에 연결된 ROM(23)과 RAM(24) ; 상기 디지틀 신호처리기(22)의

단자(program select)단자와

(Data select)단자 및 어드레스 단자에 연결된 디코더(26) ; 상기 디코더(26)와 상기 디지틀 신호처리기(22)의 ROY단자와 상기 ROM(23)에 연결된 대기로직(25) ; 상기 디코더(26)와 상기 ROM(23)과 상기 디지틀 신호처리기(22)

단자에 연결된 OR게이트(27) ; 상기 디코더(26)와 상기 디지틀 신호처리기(22)의

단자, 상기 대기로직(25) 및 상기 RAM(24)에 연결된 OR 게이트(28) ; 상기 RAM(24)과 대기로직(25) 및 상기 디지틀 신호처리기(22)의

단자에 연결된 OR게이트(29)로 구성된 것을 특징으로 하는 디지틀 필터기.The digital signal processor (22) of claim 1, wherein the band removing filter means (13) and the band pass filter means (15) are connected to the address bus (3), the data bus (4) and the control bus (2). The address terminal and the data terminal of the signal processor 22 and

ROM 23 and RAM 24 connected to the terminals; Of the digital signal processor 22

Program select terminal

A decoder 26 connected to the (Data select) terminal and the address terminal; A standby logic 25 connected to the ROY terminal of the decoder 26 and the digital signal processor 22 and the ROM 23; The decoder 26, the ROM 23, and the digital signal processor 22.

OR gate 27 connected to the terminal; Of the decoder 26 and the digital signal processor 22

An OR gate (28) connected to a terminal, the standby logic (25) and the RAM (24); Of the RAM 24, the standby logic 25, and the digital signal processor 22.

A digital filter comprising an OR gate 29 connected to a terminal. 상기 제2항에 있어서, 상기 디지틀 신호 처리기(22)는 상기 필터계수생성 및 공유메모리 관리수단(11)의 공유메모리(12)에 저장되어 있는 대역통과 및 대역제거 필터계수를 디지틀 신호처리기 블록 0에 배열하므로서 대역통과 대역제거를 선택할 수 있도록 구성된 것을 특징으로 하는 디지틀 필터기.The digital signal processor of claim 2, wherein the digital signal processor 22 stores the band pass and band rejection filter coefficients stored in the shared memory 12 of the filter coefficient generation and shared memory management means 11. A digital filter, characterized in that configured to select the bandpass band cancellation by arranging in the.

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