KR910021030A - 스큐 클램프 회로 - Google Patents

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Publication number
KR910021030A
KR910021030A KR1019910007420A KR910007420A KR910021030A KR 910021030 A KR910021030 A KR 910021030A KR 1019910007420 A KR1019910007420 A KR 1019910007420A KR 910007420 A KR910007420 A KR 910007420A KR 910021030 A KR910021030 A KR 910021030A
Authority
KR
South Korea
Prior art keywords
lines
pair
circuit
signal
digital
Prior art date
Application number
KR1019910007420A
Other languages
English (en)
Inventor
씨. 로저스 알란
Original Assignee
존 지. 웨브
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 지. 웨브, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 지. 웨브
Publication of KR910021030A publication Critical patent/KR910021030A/ko

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15006—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two programmable outputs

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

스큐 클램프 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 단순화된 버전(Version)에 대한 블록 다이어그램, 제3도는 본 발명의 단순화된 형태에 대한 변형 실시예의 블록 다이어그램, 제4도는 본 발명의 상세한 블록 다이어 그램.

Claims (9)

  1. 디지탈 시스템에서 한쌍의 라인상에 발생한 디지탈 신호사이의 스큐(skew)를 감소시키는 회로에 있어서, 상기 디지탈 신호의 성질을 결정하는 수단, 상기 신호의 성질이 참값 관계를 나타내는 경우 참값 형태로 상기 한쌍의 라인 모두를 연결시키는 수단을 포함하는 회로.
  2. 디지탈 시스템에서 한쌍의 라인상에 발생한 디지탈 신호사이의 스큐를 감소시키는 회로에 있어서, 상기 디지탈 신호의 성질을 결정하는 수단, 상기 신호의 성질이 상보관계를 나타내는 경우 상보형태로 상기 한쌍의 라인 모두를 연결시키는 수단을 포함하는 회로.
  3. 디지탈 시스템에서 한쌍의 라인상에 발생한 디지탈 신호사이의 스큐를 감소시키는 회로에 있어서, 참값 자극에 응답하여 상기 디지탈 신호를 동일한 전위로 강제시키도록 상기 한쌍의 라인 사이에 연결된 제1수단, 상보 자극에 응답하여 상기 디지탈 신호를 상보 전위로 강제시키도록 상기 한쌍의 라인 사이에 연결된 제2수단, 상기 한쌍의 라인상에 발생된 신호레벨의 변화를 예측하는 수단, 상기 한쌍의 라인상에 발생된 신호레벨을 감지하는 수단, 상기 한쌍의 라인상에 발생된 신호가 변화되고 상기 2개의 신호가 동일한 레벨에 있는 겨우 참값 자극을 발생시키는 수단을 포함하는 회로.
  4. 제3항에 있어서, 상기 한쌍의 라인상에 발생된 신호가 변화되고 상기 2개의 신호가 상이한 레벨에 있는 경우 상보 자극을 발생시키는 수단을 부가적으로 포함하는 회로.
  5. 제3항에 있어서, 상기 제1수단은 상기 한쌍의 라인 사이에 연결된 스위치를 포함하는 회로.
  6. 제5항에 있어서, 상기 스위치 CMOS 전달 게이트로 구성되어 있는 회로.
  7. 제4항에 있어서, 상기 제2수단은 상기 한쌍의 라인 사이에 연결된 제1직렬 스위치 및 제1인버터, 상기 제1스위치 및 제1인버터와 백-투-백 (back-to-back)관계로 연결된 제2직렬 스위치 및 제2인버터, 및 상기 상보 자극에 의하여 상기 제1 및 제2스위치를 동기적으로 동작시키는 수단을 포함하는 회로.
  8. 제7항에 있어서, 상기 제1 및 제2직렬 스위치는 CMOS 전달 게이트인 회로.
  9. 제4항에 있어서, 상기 한쌍의 라인은 디지탈 신호를 제공하는 함수 발생회로로부터 구동되며 상기 신호 레벨의 변화를 예측하는 수단 및 상기 신호 레벨을 감지하는 수단은 상기 함수 발생회로내로 합체되는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910007420A 1990-05-09 1991-05-08 스큐 클램프 회로 KR910021030A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/521,215 US5032743A (en) 1990-05-09 1990-05-09 Skew clamp
US521,215 1990-05-09

Publications (1)

Publication Number Publication Date
KR910021030A true KR910021030A (ko) 1991-12-20

Family

ID=24075864

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910007420A KR910021030A (ko) 1990-05-09 1991-05-08 스큐 클램프 회로

Country Status (3)

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US (1) US5032743A (ko)
JP (1) JP3307963B2 (ko)
KR (1) KR910021030A (ko)

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Also Published As

Publication number Publication date
JP3307963B2 (ja) 2002-07-29
JPH0784664A (ja) 1995-03-31
US5032743A (en) 1991-07-16

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