Claims (16)
복수개의 외부단자와, 상기 복수개의 외부단자중의 하나의 외부단자를 개재하여 제1전압레벨의 전원전압을 받아서, 상기 제1전압레벨 보다도 낮은 제2전압레벨의 전원전압ㅇ르 형성하기 위한 제1강압회로와, 상기 복수개의 외부단자중의 하나의 외부단자를 개재하여 상기 제1전압레벨의 전원전압을 받아서, 상기 제1전압레벨보다도 낮은 제2전압레벨의 전원전압을 형성하기 위한 제2강압회로와, 상기 제1 및 제2강압회로에 결합되어 상기 제2전압레벨의 전압을 동작 전압으로 하는 제1내부회로와, 상기 제1강압회로를 선택으로 비동작상태로 하기 위한 제어수단을 구비하는 반도체 집적회로.Receiving a power supply voltage having a first voltage level through a plurality of external terminals and one external terminal of the plurality of external terminals, and forming a power supply voltage having a second voltage level lower than the first voltage level. A second for receiving a power supply voltage of the first voltage level via a first step-down circuit and one external terminal of the plurality of external terminals to form a power supply voltage of a second voltage level lower than the first voltage level; A first internal circuit coupled to the step-down circuit, the first and second step-down circuits to operate the voltage of the second voltage level as an operating voltage, and control means for selectively inactivating the first step-down circuit. A semiconductor integrated circuit provided.
특허청구의 범위 제1항에 있어서, 상기 반도체 집적회로는 동작상태와 대기상태를 가지며, 상기 제1강압회로는 상기 반도체 집적회로가 대기상태시에 비동작상태로 되게 구성되는 반도체 집적회로.The semiconductor integrated circuit of claim 1, wherein the semiconductor integrated circuit has an operating state and a standby state, and the first step-down circuit is configured to make the semiconductor integrated circuit in an inoperative state when in the standby state.
특허청구의 범위 제2항에 있어서, 상기 제2의 강압회로는 상기 반도체 집적회로가 대기상태시에 동작상태로되게 구성되는 반도체 집적회로.The semiconductor integrated circuit according to claim 2, wherein the second step-down circuit is configured to be in an operational state when the semiconductor integrated circuit is in a standby state.
특허청구의 범위 제3항에 있어서, 상기 제2의 강압회로는 상기 반도체 집적회로가 동작상태시 동작상태로 되게 구성되는 반도체 집적회로.4. The semiconductor integrated circuit of claim 3, wherein the second step-down circuit is configured to be in an operational state when the semiconductor integrated circuit is in an operational state.
특허청구의 범위 제4항에 있어서, 상기 내부회로는 복수개의 다이나믹형 메모리셀을 포함하는 반도체 집적회로.The semiconductor integrated circuit of claim 4, wherein the internal circuit comprises a plurality of dynamic memory cells.
제1전압레벨보다도 낮은 제2전압레벨의 전압을 형성하기 위한 제1강압회로와, 상기 제1강압회로의 출력전압이 그의 전원단자에 공급되는 제1내부회로와, 상기 제1전압레벨 보다도 낮은 상기 제2전압레벨의 전압을 형성하기 위한 제2강압회로와, 상기 제2강압회로의 출력전압이 그의 전원단자에 공급되는 제2내부회로를 구비하는 반도체 집적회로.A first step-down circuit for forming a voltage at a second voltage level lower than the first voltage level, a first internal circuit to which an output voltage of the first step-down circuit is supplied to its power supply terminal, and a lower level than the first voltage level. And a second internal circuit for forming a voltage of the second voltage level, and a second internal circuit for outputting the output voltage of the second voltage circuit to a power supply terminal thereof.
특허청구의 범위 제6항에 있어서, 상기 제2전압레벨의 전압을 공급하기 위한 테스트수단에 접속하는데 적응 되는 제1외부단자와, 상기 제1의 외부단자에 공급되는 제2전압레벨의 전압을 상기 제1의 내부회로의 전원단자에 공급하기 위한 수단을 더 구비하는 반도체 집적회로.7. The method of claim 6, further comprising: a first external terminal adapted to be connected to test means for supplying a voltage of the second voltage level, and a voltage of a second voltage level supplied to the first external terminal. And means for supplying to a power terminal of said first internal circuit.
특허청구의 범위 제7항에 있어서, 상기 제2전압레벨의 전압을 공급하기 위한 테스트 수단에 접속하는데 적응되는 제2외부단자와, 상기 제2외부단자에 공급되는 제2전압레벨의 전압을 상기 제2의 내부회로의 전원단자에 공급하기 위한 수단을 더 구비하는 반도체 집적회로.8. The method of claim 7, wherein the second external terminal is adapted to be connected to a test means for supplying the voltage of the second voltage level, and the voltage of the second voltage level supplied to the second external terminal. And means for supplying to a power supply terminal of a second internal circuit.
특허청구의 제8항에 있어서, 상기 제1강압회로 또는 상기 제2강압회로를 선택적으로 동작상태로 하기위한 제어수단을 더 구비하는 반도체 집적회로.9. The semiconductor integrated circuit according to claim 8, further comprising control means for selectively putting the first step-down circuit or the second step-down circuit into an operating state.
특허청구의 제9항에 있어서, 상기 반도체 집적회로는, 복수개의 메모리 매트를 가지며, 상기 제1내부회로는 제1메모리 매트를 포함하고 상기 제2내부회로는 제2메모리 매트를 포함하는 반도체 직접회로.10. The semiconductor direct of claim 9, wherein the semiconductor integrated circuit has a plurality of memory mats, the first internal circuitry comprises a first memory mat and the second internal circuitry comprises a second memory mat. Circuit.
특허청구의 제10항에 있어서, 상기 제1메모리 매트 및 제2메모리 매트는 복수개의 다이나믹형 메모리셀을 포함하는 반도체 집적회로.The semiconductor integrated circuit of claim 10, wherein the first memory mat and the second memory mat comprise a plurality of dynamic memory cells.
특허청구의 제9항에 있어서, 상기 제1외부단자에 공급되는 제2전압레벨의 전압이 상기 제1내부회로의 전원단자에 공급되는 제2전압레벨의 전압이 상기 제1내부회로의 전원단자에 공급될 때 상기 제1강압회로는 비동작상태로 되게 구성되는 반도체 집적회로.The power supply terminal of claim 1, wherein the voltage of the second voltage level supplied to the first external terminal is supplied to the power supply terminal of the first internal circuit. And the first step-down circuit is configured to be in an inoperative state when supplied to the semiconductor integrated circuit.
특허청구의 범위 제12항에 있어서, 상기 제2외부단자에 공급되는 제2전압레벨의 전압이 상기 제2내부회로의 전원단자에 공급될 때 상기 제2강압회로는 비동작상태로 되게 구성되는 반도체 집적회로.The method of claim 12, wherein the second step-down circuit is configured to be in an inoperative state when the voltage of the second voltage level supplied to the second external terminal is supplied to the power terminal of the second internal circuit. Semiconductor integrated circuits.
기준전위를 형성하는 기준전위 발생회로와, 제1외부단자와, 공급되는 전원전압을 근거하여 상기 기준전위에 따른 내부전원전압을 형성하는 강압회로와, 상기 기준전우를 제2외부단자로 부터 공급되는 신호에 근거하여 변화시키는 수단과를 포함하는 반도체 집적회로장치.A reference potential generating circuit for forming a reference potential, a first external terminal, a step-down circuit for forming an internal power supply voltage according to the reference potential based on the supplied power supply voltage, and supplying the reference electric potential from a second external terminal And means for changing based on the signal to be changed.
특허청구의 범위 제14항에 있어서, 상기수단은, 상기 반도체 집적회로가 소정의 시험 모-드로 되는 것에 응하여 그의 동작이 제어되게 구성되는 반도체 집적회로장치.The semiconductor integrated circuit device according to claim 14, wherein the means is configured such that its operation is controlled in response to the semiconductor integrated circuit being in a predetermined test mode.
특허청구의 범위 제15항에 있어서, 상기 시험 모-드는, 기동제어신호의 소정조합에 의하여 지정되고, 그리고 상기 반도체 집적회로장치는, 통상의 동작모드에서 상기 기준전압을, 또 상기 시험 모-드에서 상기 외부단자를 개재하여 입력되는 시험기준전위를, 상기 강압회로에 선택적으로 전달하는 스위치회로를 구비하는 반도체 집적회로장치.The method according to claim 15, wherein the test mode is designated by a predetermined combination of start control signals, and the semiconductor integrated circuit device is configured to supply the reference voltage and the test mode in a normal operation mode. And a switch circuit for selectively transferring the test reference potential input through the external terminal to the step-down circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.