KR910008117B1

KR910008117B1 - Thin film transistor saved energy

Info

Publication number: KR910008117B1
Application number: KR1019890007752A
Authority: KR
Inventors: 최광수; 권영찬
Original assignee: 삼성전관 주식회사; 김정배
Priority date: 1989-06-05
Filing date: 1989-06-05
Publication date: 1991-10-10
Also published as: KR910001987A

Abstract

The thin film transistor for driving an active matrix type LCD is produced by forming an ohmic contact part (50) having a multilayer structure between source and drain electrodes (6,7) and an amorphous silicon semiconductor layer (4). The ohmic contact part (50) is composed of odd numbered layers and comprised of n+a-Si layers of 5-10 angstroms thickness and a-Si layers of 20 angstroms thickness alternatively. The transistor reduces a resistance and a leakage current between the source and drain electrodes and the semiconductor layer.

Description

저소비 전력형 박막 트랜지스터Low Power Consumption Thin Film Transistor

제1도는 종래 박막 트랜지스터의 구조를 도시한 단면도.1 is a cross-sectional view showing the structure of a conventional thin film transistor.

제2도는 본 발명에 의한 박막 트랜지스터의 구조를 도시한 단면도이다.2 is a cross-sectional view showing the structure of a thin film transistor according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 유리기판 2 : 게이트 전극1 glass substrate 2 gate electrode

3 : 게이트 절연층 4 : 반도체층3: gate insulating layer 4: semiconductor layer

5 : 저항접촉층 50 : 저항접촉부5: resistive contact layer 50: resistive contact part

6 : 소스 전극 7 : 드레인 전극6 source electrode 7 drain electrode

본 발명은 저소비 전력형 박막 트랜지스터에 관한 것이다.The present invention relates to a low power consumption thin film transistor.

일반적으로 저전압구동, 저소비전력, 경량박형 및 고화질을 실현할 수 있다는 특성 때문에 액티브 매트릭스 액정 표지소자를 구동하기 위한 수단으로 이용되고 있는 박막 트랜지스터는 제1도에 도시한 바와 같은 구조를 가지는데, 그 제조 공정을 살펴보면 다음과 같다.In general, the thin film transistor used as a means for driving an active matrix liquid crystal display device has a structure as shown in FIG. The process is as follows.

첫째, 유리기판(1)상에 Cr 등의 금속박막으로 게이트 전극(2)을 증착한 후, 플라즈마 화학기상 증착(PECVD)방법으로 게이트 절연층(3), 반도체층(4), 저항접촉층(5)을 차례로 연속 증착한다. 그 다음, 상기 과정을 통해 형성된 반도체층(4)과 저항접촉층(5)을 사진식각술(photolithography)을 이용하여 패턴화 한 후, 알루미늄 등의 금속박막을 증착하여 소스 전극(6)과 드레인 전극(7)을 형성한다. 마지막 단계로, 상기 과정을 통해 형성된 소스 및 드레인전극(6)(7)의 채널부분에 잔류하는 저항접촉층(5)을 건식식각으로 제거함으로써 박막 트랜지스터를 제작한다.First, the gate electrode 2 is deposited on the glass substrate 1 by using a metal thin film such as Cr, and then the gate insulating layer 3, the semiconductor layer 4, and the ohmic contact layer by plasma chemical vapor deposition (PECVD). (5) is sequentially deposited in sequence. Next, the semiconductor layer 4 and the ohmic contact layer 5 formed through the above process are patterned by photolithography, and then a metal thin film such as aluminum is deposited to deposit the source electrode 6 and the drain. The electrode 7 is formed. As a final step, a thin film transistor is manufactured by dry etching the resistive contact layer 5 remaining in the channel portions of the source and drain electrodes 6 and 7 formed through the above process.

상술한 바와 같은 제조과정을 통해 제작된 종래 박막 트랜지스터는, 소스 및 드레인 전극(6)(7)을 구성하는 Al 등의 금속막과 반도체층(4)을 구성하는 비정질 실리콘(a-Si)과의 접착성 및 전도성을 높이기 위하여, 상기 소스 및 드레인 전극(6)(7)과 반도체층(4)과의 사이에 n⁺a-Si으로 이루어진 저항접촉층(5)을 형성하고 있다. 그러나, 상기한 저항접촉층(5)은 극히 얇은 단층으로 형성되어 있어 저항 및 누설전류의 발생률이 높기 때문에 평판표시소자용 스위칭 소자인 박막 트랜지스터의 전류 ON/OFF 특성을 저하시키고 있다. 즉, 상기한 단층의 저항접촉층(5)을 개재한 소스 및 드레인 전극(6)(7)과 반도체층(4)간에 발생하는 저항 및 누설전류는 트랜지스터 소비전력의 감소화에 따른 제한 요소가 되고 있다.The conventional thin film transistor manufactured through the above-described manufacturing process includes a metal film such as Al constituting the source and drain electrodes 6 and 7 and amorphous silicon (a-Si) constituting the semiconductor layer 4. In order to improve the adhesion and conductivity of the resistive contact layer 5 made of n ⁺ a-Si, the source and drain electrodes 6 and 7 and the semiconductor layer 4 are formed. However, since the ohmic contact layer 5 is formed of an extremely thin single layer and has a high incidence of resistance and leakage current, the current ON / OFF characteristic of the thin film transistor which is a switching element for a flat panel display element is reduced. In other words, the resistance and leakage current generated between the source and drain electrodes 6, 7 and the semiconductor layer 4 via the single-layer ohmic contact layer 5 are a limiting factor due to the reduction of transistor power consumption. It is becoming.

따라서, 본 발명의 목적은 소스 및 드레인 전극과 반도체층 사이의 저항 및 누설전류를 줄여 트랜지스터의 신호전달특성을 최적으로 한 저소비 전력형 박막 트랜지스터를 제공하는 것이다.Accordingly, an object of the present invention is to provide a low power consumption type thin film transistor in which the resistance and leakage current between the source and drain electrodes and the semiconductor layer are reduced to optimize the signal transfer characteristics of the transistor.

상기 목적을 달성하기 위한 본 발명의 특징적 구성은 소스 및 드레인 전극과 반도체층과의 사이에 다층으로 구성되는 저항접촉부를 형성하는 것이다.A characteristic constitution of the present invention for achieving the above object is to form an ohmic contact portion composed of multiple layers between the source and drain electrodes and the semiconductor layer.

이하, 본 발명의 실시예가 예시된 제2도를 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to FIG. 2, where an embodiment of the present invention is illustrated.

본 발명에 의한 저소비 전력형 박막 트랜지스터의 구조를 보면, 제2도에 도시한 바와 같이, 유리기판(1) 상에 크롬으로 된 게이트 전극(2)이 형성되어 있으며, 그 위에 게이트 절연층(3), 반도체층(4) 및 다층의 저항접촉부(50)가 차례로 적층구조로 형성되어 있고, 소스 전극(6) 및 드레인 전극(7)이 상기한 다층의 저항 접촉부(50)를 개재하여 반도체층(4)에 접촉되어 있는 동시에 그의 하면에서 상기한 게이트 절연층(3)에 접촉되어 형성되어 있다.In the structure of the low power consumption thin film transistor according to the present invention, as shown in FIG. 2, the gate electrode 2 made of chromium is formed on the glass substrate 1, and the gate insulating layer 3 is formed thereon. ), The semiconductor layer 4 and the multilayered ohmic contact 50 are formed in a stacked structure in order, and the source electrode 6 and the drain electrode 7 are formed through the multilayered ohmic contact 50 described above. It is in contact with (4) and formed in contact with the gate insulating layer 3 described above at its lower surface.

다음은, 본 발명의 박막 트랜지스터를 제조하는 방법을 역시 제2도를 참조하여 설명한 것이다.Next, a method of manufacturing the thin film transistor of the present invention is also described with reference to FIG.

유리기판(1)위에 크롬을 증착한 다음 소정의 마스크를 사용하여 약 2000Å 정도의 게이트 전극(2)을 형성한다. 상기 과정에 이어, 플라즈마 화학기상 증착(PECVD) 방법을 이용하여 3000Å 정도의 산화실리콘(SiOx)과 역시 3000Å 정도의 비정질 실리콘을 차례로 증착하여 게이트 절연층(3) 및 반도체층(4)을 형성한다.After depositing chromium on the glass substrate 1, a gate electrode 2 of about 2000 Å is formed using a predetermined mask. Subsequently, the gate insulating layer 3 and the semiconductor layer 4 are formed by sequentially depositing about 3000 s of silicon oxide (SiOx) and about 3000 s of amorphous silicon by using a plasma chemical vapor deposition (PECVD) method. .

그리고, 본 발명은 상기 반도체층(4)위에 홀수개의 적층구조로 형성되는 저항접촉부(50)를 형성함에 있어, 기수번째의 층들은 5-10Å 두께의 n⁺a-Si층을, 우수번째의 층들은 20Å 두께의 a-Si 층을 역시 플라즈마 화학기상증착(PECVD) 장치를 이용하여 교대로 연이어 증착한다. 예컨데, 제2도의 실시예에 보여진 바와 같이 저항접촉층(50)을 다섯층으로 형성함에 있어 그 구성은 다음과 같다. 즉, 첫번째, 세번째, 다섯번째의 층(50A)들은 5-10Å 두께의 n⁺a-Si으로 구성하고, 나머지 두번째, 네번째층(50B)들은 20Å 두께의 a-Si으로 구성하는 것이다. 마지막 단계로, 알루미늄 등의 금속박막을 도포하여 소스 및 드레인 전극(6)(7)을 형성한 다음 채널부위에 잔류하는 저항접촉부(50)를 식각함으로써 본 발명의 박막 트랜지스터는 완성된다.In the present invention, in forming the ohmic contacts 50 formed on the semiconductor layer 4 in an odd-numbered stacked structure, the odd-numbered layers are 5-10 Å thick n ⁺ a-Si layers, The layers are successively deposited in succession using a plasma chemical vapor deposition (PECVD) apparatus, also a 20-mm thick a-Si layer. For example, as shown in the embodiment of Figure 2 in forming the five layers of the ohmic contact layer 50, the configuration is as follows. That is, the first, third, and fifth layers 50A are composed of n ⁺ a-Si having a thickness of 5-10 μs, and the remaining second, fourth layers 50B are composed of a-Si having a thickness of 20 μs. In the final step, the thin film transistor of the present invention is completed by applying a metal thin film such as aluminum to form source and drain electrodes 6 and 7 and then etching the ohmic contact 50 remaining in the channel portion.

이상의 설명에서와 같이 본 발명에 의하면, 종래 단층의 저항접촉층을 개재하여 그 상·하부에 각각 형성되는 금속의 소스 및 드레인 전극과 반도체층과의 사이에서 나타나는 저항증가, 즉 전도율 감소문제와 누설 전류 등의 문제를 해결함으로써 궁극적으로 평판표시소자의 패널 구동에 따른 소비전력을 줄일 수 있는 이점이 있다.As described above, according to the present invention, the resistance increase between the source and drain electrodes of the metal formed in the upper and lower portions of the conventional single layer via the resistive contact layer and the semiconductor layer, that is, the problem of decrease in conductivity and leakage By solving a problem such as current, there is an advantage in that ultimately, power consumption due to panel driving of the flat panel display device can be reduced.

Claims

평판표시소자용 스위칭 소자인 박막 트랜지스터에 있어서, 박막 트랜지스터의 전류 ON/OFF 특성을 향상시키기 위하여 금속도체인 소스 및 전극(6)(7)과 비정질 실리콘으로 이루어진 반도체층(4)과의 사이에 다층의 적층구조로 구성되는 저항 접촉부(50)를 형성하여 구성되는 것을 특징으로 하는 저소비 전력형 박막 트랜지스터.In a thin film transistor which is a switching element for a flat panel display device, a source and an electrode (6) (7), which are metal conductors, and a semiconductor layer (4) made of amorphous silicon in order to improve the current ON / OFF characteristics of the thin film transistor. A low power consumption thin film transistor, characterized in that formed by forming a resistive contact portion 50 composed of a multilayer structure.

제1항에 있어서, 상기한 다층의 저항접촉부(50)가 홀수개의 층으로 이루어지되, 그 기수번째의 층들은 n⁺a-Si 층으로, 그 우수번째의 층들은 a-Si 층으로 형성하는 것을 특징으로 하는 저소비 전력형 박막 트랜지스터.According to claim 1, wherein the multilayer ohmic contact portion 50 is made of an odd number of layers, the odd-numbered layers are formed of n ⁺ a-Si layer, the even-numbered layers are formed of an a-Si layer A low power consumption thin film transistor, characterized in that.

제2항에 있어서, 상기 저항접촉부(50)의 기수번째의 층들을 이루는 n⁺a-Si 층들은 그 두께가 5-10Å이고, 우수번째의 층들을 이루는 a-Si 층들은 그 두께가 20Å인 것을 특징으로 하는 저소비 전력형 박막 트랜지스터.The n ⁺ a-Si layers constituting the odd-numbered layers of the ohmic contact 50 have a thickness of 5-10 Å and the a-Si layers constituting even-numbered layers have a thickness of 20 Å. A low power consumption thin film transistor, characterized in that.