KR910005392B1 - Manufacturing method of double-hetero junction type led with junction current limited region - Google Patents

Abstract

The method for light emitting diode having a double hetero structure, comprises the steps of evaporating Si3N4 or SiO2 materials onto on N type substrate (2) to form an insulating layer (31) as a current collecting region (C); diffusing Zn materials onto the substrate region besides the insulating region (31) to form a Zn diffusion layer (26) as a junction current limitting region; removing the insulating layer (31); forming a first N type coating layer, a P type active layer, P type second and third coating layers sequentially by using liquid crystalline growth method. The resulting LED has a junction current limitting region.

Description

접합전류 제한 영역을 갖는 이중 헤테로 접합형 발광다이오드의 제조방법Method for manufacturing double heterojunction light emitting diode having junction current limiting region

제1도는 종래 실시예에 의한 발광다이오드의 단면도.1 is a cross-sectional view of a light emitting diode according to a conventional embodiment.

제2도는 종래 실시예의 제조공정도.2 is a manufacturing process diagram of a conventional embodiment.

제3도는 본 발명 실시예에 의한 발광다이오드의 단면도.3 is a cross-sectional view of a light emitting diode according to an embodiment of the present invention.

제4도는 본 발명 실시예의 제조공정도.4 is a manufacturing process diagram of an embodiment of the present invention.

제5도는 본 발명 실시예의 접합전류 제한 영역 생성을 위한 상세공정도.5 is a detailed process diagram for generating a junction current limiting region of the embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 반도체기판 22 : 제1피복층21: semiconductor substrate 22: first coating layer

23 : 활성층 24 : 제2피복층23: active layer 24: second coating layer

25 : 제3피복층 26 : Zn 확산층25: third covering layer 26: Zn diffusion layer

31 : 절연물 41 : 포토레지스터31: insulator 41: photoresist

43 : 마스크 C : 전류집속영역43: mask C: current focusing area

본 발명은 전기에너지 또는 전기적 신호를 광출력으로 변환시키는 발광다이오드(Light Emitting Diode)에 있어서, III-V 족 화합물반도체로써 이중 헤테로(Double Hetero)구조를 갖는 표면 방출형 발광다이오드의 제조방법에 관한 것으로서 특히, 아연(Zn)확산층으로 만들어지는 접합전류제의 영역을 반도체 기판 상면에 직접 생성하는 기술 내용에 관한 것이다. III-V 족 화합물반도체로 실현되는 이중 헤테로 접합형 발광다이오드에 있어서 그 주입전류를 제한하는 방법으로는 ＂제한 전극접착＂, 양자주입에 의해 고저항 영역을 만드는 ＂닢(Deep)레벨생성＂, ＂접합전류제한＂에 의한 것들이 있다. 대체로 이들을 이용하는 것으로 고방사에 특정지워진다.The present invention relates to a method of manufacturing a surface-emitting light emitting diode having a double hetero structure as a group III-V compound semiconductor in a light emitting diode for converting electrical energy or an electrical signal into light output. In particular, the present invention relates to a technical content of directly generating a region of a bonding current agent made of a zinc (Zn) diffusion layer directly on an upper surface of a semiconductor substrate. As a method of limiting the injection current in a double heterojunction light emitting diode realized by a group III-V compound semiconductor, the method of limiting the injection current is limited to electrode bonding, deep level generation to form a high resistance region by quantum injection, Some are due to "junction current limitation". The use of these is usually specific to high radiation.

본 발명의 상기 3가지 방법중에서 ＂접합전류제한＂에 관한 것이다. 즉, 접합전류를 제한하여 그 활성층으로 통과하는 캐리어 밀도를 최대한 높이고, 그림으로써 소형, 고효율 광원을 실용화할 수 있게 된다. 이것은 실제로 광통신을 비롯하여 각종 디스플레이 장치등 폭넓게 이용되고 있다.Of the three methods of the present invention, the present invention relates to "junction current limit". That is, by limiting the junction current to increase the carrier density passing through the active layer as much as possible, it is possible to use a small, high efficiency light source by drawing. This is actually widely used in various types of display devices including optical communication.

이 분야의 발광다이오드에 관한 자료로서 가장대표적인 것은 1982년 9월 9일자 발간된 ＂IEEE TRANSATIONS ON ELECTRON EDVICES, VOL. ED-19, NO.9＂(P.1463-1468)에 나타나 있다. 여기에서 소개되고 있는 이른바 ＂고방사 평면형 발광다이오드＂의 구조와 그 제작을 통하여 종래의 기술을 살펴보기로 하겠다. 제1도는 상기 예의 발광다이오드 구조를 보인 것이다. 이는 P형 GaAs로된 반도체기판(1), P형 AlGaAs로된 제한층(2), P형 AlGaAs로된 활성층(3), N형 AlGaAs로된 윈도우층(4), 및 N⁺GaAs로된 층(5)들로 이중 헤테로 구조를 가지며 그리고, 동일한 정(正)의 전도성인 반도체 기판(1)과 제한층(2) 사이에는 폭 13.75㎛의 가역 바이어스 간격을 두고 부(負)의 전도성을 지닌 N형 GaAs 분리층(6)이 별도로 성장되어 접합된 것이다. 이 분리층(6)은 전류 방향에 대하여 제한층(2)과 역방향으로 접합된 것이므로 이 접합부위의 전류흐름을 제한한다. 따라서 반도체 기판(1)으로 인가된 전류는 직접 접합된 가역 바이어스 간격을 통하여 제한층(2)으로 집속전도되므로 그 부근의 캐리어 밀도가 대단히 높아지고 높은 캐리어 밀도에 의하여 활성층(3)에서는 고방사 효과가 발휘되는 것이다. 제2도는 상기 예의 제조공정도로서, 제1에피택시 성장층인 N형 GaAs분리층(5)은 Zn 도우프 된 P형 GaAs반도체 기판(1)에 통상적인 비소트리클로라이드 기상 결정 성장법으로 성장되고, (제2b도 참조)이 층에 소정의 폭으로 화학적 부식법에 의한 식각공정(Etching)을 하여 전류집속 영역(C)을 만들어준다.(제2c도 참조)The most representative source of light emitting diodes in this field is IEEE TRANSATIONS ON ELECTRON EDVICES, VOL. ED-19, NO.9 '(P. 1463-1468). Through the structure of the so-called "high-radiation planar light emitting diodes" introduced here and their fabrication, the prior art will be described. 1 shows a light emitting diode structure of the above example. It consists of a semiconductor substrate 1 of P-type GaAs, a limiting layer 2 of P-type AlGaAs, an active layer 3 of P-type AlGaAs, a window layer 4 of N-type AlGaAs, and N ⁺ GaAs. The layers 5 have a double hetero structure, and have negative conductivity between the semiconductor substrate 1 and the limiting layer 2 having the same positive conductivity at a reversible bias interval of 13.75 탆 in width. The N-type GaAs separation layer 6 having it is grown and bonded separately. Since the separating layer 6 is bonded in the opposite direction to the limiting layer 2 with respect to the current direction, it restricts the current flow at this junction. Therefore, since the current applied to the semiconductor substrate 1 is focused and conducted to the limiting layer 2 through the directly bonded reversible bias interval, the carrier density in the vicinity thereof becomes very high and the high radiation density in the active layer 3 has a high radiation effect. It is exercised. 2 is a manufacturing process diagram of the above example, wherein the N-type GaAs isolation layer 5, which is the first epitaxial growth layer, is grown by a arsenic trichloride gas phase crystal growth method common to Zn-doped P-type GaAs semiconductor substrates 1, (See FIG. 2B.) This layer is etched by a chemical corrosion method with a predetermined width to form a current focusing region C. (See also FIG. 2C)

다음 상기 진행된 분리층과 반도체 기판상에 액상 결정성장법으로 P형 AlGaAs 제한층(2), P형 AlGaAs 활성층(3), N형 AlGaAs 윈도우층(4) 및 N⁺GaAs 켑층(5)이 차례로 길려진 것이다.(제2d도 참조)Next, the P-type AlGaAs limiting layer (2), the P-type AlGaAs active layer (3), the N-type AlGaAs window layer (4), and the N ⁺ GaAs film layer (5) are sequentially formed on the separated separation layer and the semiconductor substrate by the liquid crystal growth method. (See also 2d).

여기서 알 수 있듯이 반도체기판(1)에 접합 전류 제한 영역을 만들기 위한 분리층(6)을 제1에피택시 성장→식각공정을 하고 이 위에 또다시 제2에피텍시 성장에 의해 이중 헤테로 구조를 길러주게 되는 바, 에피택시성장 공정 2회, 그리고 방사되는 빛의 굴절, 투과율을 감안하여 켑층(6)과 윈도우층(4) 일부를 식각하는 공정(제2f도 참조)을 포함한다면 식각공정 또한 2회 실시하여야 하므로 그 작업준비 과정등 공정이 복잡했던 것이다. 복잡한 제조공정은 수율을 떨어트릴 가능성도 그 만큼 큰 것이다.As can be seen here, the first epitaxial growth-etching process is performed on the isolation layer 6 to form a junction current limiting region in the semiconductor substrate 1, and a double heterostructure is grown on the second epitaxial growth. If the process includes two epitaxy growth processes and a process of etching part of the epitaxial layer 6 and the window layer 4 in consideration of the refraction and the transmittance of the emitted light (see also FIG. 2f), the etching process may also be performed. The process was complicated because the work preparation process had to be carried out once. Complex manufacturing processes have the potential to reduce yields.

그러나 상기 반도체 기판과 다른 전도성을 띠는 분리층을 별도로 에피텍시 성장하지 않고도 반도체 기판 표면에다 직접 Zn 확산시켜 소망하는 접합전류 제한 영역을 생성시킬 수 있다. 즉, Zn은 II쪽으로서 +2가 이므로 이를 III-V족 화합물 반도체인 GaAs에 확산시키면 P형으로 되기 때문에 반도체 기판을 N형 GaAs로 사용하고, 대신 전류방향을 바꿈으로써 앞에서 말한 접합 전류 제한이 가능해 진다.However, Zn diffusion may be directly performed on the surface of the semiconductor substrate without the need for epitaxial growth of a separate conductive layer different from that of the semiconductor substrate, thereby creating a desired junction current limiting region. That is, since Zn is +2 as the II side, when it is diffused into GaAs, which is a III-V compound semiconductor, it becomes P-type. Therefore, the semiconductor substrate is used as N-type GaAs, and instead the current direction is changed by changing the current direction. It becomes possible.

본 발명은 이러한 생각을 구체화시킨 것으로서 접합전류 제한을 이용하는 이중 헤테로 구조의 발광다이오드를 에피텍시 성장 공정 1회, 식각공정 1회로 간단히 제조가능하게 된 것이다.The present invention embodies this idea, and it is now possible to manufacture a double-heterostructure light emitting diode using a junction current limit in one epitaxy growth step and one etching step.

본 발명의 목적은 접합전류 제한 영역을 갖는 이중 헤테로 접합형 발광다이오드의 제조공정을 보다 간소화하는데 있다. 즉 N형 GaAs반도체 기판을 사용하여 그 표면에 직접 Zn 확산 시킴으로써 간단히 접합전류 제한 영역을 생성하여 주며 그 위에 1회의 순차 에피텍시 성장법으로 이중 헤테로 구조를 길러 주려는 것이다. 본 발명은 포토레지스트(Photoresister)의 사용으로 가능하다. 다시 말해서 반도체 기판에 Zn 확산층을 만들기 위해 먼저 포토래지스터를 사용 그 위에 Si₃N₄또는 SiO₂의 절연층을 임시 증착하고 필요한 부분을 제거함으로써 반도체 기판에 패턴처리하고 이 패턴상에 Zn 확산 공정을 행하는 것으로 소정의 접합전류 제한 영역(이하 Zn 확산층이라함)을 생성하는 방법이다.An object of the present invention is to simplify the manufacturing process of a double heterojunction light emitting diode having a junction current limiting region. In other words, N-type GaAs semiconductor substrate is used to directly diffuse Zn on the surface to create junction current limiting region and to grow double heterostructure by one sequential epitaxial growth method on it. The invention is possible with the use of a photoresister. In other words, in order to make a Zn diffusion layer on a semiconductor substrate, a photoresistor is first used to pattern the semiconductor substrate by temporarily depositing an insulating layer of Si ₃ N ₄ or SiO ₂ on it and to remove the necessary portions, thereby forming a Zn diffusion process on the pattern. Is a method of generating a predetermined junction current limiting region (hereinafter referred to as Zn diffusion layer).

이하 본 발명에 의해 제조된 고방사 발광다이오드가 단면도시된 제3도와 그 제조공정을 상세 도시한 제4도 및 제5도에 의거하여 본 발명 제조방법에 대해 상세히 설명하겠다.Hereinafter, the manufacturing method of the present invention will be described in detail with reference to FIGS. 3 and 5 in which the high-radiation light emitting diode manufactured according to the present invention is shown in cross-sectional view and the manufacturing process thereof in detail.

제3도는 본 발명에 따라 실험하여 얻은 발광다이오드의 단면도로서 반도체 기판(21)위에 제1피복층(22), 활성층(23), 제2,3피복층(24,25)이 이중 헤테로 접합을 이루며 반도체 기판(21) 표면의 전류 집속 영역(C)이외의 부분은 반대전도성의 Zn 확산층(26)이 직접 형성된 구조이다. 성장용 반도체 기판(21)은 N형 GaAs, 제1피복층(22)은 N형 Ga_1-xAl_xAs, 확산층(23)은 P형 Ga_1-xAl_xAs, 제2피복층(24)과 제3피복층(25)은 각각 P형 Ga_1-xAl_xAs, P형 GaAs로 된다. 활성층(23)의 조성은 0〈X〈0.45의 범위에서 선택할 수 있다. Al(X)의 조성에 의한 밴드 갭 에너지(Band Gap Energy)는3 is a cross-sectional view of a light emitting diode obtained by experiments according to the present invention, wherein the first coating layer 22, the active layer 23, and the second and third coating layers 24 and 25 form a double heterojunction on the semiconductor substrate 21. The portions other than the current focusing region C on the surface of the substrate 21 have a structure in which the Zn diffusion layer 26 having the opposite conductivity is directly formed. The growth semiconductor substrate 21 is N-type GaAs, the first coating layer 22 is N-type Ga _1-x Al _x As, the diffusion layer 23 is P-type Ga _1-x Al _x As, and the second coating layer 24. The third coating layer 25 is made of P-type Ga _1-x Al _x As and P-type GaAs, respectively. The composition of the active layer 23 can be selected in the range of 0 <X <0.45. Band gap energy due to the composition of Al (X) is

Eg(X) = 1.424 + 1.150X + 0.176X² Eg (X) = 1.424 + 1.150X + 0.176X ²

으로 부여된다.(단 0〈X〈0.45)(Where 0 <X <0.45)

피복층의 조성은 제1피복층(22)과 제2피복층(24)에 대해서 각각The composition of the coating layer was respectively for the first coating layer 22 and the second coating layer 24.

X〈X₁〈1, X〈X₂〈1X <X ₁ <1, X <X ₂ <1

의 범위에서 선택할 수 있다.You can choose from the range of.

본 발명 실험에서는 X=0.2, X1=0.55, X2=0.55를 설정하였다. 한편, Zn 확산층(26)은 Si₂N₄마스크(Mask)를 사용하였다.In the experiment of the present invention, X = 0.2, X1 = 0.55, and X2 = 0.55 were set. On the other hand, the Zn diffusion layer 26 used a Si ₂ N ₄ mask.

본 발명의 제조공정은 제4도 및 제5도와 같다. 제4a도는 반도체 기판(21)으로서 깨끗이 세척된 반도체 기판(21)위에 제4b도와 같이 Si₂N₄또는 SiO₂절연물(31)을 패턴상으로 증착하고, 이위에 제4c도와 같이, Zn 확산 공정을 행한다. 절연물(31)을 패턴상으로 증착함에 있어서는 포토레지스터를 써서 패턴처리하는 리프트 오프(Lift-off)과정을 거쳐야 한다. 제5도는 이 과정의 상세공정도이다.The manufacturing process of this invention is the same as FIG. 4 and FIG. FIG. 4A shows a pattern of depositing Si ₂ N ₄ or SiO ₂ insulators 31 onto the semiconductor substrate 21, which is cleaned as the semiconductor substrate 21, as shown in FIG. 4B, and the Zn diffusion process as shown in FIG. 4C. Is done. In depositing the insulator 31 in a pattern, a lift-off process of patterning using a photoresist is required. 5 is a detailed process chart of this process.

즉, 반도체 기판(21)위에 포토레지스터(41)를 발라주고 소정의 구멍(42)을 갖는 마스크(43)를 사용하여 현상하면 제5c도와 같이 된다. 이 위에 상기 절연물(31)을 증착하고, 포토레지스터(41)위에 올려진 절연물은 포토레지스터(41)와 함께 제거시킴으로써 제4b도와 같은 절연물패턴을 얻는 것이다.That is, when the photoresist 41 is applied on the semiconductor substrate 21 and developed using the mask 43 having the predetermined hole 42, the result is as shown in FIG. 5C. The insulator 31 is deposited thereon, and the insulator placed on the photoresist 41 is removed together with the photoresist 41 to obtain an insulator pattern as shown in FIG. 4B.

Si₃N₄증착은 아르곤(Ar) 플라즈마(Plasma)를 통하여 Si₃N₄의 목적 분사를 쌓이게 한다. 이때의 증착 조건은 다음과 같다.Si ₃ N ₄ deposition builds up the desired injection of Si ₃ N ₄ through an argon (Ar) plasma. The deposition conditions at this time are as follows.

Ar 압력 : 8mTorrAr pressure: 8mTorr

질소압력 : 2mTorrNitrogen Pressure: 2mTorr

공급전력 : 200wPower supply: 200 w

RF 피이크 전압 : 1.2KVRF peak voltage: 1.2KV

RF 주파수 : 13.56MHzRF frequency: 13.56MHz

Zn 확산은 ZnAs 합금 5mg을Zn Diffusion 5mg ZnAs Alloy

진공 : 10^-4TorrVacuum: 10 ^-4 Torr

온도 : 710℃Temperature: 710 ℃

확산속도 : 1㎛/20분Diffusion rate: 1㎛ / 20 minutes

의 조건에서 확산깊이 2㎛를 얻었다.A diffusion depth of 2 μm was obtained under the conditions of.

이와 같이 하여 Zn 확산층(26)이 형성된 반도체 기판(21)위에 제4e도와 같이 통상의 슬라이드 보트를 사용한 연속액상 결정법으로 제1피복층(22), 활성층(23), 제2피복층(24), 제3피복층(25)을 성장한다.Thus, the first coating layer 22, the active layer 23, the second coating layer 24, and the first coating layer 22 are formed on the semiconductor substrate 21 on which the Zn diffusion layer 26 is formed by the continuous liquid crystal method using a conventional slide boat as shown in FIG. 4E. 3 coat layer 25 is grown.

GaAlAs 층을 성장하기 위한 용액은 Ga 용액에 GaAs, Al을 첨가한다. 용액을 약 810℃로 승온하고 그 후 용액전체를 0.1-10℃/분의 속도로 냉각하면서 반도체기판을 각 용액에 차례로 접촉시킨다.The solution for growing the GaAlAs layer adds GaAs and Al to the Ga solution. The solution is heated to about 810 ° C., and then the semiconductor substrate is contacted with each solution in turn while cooling the entire solution at a rate of 0.1-10 ° C./min.

본 실험에서 사용된 용액의 성분은 다음과 같다.The components of the solution used in this experiment are as follows.

상기의 공정을 완료한 후 제3피복층(25) 상면에 절연물층(27)을 형성하고, 절연물층(27)위에 정전극(28)을 증착하며, 제3피복층(25)과 제2피복층(24) 일부는 폭 200㎛로 소정형상의 창(窓)을 메사에칭(Mesa Etching)으로 형성한 다음 끝으로 반도체 기판(21) 밑면에는 부전극(29)을 증착하여 모든 제조공정을 완료한다.After completing the above process, the insulating layer 27 is formed on the upper surface of the third coating layer 25, the positive electrode 28 is deposited on the insulating layer 27, and the third coating layer 25 and the second coating layer ( 24) A portion of the window 200 is 200 mu m in width, and a predetermined shape of the window is formed by Mesa etching, and finally, a negative electrode 29 is deposited on the bottom surface of the semiconductor substrate 21 to complete all manufacturing processes.

상기한 공정순으로 실험한 결과 중심파장 7745mm 최대광출력 8.7mW으로 나타냈으며, 이것은 기준의 발광다이오드 광출력 1.0mW에 비교하여 볼 때 매우 큰 광출력을 내는 양호한 발광다이오드이다.As a result of experiments in the above-described process order, the maximum wavelength of 8.745 mW was shown as the center wavelength of 7745 mm, which is a good light emitting diode having a very large light output compared to the reference light emitting diode of 1.0 mW.

이상에서 설명한 바와같이 본 발명 제조공정에 의하면 이중 헤테로 구조의 발광다이오드 특히 접합 전류제한 영역을 갖는 것의 제조공정을 엑피택시계 성장공정 1회, 식각공정 1회로 간소화할 수 있어 효과적인 발명이라 하겠다.As described above, according to the manufacturing process of the present invention, a manufacturing process of a light emitting diode having a double hetero structure, particularly a junction current limiting region, can be simplified by one epitaxial clock growth process and one etching process.

Claims (2)

2중 헤테로 구조의 표면 방출형 발광다이오드를 제조함에 있어서, 부(負)전도성 반도체 기판(21) 표면중 전류집속영역(C)으로 할 부분에 Si₃N₄또는 SiO₂절연물(31)을 패턴상으로 증착하여 그 이외의 부분에 Zn 확산시켜 접합전류제한 영역으로 되는 정(正) 전도성 Zn 확산층(26)을 반도체 기판에 직접 형성하고, 상기 패턴상으로 증착된 절연물을 제거한 다음에 그 상부로 부전도성 제1피복층, 정전도성 활성층, 정전도성 제2, 제3피복층을 통상의 액상결정 성장법으로 성장함을 특징으로 하는 접합전류 제한 영역을 갖는 이중 헤테로 접합형 발광다이오드의 제조방법.In manufacturing a surface-emitting light emitting diode having a double hetero structure, a Si ₃ N ₄ or SiO ₂ insulator 31 is patterned on a portion of the surface of the negative conductive semiconductor substrate 21 to serve as the current focusing region C. A positively conductive Zn diffusion layer 26 is formed directly on the semiconductor substrate, which is deposited onto the Zn diffusion to form a junction current limiting region by depositing it on other portions, and then removing the insulator deposited on the pattern, and then A method for manufacturing a double heterojunction light emitting diode having a junction current limiting region, wherein the first conductive coating layer, the electroconductive active layer, and the second conductive coating layer are grown by a conventional liquid crystal growth method. 제1항에 있어서, Zn 확산층(26)을 위한 Si₃N₄또는 SiO₂절연물(31)의 패턴 처리는 포토레지스터(41)를 써서 포토레지스터 위에 올려진 상기 절연물을 포토레지스터와 함께 제거하는 방법의 리프트 오프(Lift-off)과정을 포함하는 접합전류 제한 영역을 갖는 이중 헤테로 접합형 발광다이오드의 제조방법.The method of claim 1, wherein the patterning of the Si ₃ N ₄ or SiO ₂ insulator 31 for the Zn diffusion layer 26 removes the insulator on the photoresist using a photoresist 41 together with the photoresist. A method of manufacturing a double heterojunction light emitting diode having a junction current limiting region including a lift-off process.

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