KR910001076Y1 - D.c. amplifier circuit without pop noise - Google Patents

Abstract

내용 없음.No content.

Description

팝잡음이 제거되는 직류앰프회로DC amplifier circuit eliminates pop noise

제1도는 종래의 직류앰프 회로도.1 is a circuit diagram of a conventional DC amplifier.

제2도는 본 고안의 직류앰프 회로도이다.2 is a DC amplifier circuit diagram of the present invention.

제3도는 본고안의 출력온(ON) 순간의 바이어스전압(B+)(B-)의 시간에 대한 그래프이다.3 is a graph of the time of the bias voltage (B +) (B-) at the instant of output ON in this paper.

제4도는 본고안의 팝잡음이 제거되는 전압분배 회로도이다.4 is a voltage distribution circuit diagram in which pop noise in the present paper is eliminated.

제5도는 종래 팝잡음 발생시의 출력파형도이다.5 is an output waveform diagram of conventional pop noise generation.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Z : 제너다이오드Z: Zener Diode

본 고안은 팝잡음이 제거되는 직류앰프회로에 관한 것으로 상세하게는 전압분배회로의 저항에 직렬로 제너다이오드를 연결구성한 직류앰프회로에 관한 것이다.The present invention relates to a direct current amplifier circuit in which pop noise is eliminated, and more particularly, to a direct current amplifier circuit in which a zener diode is connected in series with a resistance of a voltage distribution circuit.

종래에는 제1도 및 제5도에서 나타내고 있는 바와같이 전원스위치(Power Switch)를 온(ON) 접속시키면 그 접속 순간 후 T₁시간에 트랜지스터(Q₄)가 동작하여 출력전압(Vo)을 B-의 전압이 되게한다. 이때 F.E.T(Q₁)(Q₂) 및 트랜지스터(Q₃)는 턴온되어 있으며 출력(Vo)의 전압 B-은 저항(R₄)와 (R₃)에 의해 분배되어 F.E.T(Q₂)에 가해져 I₂의 전류를 줄이고 I₁의 점류를 증가시키며 동시에 트랜지스터(Q₃)를 턴온시켜 트랜지스터(Q₅)(Q₆)도 턴온되어 출력(Vo)의 전압을 부궤환이 되게 형성하므로서 출력전압(Vo)을 +의 방향으로 올려주게 되나, 초기 T₁과 T₂사이의 시간에는 전류 I₁과 I₂의 전류합이 B-의 전압에 비례하는 관계로 트랜지스터(Q₃)의 전류 또는 적게 흘러 트랜지스터(Q₄)의 흐르는 전류보다 클 수가 없기 때문에 실제는 부궤환이 형성되지 못하여 출력전압(Vo)은 O〔V〕로 인정되지 않고 제5도와 같이 순간적인 펄스파형이 발생되어 스피커를 통하여 팝잡음으로 나타난다.Conventionally, as shown in FIG. 1 and FIG. 5, when the power switch is turned ON, the transistor Q ₄ operates at the time T ₁ after the moment of the connection, and the output voltage Vo is set to B. FIG. Let voltage be-. At this time, the FET Q ₁ (Q ₂ ) and the transistor Q ₃ are turned on, and the voltage B- of the output Vo is divided by the resistors R ₄ and R ₃ and applied to the FET Q ₂ . By reducing the current of I ₂ and increasing the flow of I ₁ and at the same time turning on transistor Q ₃ , transistor Q ₅ and Q ₆ are also turned on to form the voltage of output Vo as negative feedback. Vo) in the direction of +, but at the time between the initial T ₁ and T ₂ , the current of transistor Q ₃ flows less or less since the sum of currents I ₁ and I ₂ is proportional to the voltage of B- Since it cannot be larger than the current flowing through the transistor Q ₄ , in reality, no negative feedback is formed, so the output voltage Vo is not recognized as O [V] and a momentary pulse waveform is generated as shown in FIG. Appears as noise

따라서, T₁시간 이후 필연적으로 발생되는 팝잡음을 개선하기 위하여 일정시간(T₁-T₂)동안 제일바이어스(B+)회로의 트랜지스터(Q₃.)(Q₅.)(Q₆)의 턴오프 상태와 함께 제어바이어스(B-)회로의 트랜지스터(Q₄.)(Q₇.)(Q₈)도 턴오프 시켜 출력(Vo)을 O〔V〕로 안정화할 필요성이 있었다.Therefore, in order to improve the pop noise inevitably generated after T ₁ hour, the transistors Q _3. (Q _5. ) (Q ₆ ) of the first bias (B +) circuit are fixed for a predetermined time (T ₁ -T ₂ ). bias control with an off state (B-) transistor (Q _4.) of the circuit _{(Q 7.) (Q 8} ) also to the turn-off there is a need to stabilize the output (Vo) to O [V].

본 고안은 전원의 접속순간 T₁시간이후 출력(Vo)쪽으로 팝잡음이 출력되지 않도록 하는데에 그 목적이 있다.The object of the present invention is to prevent pop noise from being output to the output Vo after the time T ₁ of the connection time of the power supply.

이와같은 목적을 달성하기 위하여 본 고안은 제어바이어스(B-)회로의 트랜지스터(Q₁)의 베이스에 접속된 저항(R)에 제너다이오드(Z)를 접속하므로서 트랜지스터(Q₄)가 턴온되기 시작하는 시간을 T₁에서 T₃로 지연토록 하므로서 T₁시간 이후의 팝잡음을 제거캐되는 특징이 있다.In order to achieve the above object, the present invention starts to turn on the transistor Q ₄ by connecting the zener diode Z to the resistor R connected to the base of the transistor Q ₁ of the control bias circuit B-. By delaying the time from T ₁ to T ₃ , pop noise after T ₁ time is removed.

첨부도면에 의거 더욱 상세히 설명하면 다음과 같다.According to the accompanying drawings in more detail as follows.

본 고안은 F.E.T(Q₁)(Q₂)의 소오스단을 공통접지하고, 드레인단은 제일 바이어스(B+)에 접속하며 이중 F.E.T(Q₁)의 게이트 쪽을 입력단으로 하고, F.E.T(Q₁)의 게이트단은 출력단(Vo)으로부터 저항(R₃),(R₄)과 함께 접속되고, F.E.T(Q₁)의 드레인단은 트랜지스터(Q₃)의 베이스에, 이 트랜지스터(Q₃)의 콜렉터단은 트랜지스터(Q₅)의 베이스단에, 트랜지스터(Q₅)에 이미터단은 트랜지스터(Q₆)의 베이스단에 각각 접속시키고 트랜지스터(Q₅)(Q₆)의 콜렉터단과 트랜지스터(Q₆)의 이미터단은 위 제일바이어스(B+)에 공통접속하여 제일바이어스(B+)회로를 구성한다.According to the present invention, the source terminal of the FET Q ₁ (Q ₂ ) is commonly grounded, the drain terminal is connected to the first bias B +, and the gate side of the double FET Q ₁ is used as the input terminal, and the FET Q ₁ is the gate terminal is the collector of the resistance _{(R 3), (R 4} ) and are connected together, FET (Q ₁₎ to the base of the drain stage transistor (Q _3), a transistor (Q ₃₎ from the output terminal (Vo) stage on the base of the transistor (Q _5), the transistor (Q ₅₎ is already teodan is the collector end and the transistor (Q ₆₎ respectively connected to the base of the transistor (Q ₆₎ and a transistor (Q ₅₎ (Q ₆₎ in The emitter stage of is connected to the first bias (B +) in common to form the first bias (B +) circuit.

한편, F.E.T(Q₁)(Q₂) 의 소오스단은 제일바이어스(B-)단에 접속하면서 트랜지스터(Q₄)와 다이오드(D), 저항(Re), 저항(R), 제너다이오드(Z)로 구성된 전압분배회로를 구성한다. 이때 트랜지스터(Q₄)의 콜렉터단은 제일바이어스(B+)회로에 연결되면서 트랜지스터(Q₇)의 베이스단에 접속되고, 이 트랜지스터(Q₇)의 이미터단은 트랜지스터(Q₈)의 베이스단에 접속되며, 동시에 트랜지스터(Q₇)(Q₈)의 이미터단은 다시 제일바이어스 회로의 트랜지스터(Q₆)의 베이스단과 트랜지스터(Q₆)의 이미터 측에 접속구성하여 제이바이어스(B-)회로를 구성한다.On the other hand, the source terminal of the FET (Q ₁ ) (Q ₂ ) is connected to the first bias (B-) terminal while the transistor (Q ₄ ), the diode (D), the resistor (Re), the resistor (R), and the zener diode (Z). A voltage distribution circuit composed of The collector of the transistor (Q ₄₎ has a first bias (B +) is connected to the base of the Coupled to a circuit transistor (Q _7), the base of the transistor (Q ₇₎ already teodan the transistor (Q ₈₎ of At the same time, the emitter terminal of the transistors Q ₇ and Q ₈ is connected to the base terminal of the transistor Q ₆ of the first bias circuit and the emitter side of the transistor Q ₆ to form a J-bias circuit B-. Configure

특히 본 고안은 제4도에서 표현하고 있는 바와같이 상기 전압분배회로의 트랜지스터(Q₄)의 베이스단에 일측은 제너다이오드(Z)와 저항(R)을 직렬로 접속시켜 접지시키고, 타측은 복수다이오드(D)로서 제이바이어스(B-)단에 연결 구성하며, 트랜지스터(Q₄)의 이미터단은 저항(Re)으로 제이바이어스(B-)단에 접속하여서 된다.In particular, in the present invention, as shown in FIG. ₄ , one side is connected to the zener diode Z and the resistor R in series at the base end of the transistor Q ₄ of the voltage distribution circuit, and the other is grounded. The diode D is connected to the j-bias B- terminal, and the emitter terminal of the transistor Q ₄ is connected to the j-bias B- terminal with a resistor Re.

이와같이 구성된 본 고안은 도면 제3도에서 보는 바와 같이 T₁시간과 T₂시간 사이에는 트랜지스터(Q₄)가 오프되어 트랜지스터(Q₇)(Q₈)도 오프되며, 출력(Vo)은 저항(R₃),(R₄)를 통해 입력으로 가해지므로 F.E.T(Q₂)가 도통되어 저항(R₂)쪽으로 제일바이어스(B+)의 전류가 흘러 전류(I₁)보다 전류(I₂)가 커지면서 (I₂〉I₁)F.E.T(Q₂)가 턴온되므로 저항(R₁)양단은 저전위가 되어 트랜지스터(Q₃)가 오프됨에 따라 트랜지스터(Q₅)(Q₆)도 오프된다.According to the present invention configured as described above, as shown in FIG. 3, the transistor Q ₄ is turned off between the T ₁ time and the T ₂ time so that the transistor Q ₇ and Q ₈ are also turned off. R _3), so applied as an input through a _{(R 4) FET (Q 2} ) is the conduction resistance (R ₂₎ towards the current of the first bias (B +) to flow grows the more current (I ₂₎ current (I ₁₎ (I _2> I ₁₎ is also off because the FET (Q ₂₎ the on-resistance (R ₁₎ is at both ends as is the low potential transistor (Q ₃₎ an off-transistor _{(Q 5) (Q 6)} .

한편, 이와같은 T₁시간과 T₂시간 사이에 제이바이어스(B-)회로(특히, 전압 분배회로)의 트랜지스터(Q₄)도 제너다이오드(Z)의 턴온 전위까지 이르지 못하여 오프상태이며, 그에 따라 트랜지스터(Q₇),(Q₈)도 턴오프되게 출력(Vo)는 O〔V〕로안정상태를 유지하여 종래 T₁시간에 발생되던 순간 펄스파형의 최대치가 출력되지 않게 되는 것이다.On the other hand, the transistor Q ₄ of the J-bias (B-) circuit (particularly the voltage distribution circuit) does not reach the turn-on potential of the zener diode Z between the T ₁ time and the T ₂ time. Accordingly, the output Vo is maintained at O [V] so that the transistors Q ₇ and Q ₈ are also turned off, so that the maximum value of the instantaneous pulse waveform generated in the conventional T ₁ time is not output.

또한, T₂시간부터 T₃시간까지는 트랜지스터(Q₄),(Q₇),(Q₈)는 턴오프(트랜지스터(Q₄)를 턴온시키는 T₃시간이 되어야 도통함)되나, 트랜지스터(Q₃.)(Q₅.)(Q₆)는 턴온되어 출력(Vo)에는 제일바이어스(B+)전압이 걸려 부궤환이 형성되므로 출력(Vo)은 제5도의 T₂와 T₃사이의 파형처럼 어느정도로 안정되어 T₁과 T₂사이의 최대펄스폭 발생시의 팝잡음이 출력되지 않게 되는 것이다.In addition, from the time T _{2 to the} time T ₃ , the transistors Q ₄ , Q ₇ , and Q ₈ are turned off (conducts only when it is T ₃ time to turn on the transistor Q ₄ ), but the transistor Q ₃ .. (Q _5. ) (Q ₆ ) is turned on and the output Vo is subjected to the first bias (B +) voltage to form a negative feedback, so the output Vo is like a waveform between T ₂ and T ₃ in FIG. It is stabilized to some extent so that pop noise at the maximum pulse width between T ₁ and T ₂ is not output.

전원스위치(Power S.W)오프시에도 위의 반대 과정을 거쳐 팝잡음이 제거 될 수 있다.When the power switch is turned off, the pop noise can be eliminated through the reverse process.

이와같이 본고안은 직류앰프회로의 회로자체에서 전원스위치 온,오프시 발생되는 팝잡음을 제거하므로서 종래 직류앰프회로 자체가 아닌 다른 부분에서 별도의 장치나 회로를 구성할 경우 발생되던 구조의복잡성, 제조공정의 추구, 제조비용의 증가를 개선할 수 있게 되므로 간단화한 구조에 의하여 제조단가, 공정이 줄어들게 되었을 뿐만 아니라 직류앰프회로의 집적회로화에도 유용하게 된다.In this way, this paper eliminates the pop noise generated when the power switch is turned on and off from the circuit of the DC amplifier circuit itself. Since the pursuit of the process and the increase of the manufacturing cost can be improved, not only the manufacturing cost and the process are reduced by the simplified structure, but also the integrated circuit of the DC amplifier circuit is useful.

Claims (1)

트랜지스터(Q₃.)(Q₅.)(Q₆)로 이루어진 제1(B+)바이어스 회로와, 전압분배회로(R, D) 및 트랜지스터(Q₄.)(Q₇.)(Q₈)로 이루어진 제2(B-)바이어스 회로로 구성된 직류 앰프 회로에 있어서, 상기 전압분배회로(R, D)의 저항(R)에 직렬로 제너다이오드(Z)를 연결시킨 것을 특징으로 하는 팝잡음이 제거되는 직류앰프회로.Transistor _{(Q 3.) (Q 5} .) (Q 6) of claim 1 (B +) bias circuit and a voltage divider circuit (R, D) and a transistor _{(Q 4.) (Q 7} .) Consisting of (Q ₈₎ A direct current amplifier circuit composed of a second (B-) bias circuit comprising a zener diode (Z) connected in series with a resistor (R) of the voltage distribution circuits (R, D). DC amplifier circuit removed.