KR900008541B1 - Bios circuit for generating precise current in ic circuit - Google Patents

Abstract

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Description

집적회로내에서 정밀전류(precise current)를 발생시키기 위한 바이어스 회로Bias Circuit for Generating Precise Current in Integrated Circuits

제1도는 상위층부가 들춰내진 집적회로부의 사시도.1 is a perspective view of an integrated circuit unit with an upper layer portion lifted out.

제2도는 능동소자의 출력전류와 그와 같은 소자의 적용된 바이어스 전압 및 출력전압사이의 전형적 관계를 도시한 그래프.FIG. 2 is a graph showing the typical relationship between the output current of an active device and the applied bias voltage and output voltage of such a device.

제3도는 여러 능동소자를 나타내도록 사용된 개략적 기호를 도시한 도면.3 shows a schematic symbol used to represent several active elements.

제4도는 전형적 타이밍 회로의 개략도면.4 is a schematic diagram of a typical timing circuit.

제5도는 본 발명의 적용될 위상 잠금시스템의 개략도면.5 is a schematic diagram of a phase locking system to which the present invention is applied.

제6도는 본 발명에 따른 제1 바이어스 회로를 도시한 도면.6 shows a first bias circuit according to the invention;

제7도는 본 발명의 제2실시예가 일원으로 사용된 집적 회로 칩의 개략도면.7 is a schematic diagram of an integrated circuit chip in which a second embodiment of the present invention is used as a member.

제8도는 제3실시예의 개략도면.8 is a schematic diagram of a third embodiment.

제9도는 제4실시예의 개략도면.9 is a schematic diagram of a fourth embodiment.

제10도는 자기반사 증폭기의 도면.10 is a diagram of a magnetic reflection amplifier.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

500 : 위상고정시스템 530 : p채널 FET500: phase locked system 530: p-channel FET

540 : n채널 FET 600 : 제1 바이어스 회로540: n-channel FET 600: first bias circuit

602 : 공통의 반도체 기질 605 : 전압전원장치패드(pad)602: common semiconductor substrate 605: voltage power supply pad

610 : 전류기준 엘리먼트(element)610: current reference element

615 : 기질접촉패드 618 : 정정입력보호패드615: substrate contact pad 618: correction input protection pad

650 : 전압전원 700 : 집적회로 칩650: voltage power supply 700: integrated circuit chip

707 : 오른쪽 n채널 소자707: right n-channel device

본 발명은 한 제조배치(batch)에서 다른 한 제조배치로 운반되어도 변치 않는 동작특성을 갖는 집적회로를 제조하는 문제에 관한 것이다. 특히 본 발명은 대다수 대략생산된 집적회로 개별의 것이 정확한 전류를 발생시키는 문제에 관한 것이다.The present invention relates to the problem of manufacturing an integrated circuit having an operating characteristic that does not change even when carried from one batch to another batch. In particular, the present invention relates to the problem of the majority of roughly produced integrated circuit discretes generating an accurate current.

복잡한 전자회로는 종래의 제조기술을 사용하여 낮은 단가로 대량생산될 수 있다. 이들 기술에서 n타입과 p타입 전도영역이 제1도에 도시된 기질(100)과 같은 반도체 기질에서도 인접하여 형성된다. 세개 또는 그 이상의 이같은 영역(PNP 또는 NPN)의 교대배치는 다양한 트랜지스터 소자를 만들도록 사용된다. P 및 N영역은 전술한 기질의 상측 표면을 통하여 다양한 불순물을 확산시키므로써 발생된다. 이들 영역의 상측표면크기(너비와 길이)는 종래의 사진 평탄방법을 사용하여 정확한 오차로 조정될 수 있다.Complex electronic circuits can be mass produced at low cost using conventional manufacturing techniques. In these techniques, n-type and p-type conductive regions are also formed adjacent to semiconductor substrates such as substrate 100 shown in FIG. Alternation of three or more such regions (PNP or NPN) is used to make various transistor devices. P and N regions are generated by diffusing various impurities through the upper surface of the substrate described above. The upper surface size (width and length) of these areas can be adjusted with accurate error using conventional photographic flat methods.

비용이 효과적인 제조 기술에서는 처리공정의 변동(즉, 노의 온도 및 불순물 농도수준의 변동)때문에 영역의 깊이를 정확한 오차내로 유지시킴이 어렵다. 이는 한 처리공정 배치로부터 트랜지스터가 또다른 배치의 트랜지스터와 동일하도록 보장될 수 없음을 의미한다.In cost-effective manufacturing techniques, it is difficult to keep the depth of the region within the correct error because of variations in the process (ie fluctuations in furnace temperature and impurity concentration levels). This means that a transistor from one processing batch cannot be guaranteed to be the same as a transistor in another batch.

그러나, 단일 배치, 단일 웨이퍼 또는 IC(직접회로)칩내에서 유사한 영역의 깊이는 일체로 형성된 영역이 거의 동일한 처리공정 조건하에서 제조되기 때문에 대체로 일정하게 남아 있는다. 동일하거나 또는 거의 동일한 트랜지스터 저항기 등등이 개별의 IC칩에 형성될 수 있으며, 이들 소자의 동일한 성질은 정밀한 전압 디바이더 및 전류 스플리터(splitter)를 형성하도록 이용될 수 있다. 이같이 정밀한 디바이더(또는 스플리터)에 의해 발생된 전압 및 전류크기는 상대적인 의미에서만 정확한 것이며, 칩 외부에서 발전될 절대크기가 아닌 IC 칩 내부에서 발전된 다른 전압 및 전류수준에 관계하여 제조배치에 따라 일정하게 결정되어 진다. 각기 다른 제조배치로부터 IC에 의해 발생된 전압 및 전류의 불일치는 바람직하지 않은 상황을 발생시키며 대량생산 IC 시스템으로부터 일관되는 동작특성을 획득함을 어렵게 한다.However, the depth of similar regions in a single batch, single wafer, or IC (integrated circuit) chip remains largely constant since the integrally formed regions are manufactured under almost the same processing conditions. The same or nearly identical transistor resistors and the like can be formed on separate IC chips, and the same properties of these devices can be used to form precise voltage dividers and current splitters. The voltage and current magnitudes generated by these precise dividers (or splitters) are accurate only in a relative sense and are consistent with the manufacturing arrangement in relation to other voltage and current levels developed inside the IC chip, not the absolute size that will be generated outside the chip. It is decided. Inconsistencies in voltage and current generated by ICs from different manufacturing arrangements create undesirable situations and make it difficult to obtain consistent operating characteristics from high-volume IC systems.

제1도에는 Q₁, Q₂및 Q₃의 3개 능동소자(트랜지스터)가 능동소자 Q₁, Q₂및 Q₃를 형성시키는 다수의 P 및 N영역을 드러내도록 기질(100)의 상측표면으로부터 드러내어져 금속접촉과 절연게이트로 구성된 상위층(110)을 갖는 단면 사시도에 도시되어 있다. 제1 및 제2소자 Q₁및 Q₂는 연속된 거의 동일한 NPN 영역을 포함한다. 제3소자 Q₃는 유사하지 않은 PNP 영역으로 만들어진다. NPN 쌍극형 트랜지스터, n채널 FET(전체효과 트랜지스터) 및 이와 유사한 능동소자는 NPN 연속의 Q₁과 Q₂를 사용하여 제조될 수 있다. PNP 쌍극형 트랜지스터, p채널 FET 및 이와 유사한 상보(相補)의 유사하지 않은 능동소자는 Q₃를 형성하는 PNP 연속영역으로부터 제조될 수 있다. 제1도에서 제1 및 제2능동소자 Q₁및 Q₂는 소스, 게이트 및 드레인 단자 S₁, G₁, D₁, S₂, G₂및 D₂를 갖는 금속 산화막 반도체 전계효과 트랜지스터로 형성되는 것으로 도시되어 있다. 이같은 단자는 드러내어진 상위층부(110)내에 포함되어 있으며, 유사하지 않은 소자 Q₃는 PNP영역에 관계한 제1도에 도시되지 않은 소스단자 S₃, 게이트단자 G₃및 드레이 단자 D₃를 갖는다.FIG. 1 is Q _1, the upper surface of Q ₂ and Q ₃ of the three active components (transistors) are active elements Q _1, Q ₂ and Q ₃ substrate 100 to reveal a number of P and N regions to form It is shown in a cross-sectional perspective view with a top layer 110 exposed from and consisting of a metal contact and an insulating gate. The first and second elements Q ₁ and Q ₂ include contiguous nearly identical NPN regions. The third element Q ₃ is made of dissimilar PNP regions. NPN bipolar transistors, n-channel FETs (total effect transistors) and similar active devices can be fabricated using Q ₁ and Q ₂ in the NPN sequence. PNP bipolar transistors, p-channel FETs and similar complementary dissimilar active elements can be fabricated from PNP contiguous regions forming Q ₃ . In FIG. 1, the first and second active devices Q ₁ and Q ₂ are formed of a metal oxide semiconductor field effect transistor having source, gate, and drain terminals S ₁ , G ₁ , D ₁ , S ₂ , G _2, and D ₂ . It is shown to be. Such a terminal is included in the exposed upper layer portion 110, and the dissimilar device Q ₃ has a source terminal S ₃ , a gate terminal G ₃ and a drain terminal D ₃ not shown in FIG. 1 related to the PNP region. .

거의 동일한 제1 및 제2쌍동이 소자 Q₁및 Q₂의 n타입 영역은 동일한 확산깊이 D_f1으로 형성된다. 쌍동이 소스 각각은 채널깊이 L(소스영역과 드레인 영역사이의 거리)와 채널너비 W와 관련을 갖는다. 이같은 너비/길이 크기는 공지된 사진 석판기술을 사용하여 앞서 설명한 바와 같이 정확한 허용오차내로 형성된다.Nearly identical first and second twin n-type regions of the elements Q ₁ and Q ₂ are formed with the same diffusion depth D _f1 . Each twin source has a channel depth L (the distance between the source and drain regions) and the channel width W. This width / length size is formed within the correct tolerances as described above using known photolithographic techniques.

Q₁과 Q₂와 같은 두 쌍동이 소자의 각각의 너비 W₁, W₂및 각각의 길이 L₁및 L₂가 동일한 때 쌍동이 소자는 동일한 것으로 간주될 것이다. 동일한 쌍동이 소자는 동일한 전기적 특성을 갖는다. 즉, 만약 동일한 출력전압 V_DS1과 V_DS2가 두 동일한 쌍동이 소자와 드레인 소스에서 발생된다면, 동일한 게이트 전압 V_GS1, V_SG2가 이들의 게이트 단자에서 적용되며, 실질적으로 동일한 전류 I_DS1과 I_DS2가 이들 소자의 출력단자(드레인 또는 소스단자)를 통하여 흐르게 될 것이다. 이는 동 칩에서 그와 같은 두 소자의 동작 특성에 영향을 미치는 동작온도 및 제조처리변수가 사실상 동일하기 때문에 기인된다. 만약 두 쌍동이 소자의 채널 너비와 채널 길이를 제외한 모든 인수가 동일하다면 두 쌍동이 소자의 출력전류는 비례인수가 각 소자의 평면도 크기에 의해 결정되는 비례값을 갖는다.When two twins, such as Q ₁ and Q ₂ , each have the same width W ₁ , W ₂ and the respective length L ₁ and L ₂ , the twin will be considered identical. Identical twin devices have identical electrical properties. That is, if the same output voltages V _DS1 and V _DS2 occur at the same source and drain source, the same gate voltages V _GS1 , V _SG2 are applied at their gate terminals, and substantially the same currents I _DS1 and I _DS2 are applied. It will flow through the output terminals (drain or source terminals) of these devices. This is due to the fact that the operating temperature and fabrication process variables affecting the operating characteristics of such two devices in the chip are virtually the same. If the two twins are all the same except for the channel width and the channel length of the device, the output current of the two twin devices has a proportional factor determined by the planar size of each device.

세번째 소자 Q₃(PNP)의 p타입 영역은 NPN 영역의 D_f1과는 달리 기질표면 아래 깊이 D_f3까지로 확산되며, Q₃의 동작특성과 쌍동이 소자 Q₁및 Q₂의 특성 사이의 어떤 관계가 있는지 확인하기는 어렵다.The p-type region of the third device Q ₃ (PNP) diffuses to a depth D _f3 below the substrate surface, unlike D _f1 in the NPN region, and the relationship between the operating characteristics of Q _{3 and} the characteristics of the dipole devices Q ₁ and Q ₂ It is difficult to see if there is.

이같은 사실은 n채널 FET Q₂와 p채널 FET Q와 같은 상보소자가 정확한 구동전류 요구하는 출력요소를 구동하기 위해 결합되어(예를 들어 CMOS회로)사용되려는 때 문제를 제공한다.This fact presents a problem when complementary devices such as n-channel FET Q ₂ and p-channel FET Q are intended to be used in combination (e.g. CMOS circuits) to drive output elements that require accurate drive current.

제2도는 일반적인 능동소자 Q(제4도)의 출력전류 I_D및 출력 및 바이어스전압 V_D및 V_B사이의 관계를 도시한 정형적 소자 동작 특성의 그래프이다. 출력전류 I_D의 크기는 적용된 전압 V_D및 V_B뿐아니라 동작온도, 제조처리과정변수 및 다양한 p타입 및 n타입 영역의 크기와 같은 인수의 함수이다. 제3도는 유사하지 않은 능동소자를 나타내도록 사용되는 다수의 개략적 기호를 도시한 것이다. n채널 FET 및 NPN 쌍극형 트랜지스터와 같은 소자는 NPN 배열을 갖는 영역으로부터 형성된다. p채널 FET 및 PNP 쌍극형 트랜지스터와 같은 소자는 PNP 연속영역을 갖는 기질영역에서 제조될 수 있다. 이같은 능동소자는 제4도에서 도시된 일반적인 원형의 기호에 의해 대표된다. 제4도는 능동소자 Q로부터의 출력전류 I_D의 절대크기가 중요할 수 있는 여러 가능한 적용중 하나를 도시한 개략도이다. 능동소자 Q는 전류제어게이트단자 G, 제1출력단자 O₁및 제2출력단자 O₂를 갖는 것으로 도시되어 있다. 바이어스 전압 V_B는 스위치 SW를 통하여 지속시간 t동안 게이트 단자 G에 적용된다. 출력단자 Q₁및 Q₂는 전압소 V_cc와 전하축적(가산)콘덴서 C사이에서 직렬로 놓여진다. 스위치 SW가 시간 지속시간 t동안 폐쇄되는 때 특정크기를 갖는 출력전류 I_D는 능동소자 Q로부터 가산콘덴서 C내로 펌프된다. 가산 콘덴서내에 저장된 총 전하량은 결과로 가산된 전압 V_C가 콘덴서 C에 발생된다. 콘덴서내로 펌프된 전하로부터 기인하는 전압변경 V_C는 출력 전류 크기 I_D의 절대크기 및 적용시간 지속시간 t의 곱에 비례한다. 이는 다음과 같이 공식으로 표시한다.2 is a graph of typical device operating characteristics showing the relationship between the output current I _D and the output and bias voltages V _D and V _{B of} a typical active element Q (FIG. 4). The magnitude of the output current I _D is a function of factors such as the applied voltages V _D and V _{B as} well as the operating temperature, manufacturing process variables and the size of the various p-type and n-type regions. 3 shows a number of schematic symbols used to represent dissimilar active elements. Devices such as n-channel FETs and NPN bipolar transistors are formed from regions with NPN arrays. Devices such as p-channel FETs and PNP bipolar transistors can be fabricated in substrate regions with PNP contiguous regions. Such active elements are represented by the general circular symbol shown in FIG. 4 is a schematic showing one of several possible applications in which the absolute magnitude of the output current I _D from the active element Q may be important. The active element Q is shown to have a current control gate terminal G, a first output terminal O ₁ and a second output terminal O ₂ . The bias voltage V _B is applied to the gate terminal G for a duration t through the switch SW. The output terminals Q ₁ and Q ₂ are placed in series between the voltage element V _cc and the charge accumulation capacitor C. When the switch SW is closed for a time duration t, the output current I _D of a certain magnitude is pumped from the active element Q into the addition capacitor C. The total amount of charge stored in the addition capacitor results in the added voltage V _C being generated in the capacitor C. The voltage change V _C resulting from the charge pumped into the capacitor is proportional to the product of the absolute magnitude of the output current magnitude I _D and the application time duration t. This is expressed as a formula as follows.

△V_C=I_D·t/cΔV _C = I _D t / c

이때 C는 패럿으로 표시된 용량의 크기이다. 전하 가산 콘덴서의 전압은 전자시스템내에서 타이밍 회로를 트리거하도록 사용된다. 타이밍이 매우 정확해야 하는 적용에 있어서, 소자 출력 전류 ID의 크기가 정확한 허용오차 내로 예측될 수 있는 것이라야 바람직하다. 그러나 많은 숫자의 집적회로 칩(IC) 개개마다 각각 전류 제어소자 Q를 갖는 출력전류 I가 바람직한 허용오차내에 있도록 함은 곤란하다. 각 개별 IC의 동작온도 및 한칩에서 각 능동소자의 동작특성에 영향을 주는 제조처리과정 변수와 같은 크기 결정인수는 설명되어야 한다.Where C is the size of the dose expressed in parrots. The voltage of the charge adding capacitor is used to trigger the timing circuit in the electronic system. In applications where timing must be very accurate, it is desirable that the magnitude of the device output current ID can be predicted within the correct tolerance. However, it is difficult to ensure that the output current I with the current control element Q for each of a large number of integrated circuit chips ICs is within the desired tolerances. Sizing factors, such as manufacturing process variables that affect the operating temperature of each individual IC and the operating characteristics of each active device on a chip, should be accounted for.

본 발명의 목적은 집적회로에서의 능동소자 출력전류를 정확한 세트오차내에서 유지되도록 함이다. 본 발명의 또 다른 목적은 소자가 대량생산으로 제조된 집적회로(IC)의 일부인 때 능동소자에 의해 발생된 출력 전류의 정확을 보장하기 위한 제조단가가 저렴한 장치에 관한 것이다.It is an object of the present invention to maintain the active device output current in an integrated circuit within the correct set error. Yet another object of the present invention is to provide an inexpensive manufacturing device for ensuring the accuracy of the output current generated by an active device when the device is part of an integrated circuit (IC) manufactured in mass production.

상기의 목적을 전류기준 엘리먼트(element)와 직렬로 연결된 집적회로상의 한 본보기 능동소자를 포함하는 바이어스 회로를 제공하므로써 실현된다. 본보기 소자는 전류제어 바이어스가 적용되는 게이트 단자와 게이트 제어 출력 전류가 흘러들어오는 한쌍의 출력단자를 갖는다. 본보기 소자와 거의 동일한 적어도 하나의 동작소자는 동작온도 및 제조처리과정 변수에 관계없이 두 소자의 동작특성이 거의 동일하도록 집적회로 상에 제공된다. 본보기 소자 및 전류 기준 엘리먼트는 본보기 소자를 통한 출력전류 흐름의 크기를 전류기준 엘리먼트를 통한 전류흐름으로부터 정확히 결정함이 가능하도록 배치된다. 본보기 소자에서의 출력전압은 게이트 제어기에 의해 요구되는 전압으로 강요된다. 게이트 제어기는 본보기 소자의 출력전압을 감지하며, 감지된 출력전압은 요구되는 전압과 비교하며, 바이어스 전압을 본보기 소자의 게이트에 적용시키어 출력전압이 요구되는 전압을 향해 본보기 소자의 출력전압을 구동시키도록 한다. 본 보기 소자의 게이트에 적용된 바이어스 전압수준은 거의 동일한 동작소자의 게이트에서 두배로 된다. 동작소자의 출력전류는 동작소자에서의 출력전압이 본보기 소자의 출력전압과 동일한 때(따라서 요구되는 전압은 같거나 거의 같아지는 때) 전류기준 엘리먼트를 통한 전류흐름으로부터 정확히 결정가능할 것이다.The above object is achieved by providing a bias circuit comprising an exemplary active element on an integrated circuit connected in series with a current reference element. The example element has a gate terminal to which a current control bias is applied and a pair of output terminals through which the gate control output current flows. At least one operating element, which is almost identical to the example element, is provided on the integrated circuit such that the operating characteristics of the two elements are almost the same regardless of the operating temperature and manufacturing process variables. The example element and the current reference element are arranged to enable accurate determination of the magnitude of the output current flow through the example element from the current flow through the current reference element. The output voltage at the example element is forced to the voltage required by the gate controller. The gate controller senses the output voltage of the example element, compares the sensed output voltage with the required voltage, and applies a bias voltage to the gate of the example element to drive the example element's output voltage toward the required voltage. To do that. The bias voltage level applied to the gate of the example element is doubled at the gate of the nearly identical operating element. The output current of the operating element will be precisely determinable from the current flow through the current reference element when the output voltage at the operating element is equal to the output voltage of the exemplary element (and therefore the required voltage is about or about the same).

제조비용이 저렴한 허용오차 제어는 IC 능동소자로부터 전류 기준 엘리먼트를 분리하여 제조함으로써 실현된다.Low-cost manufacturing tolerance control is achieved by separating the current reference element from the IC active element.

본 발명은 한 집적회로내에서 능동소자의 출력으로 발생된 출력전류의 크기를 제어하기 위한 제조비용이 효과적인 기술을 제공한다. 하나의 집적회로 칩에 있는 하나 또는 둘 이상의 능동소자 출력 전류의 크기를 정확히 제어하므로써 무수히 많은 유익한 점이 있게 된다. 제5도는 특성위상 고정장치(500)의 개략도면으로 본 발명은 이같은 위상고정장치를 위해 개발되었다. 위상고정장치(500)는 인입하는 비동기 DATA 신호와 위상이 부합되도록 된 CLOCK 신호를 발생시킨다. DATA 신호는 예를 들어 컴퓨터의 회전 프로피 디스크로부터 획득될 수 있다. 위상고정장치(500)에서, DATA신호는 제1 플립플롭(510)의 클록입력에 적용된다. 위상고정 시스템(500)은 예정된 주파수의 CLOCK 신호를 출력시키는 전압제어 발진기(VCC)(550)를 포함한다. CLOCK 신호는 제2플립플롭(520)에 가해진다. CLOCK 신호의 라이징 에지(rising edge)는 주파수 감소 출력, 즉 제2플립플롭(520)의 FDN이 시간 t₃-t₂의 짧은 기간동안 "고"로 가도록 한다. DATA 신호의 라이징 에지는 제2플립플롭(510)의 주파수 증가 출력 FUP가 짧은 지속기간 t₃-t₂동안 "고"로 가도록 한다. 주파수 증가/감소 신호 FUP 및 FDN는 한 세트의 시간지연 게이트(515), (525)를 통과하여 상호시간 t₃에 플립플롭(510, 520)의 출력을 리세트하도록 한다. 만약 CLOCK 신호의 상응하는 에지가 제2플립플롭(520)에 도달하기 전에 DATA 신호의 라이징 에지가 제1 플립플롭(510)에 도달하면 FUP 신호의 지속시간 T₃-t₁는 FDN 신호의 지속시간 t₃-t₂보다 크게 될 것이다.The present invention provides a cost effective technique for controlling the magnitude of the output current generated at the output of an active element in an integrated circuit. There are countless benefits in accurately controlling the magnitude of one or more active device output currents in one integrated circuit chip. 5 is a schematic diagram of a characteristic phase fixing device 500. The present invention was developed for such a phase fixing device. The phase fixing device 500 generates a CLOCK signal in which a phase coincides with an incoming asynchronous DATA signal. The DATA signal can be obtained, for example, from a rotating profile disk of a computer. In the phase lock device 500, the DATA signal is applied to the clock input of the first flip-flop 510. Phase locked system 500 includes a voltage controlled oscillator (VCC) 550 that outputs a CLOCK signal of a predetermined frequency. The CLOCK signal is applied to the second flip flop 520. The rising edge of the CLOCK signal causes the frequency reduction output, ie, the FDN of the second flip-flop 520 to go "high" for a short period of time t ₃ -t ₂ . The rising edge of the DATA signal causes the frequency increasing output FUP of the second flip-flop 510 to go "high" for a short duration t _3- t ₂ . The frequency increase / decrease signals FUP and FDN pass through a set of time delay gates 515 and 525 to reset the output of flip-flops 510 and 520 at mutual time t ₃ . If the rising edge of the DATA signal reaches the first flip-flop 510 before the corresponding edge of the CLOCK signal reaches the second flip-flop 520, the duration T ₃ -t ₁ of the FUP signal is the duration of the FDN signal. It will be greater than the time t ₃ -t ₂ .

반대로 만약 DATA 신호의 상응하는 에지 이전에 CLOCK 신호 에지가 도달하게 되면 FDN 신호의 지속기간 t₃-t₂가 보다 크게 될 것이다. FUP 신호는 제1 전류(소스전류) I₁를 오류 가산 콘덴서 C₁에 공급하는 p채널 FET(530)를 작동시킨다. FDN 신호를 오류가산 콘덴서 C₁로 부터 제2 전류(싱크 전류)를 회수하는 n채널 FET(540)를 작동시킨다. 가산 콘덴서 C₁는 VCO(550)의 입력에 연결되어 거기서 입력전압 V_in을 적용시키도록 한다. VCO(50)의 입력전압 Vin은 다음의 공식에 따라 변경된다.Conversely, if the CLOCK signal edge arrives before the corresponding edge of the DATA signal, the duration t _3- t ₂ of the FDN signal will be greater. The FUP signal activates the p-channel FET 530 which supplies the first current (source current) I ₁ to the error adding capacitor C ₁ . The n-channel FET 540 is operated to recover the FDN signal from the error adding capacitor C ₁ to the second current (sink current). Add capacitor C ₁ is connected to the input of VCO 550 to apply the input voltage V _in there. The input voltage Vin of the VCO 50 is changed according to the following formula.

△V_in=I₁·(t₃-t₂)-I₂·(t₃-t₂)ΔV _in = I ₁ · (t ₃ -t ₂ ) -I ₂ · (t ₃ -t ₂ )

CLOCK 신호가 DATA 신호와 정확히 동위상에 있는 때 VCO(550)의 입력전압 V_in은 일정하게 유지되는 것이 바람직하다. 만약 소스와 싱크전류 I₁과 I₂가 t₁=t₂일때 정확히 크기를 갖지 않는다면 위상고정장치(phase-locking system)(500)의 고정동작내로 측적오류가 안내될 것이다.The input voltage V _in of the VCO 550 is preferably kept constant when the CLOCK signal is exactly in phase with the DATA signal. If the source and sink currents I ₁ and I ₂ are not exactly sized when t ₁ = t _{2, a} measurement error will be guided into the locking operation of the phase-locking system 500.

앞서 논의된 바와 같이 p채널 FET(530)과 그 상보의 n채널 FET(540) 각각의 추력전류 절대크기는 각 소자의 게이트 단자에서 적용된 바이어스 전압, 이들 소자의 출력단자에 인가된 출력전압, 회로가 동작되는 온도, 그리고 제조처리과정 변수를 포함하는 여러 인수에 의해 영향을 받을 수 있다. 마지막 두개의 인수는 예견하기가 가장 어려우며 제어하기도 가장 어렵다. 다행스럽게도 단일 칩내에서는 온도 및 처리과정 변경 인수가 거의 동일한 능동소자에 대하여 일정하다. 이같은 개념이 본 발명에 의해 개발되어 동일하거나 일정한 비율 크기의 기준 전류 I₀가 한 IC칩의 거의 동일한 능동소자의 기준 엘리먼트를 통하여 흐르도록 하여진다. 또한 정밀복사된 기준전류가 본 발명에 따라 IC칩의 유사하지 않는 소자에서 재발생될 수 있다.As discussed above, the absolute magnitude of the thrust current of each of the p-channel FET 530 and its complementary n-channel FET 540 is the bias voltage applied at the gate terminal of each device, the output voltage applied to the output terminal of these devices, and the circuit. Can be influenced by several factors, including the temperature at which it is operated and manufacturing process variables. The last two arguments are the hardest to predict and the hardest to control. Fortunately, within a single chip, the temperature and process change factors are constant for nearly identical active devices. This concept is developed by the present invention so that reference currents I ₀ of equal or constant ratio flow through the reference elements of nearly identical active elements of one IC chip. The precisely copied reference current can also be regenerated in dissimilar devices of the IC chip in accordance with the present invention.

제1도에서, NPN소자 Q₁과 Q₂는 평면상의 크기가 상기(W₁/L₁

W₂/L₂)한 것을 제외하고는 거의 동일하다. 만약 너비/길이 크기가 동일하다면 Q₁및 Q₂는 이들의 전기적 동작 특성이 동일한 것으로 간주될 수 있다. 즉, 동일한 출력전압이 이들 각각의 출력단자(V_DS1=V_DS2)에서 발생되며, 같은 바이어스 전압이 전압이 이들의 게이트 단자(V_GS1=V_GS2)에서 적용되고, 이들의 출력전류가 동일한 크기(I_DS1=I_DS2)을 갖게 될 것이다. 이들 쌍동이 소자 Q₁및 Q₂의 너비/길이 크기가 상이한 때에도 전류 비례관계 I_DS2=(W₂/L₂)·(L₁/W₁)·I_DS1는 이들 소자의 바이어스 및 출력전압이 동일한 때에 대체로 일정하게 유지된다.In FIG. 1, the NPN elements Q ₁ and Q ₂ are planar in size (W ₁ / L _1).

Almost the same except for W ₂ / L ₂ ). If the width / length sizes are the same, then Q ₁ and Q ₂ may be considered to have the same electrical operating characteristics. That is, the same output voltage is generated at their respective output terminals (V _DS1 = V _DS2 ), the same bias voltage is applied at their gate terminals (V _GS1 = V _GS2 ), and their output currents are the same magnitude. Will have (I _DS1 = I _DS2 ). Even when these twins have different widths / lengths of elements Q ₁ and Q _2, the current proportionality I _DS2 = (W ₂ / L ₂ ) · (L ₁ / W ₁ ) · I _DS1 has the same bias and output voltage of these elements. It is usually kept constant at the time.

제6도는 본 발명에 따른 제1 바이어스 호로(600)의 개략도이다. Q₁과 Q₂는 공통의 반도체 기질(IC칩)(602)위에 형성된 쌍동이 능동소자이다. Q₁은 그 동작 특성이 Q₂와 같은 유사한 "쌍동이"소자로 집적호로 칩을 통하여 일정하게 반복되기 때문에 본보기 능동소자인 것으로 간주된다. 본보기 소자인 Q₁의 출력단자는 잔류기준 엘리먼트(610)와 직렬로 놓여지며 본보기 소자(Q₁)의 출력단자를 통하여 흐르는 출력전류 I₁의 크기가 일단 기준 엘리먼트(610)을 통항 기준전류 I₀가 알려지기만 하면 온도 및 처리 과정 변수에 관계없이 정확히 예측할 수 있도록 된다.6 is a schematic diagram of a first bias arc 600 according to the present invention. Q ₁ and Q ₂ are twin active elements formed on a common semiconductor substrate (IC chip) 602. Q ₁ is considered to be an example active element because its operating characteristic is a constant "twin" element such as Q ₂ , which is constantly repeated throughout the chip in an integrated arc. The output terminal of the exemplary element Q ₁ is placed in series with the residual reference element 610 and the magnitude of the output current I ₁ flowing through the output terminal of the exemplary element Q ₁ passes through the reference element 610 once _. Once is known, it can be accurately predicted regardless of temperature and process variables.

설명을 위해 도시된 바이어스 전류(600)에서 본보기 소자 Q₁의 출력전류 I₁은 키트히오프 전류법칙에 의해 전류기준 엘리먼트(610)를 통하여 흐르는 기준전류 I₀와 동일하다. 본보기 소자 Q₁의 출력 단자중 하나에 연결된 차동 증폭기 U₁의 입력단자로는 전류가 흐르지 않는다. 요구되는 전압 V_DD는 전압소스(650)에 의해 발생된다. 전압소소(650)는 IC칩(602)에서 구성요소로 형성되고 접지와 칩의 전원전압 V_CC사이에 연결된 정밀 전압 디바이더인 것이 좋다. 전압전원(650)은 제6도에서 점선으로 표시된 바와 같이 동작소자 Q₂의 출력전압 V_D2에 직접 연결될 수도 있다. 본보기 소자 Q₁의 출력전압 V_D1은 차동 증폭기 U₁에 의해 요구되는 전압 V_DD와 동일해지도록 강요될 수 있다. 차동 증폭기 U1는 한쌍의 전압감지입력을 가지며, 이중 한 입력(620)이 본보기 소자 Q₁의 출력단자에 연결되고 다른 한 입력(640)이 전압전원에 의해 발생된 요구되는 전압 V_DD에 연결된다. 차동증폭기 U₁의 출력은 본보기 소자 Q₁의 게이트 단자 G₁의 게이트 단자 G₁에 연결되며, 차동 증폭기 U₁는 본보기 소자의 게이트 단자 G₁에서 게이트 바이어스 전압수준 V_B1을 발생시킨다. 본보기 소자 Q₁과 차동 증폭기 U₁은 함께 본보기 소자의 출력 전압 V_D1이 실질적으로 요구되는 전압 V_DD와 동일해지도록 강요하는 전압반사(Voltage-mirroring)귀환 루프를 형성시킨다.In the illustrated bias current 600, the output current I ₁ of the example element Q ₁ is equal to the reference current I ₀ flowing through the current reference element 610 by the Kit Hioff current law. No current flows through the input terminal of the differential amplifier U ₁ connected to one of the output terminals of the exemplary element Q ₁ . The required voltage V _DD is generated by the voltage source 650. The voltage source 650 is preferably a precision voltage divider formed of components in the IC chip 602 and connected between ground and the power supply voltage V _{CC of the} chip. The voltage power supply 650 may be directly connected to the output voltage V _D2 of the operating element Q ₂ , as indicated by the dotted line in FIG. 6. The output voltage V _D1 of the example element Q ₁ can be forced to be equal to the voltage V _DD required by the differential amplifier U ₁ . The differential amplifier U1 has a pair of voltage sensing inputs, of which one input 620 is connected to the output terminal of the example element Q ₁ and the other input 640 is connected to the required voltage V _DD generated by the voltage supply. . The output of differential amplifier U ₁ is connected to the gate terminal G ₁ of the gate terminal G ₁ of the example element Q _1, a differential amplifier U ₁ is thereby generate a gate bias voltage level V _B1 at the gate terminal G ₁ of the exemplary device. Example element Q ₁ and differential amplifier U ₁ together form a voltage-mirroring feedback loop that forces the output voltage V _D1 of the example element to be substantially equal to the required voltage V _DD .

본보기 소자 Q₁의 출력전류 I₁은 기준전류 I₀와 동일한 것으로 알려져 있는데 출력전압 V_D1은 요구된 전압 V_DD와 동일한 것으로 알려져 있기 때문에, 거의 동일한 소자 Q₂에서의 전류 I₁을 복사하기 위해 요구되는 게이트 바이어스 전압수준 V_G2는 본보기 소자 Q₁의 게이트 단자 G₁에서 발전된 바이어스 전압수준 V_B1과 동일해 질 것이다. 만약 쌍동이 소자 Q₂에서의 출력전압 V_D2이 요구전압 V_DD와 같아지게 되는 때 동 바이어스 전압수준 V_B1이 "쌍동이"능동소자 Q₂의 제2게이트 단자 G₂에서 두배가 된다면, 쌍동이 소자를 통한 출력전류 I₂는 I₂=(W₂/L₂)·(L₁/W₁)·I₁이 될 것이다. 다시 말해서, 출력전류 I₂는 본보기 소자전류 I₁의 일정한 비율로 만들어 질 것이며, I₁의 정확한 크기가 I₂에서 두배가 될 것이다(I₂의 크기가 정확히 결정할 수 있는 비례인수에 의해 일정한 비율로 만들어질 때에도 마찬가지이다). 앞서 설명한 바와 같이 요구되는 전압 V_DD는 차동 증폭기 U₁의 적당한 입력단자(640)를 쌍동이 소자 Q₂(제6도에서는 점선으로 표시됨)의 출력단자(660)에 연결시키므로써 쌍동이 소자 Q₂의 출력전압 V_D2와 동일하므로 만들어진다.Exemplary output current of the device Q ₁ I ₁ is known to be equal to the reference current I ₀ the output voltage V _D1 is to copy, little current I ₁ of the same element Q ₂ because it is known to be equal to the required voltage V _DD The required gate bias voltage level V _G2 will be equal to the bias voltage level V _B1 developed at the gate terminal G ₁ of the exemplary element Q ₁ . If the same bias voltage level V _B1 is doubled at the second gate terminal G ₂ of the " twin " active device Q ₂ when the output voltage V _D2 at element Q ₂ becomes equal to the required voltage V _DD , The output current I ₂ through will be I ₂ = (W ₂ / L ₂ ) · (L ₁ / W ₁ ) · I ₁ . In other words, the output current I ₂ will be made at a constant rate of an example device current I _1, the exact dimensions of the I ₁ will be doubled in I ₂ (a constant rate by a proportional factor in the size of I ₂ can accurately determine The same is true when made with). Voltage required as described above V _DD is of a differential amplifier U ₁ suitable input terminal 640, the twin element Q ₂ of the writing because connected to the output terminal 660 of the (in Figure 6 indicated by a dotted line) a twin element Q ₂ It is made because it is same as output voltage V _D2 .

그러나 설명된 바의 실시예(600)에서는 입력단자(640)가 요구되는 전압 V_DD을 발생시키는 정확한 전압 디바이더에 대신하여 연결되어 있으며, 어떤 회로에서는 쌍동이 소자 Q₂의 출력 전압 V_D2이 미리 정해진(요구되는)전압 V_DD와 같이 특별한 전압상태를 제외하고는 정확한 동작회로 출력 I₂를 갖을 필요가 없다. 예를 들어 제5도에서 UCO(550) CLOCK과 DATA 위상의 룩-인(lock in)이후)의 정상상태 입력전압 Vin은 자주 전원전압 V_CC의 절반과 동일하도록 세트된다. 이것은 p채널 FET(540)의 정상상태 출력전압이 또한 전원전압 V_CC의 절반과 같아지게 됨을 의미한다. 결론적으로, 만약 제6도의 바이어스 전류(600)가 제5도에 도시된 FET(530), (540)에 대하여 게이트 바이어스 전압 V_G1및 V_G2중 적어도 하나를 발생시키도록 사용되면 차동증폭기 U₁의 입력단자(640)와 FET(530), (540)의 드레인 단자(D₁), (D₂)사이에 직접 연결시킬 필요가 없이 정확한 전압 디바이더(650)에 의해 요구되는 전압 V_DD가 전원전압 V_CC의 절반과 같아지도록 세트될 수 있다. 입력단자(640)로부터 제6도에 도시된 쌍동이 동작소자 Q₂의 동작 소자 Q₂의 출력단자(660)로의 직접연결을 제거함 이외도 차동 증폭기 U₁에 인접하여 전압 디바이더(650)를 위치시키므로 해서 입력단자(640)로의 바람직하지 않은 잡음연결 위험이 최소화하도록 하므로써 차동 증폭기 U₁의 입력 리이드(640)가 매우 짧아지도록 만들어질 수 있다.However, in embodiment 600 as described, the input terminal 640 is connected in place of the correct voltage divider to generate the required voltage V _DD , and in some circuits the twin voltages of the output voltage V _D2 of element Q ₂ are predetermined. It is not necessary to have the correct operating circuit output I ₂ , except for special voltage states such as the (required) voltage V _DD . For example, in FIG. 5, the steady state input voltage Vin of the UCO 550 CLOCK and after the look-in of the DATA phase is often set equal to half of the supply voltage V _CC . This means that the steady state output voltage of the p-channel FET 540 is also equal to half of the power supply voltage V _CC . In conclusion, if the bias current 600 of FIG. 6 is used to generate at least one of the gate bias voltages V _G1 and V _G2 for the FETs 530, 540 shown in FIG. 5, the differential amplifier U _1. The voltage V _DD required by the correct voltage divider 650 does not need to be directly connected between the input terminal 640 of the terminal and the drain terminals D ₁ and D _{2 of the} FETs 530 and 540. It can be set to be equal to half of the voltage V _CC . Direct non-removal of a connection to an input terminal shown in Figure 6 from 640. The output of the twin operation element Q ₂ operation element Q ₂ of the terminal 660 also adjacent the differential amplifier U ₁ because where the voltage divider (650) Therefore, the input lead 640 of the differential amplifier U ₁ can be made very short by minimizing the risk of undesirable noise connection to the input terminal 640.

차동 증폭기 U₁, 본보기소자 Q₁및 정확한 전압소스(650)는 반도체 기질(602)의 주변 에지 가까이 집적회로 칩상에 함께 형성됨이 바람직하다. 전류기준 엘리먼트(610)는 기질 연결 패드(pad)(615)를 통하여 바이어스 회로(600)에 연결된 외부의 정밀 저항기인 것이 좋다. 외부의 정밀 저항기(610) 반대 끝단은 집적 회로의 전압 전원장치(V_CC)패드(605)에 연결되며, 따라서 정밀 저항기(610)를 통과하는 기준전류 I₀는 I₀=(V_CC-V_DD)/Rex인 것으로 계산되고, 이때 Rex는 외부정밀저항(610)의 저항이다.The differential amplifier U ₁ , example Q _1, and the correct voltage source 650 are preferably formed together on an integrated circuit chip near the peripheral edge of the semiconductor substrate 602. The amperometric element 610 is preferably an external precision resistor connected to the bias circuit 600 via a substrate connection pad 615. The opposite end of the external precision resistor 610 is connected to the voltage supply (V _CC ) pad 605 of the integrated circuit, so that the reference current I ₀ through the precision resistor 610 is _equal to I ₀ = (V _CC -V _DD ) / Rex, where Rex is the resistance of the external precision resistor 610.

제6도의 개념이 이해되면 다수의 변화가 있을 수 있음을 알 수 있다. 만약 쌍동이 동작소자 Q₂가 포화상태에서 동작하고 있다면(제2도) 출력전류 I₂의 크기는 Q₂의 출력단자 출력전압 V_D2에서의 작은 변화에 민감하지 않을 것이다. 본보기 소자 Q₁은 그 특성 곡선(제2도)의 상응하는 포화점(같은 일정한 바이어스 전압수준)에서 동작할 것이다. 본보기 소자의 출력전압 V_D1과 동작소자의 출력전압 V_D2사이의 작은 차이도 각 소자를 통하여 흐르는 정밀출력전류사이의 미소차이를 발생시킬 것이다. 만약 이들 미소차이가 특별한 회로에서 받아들여질 수 있다면 V_D1과 V_D2가 정확히 매치되도록 할 아무런 필요가 없는 것이다. 본보기 소자의 출력전류 I₂는 본보기 소자를 통한 출력전류 I₁과 대략 동일하거나 그 일정한 비율로 만들어진다.If the concept of FIG. 6 is understood, it can be seen that there are a number of changes. If the twin-operating element Q ₂ is operating in saturation (Figure 2), the magnitude of the output current I ₂ will not be sensitive to small changes in the output terminal output voltage V _D2 of Q ₂ . Example element Q ₁ will operate at the corresponding saturation point (same constant bias voltage level) of its characteristic curve (Figure 2). Small difference between the output voltages of the output voltages V _D1 and V _D2 operating elements of the exemplary device would cause a minute gap between precision output current flowing through the respective elements. If these micro differences are acceptable in a particular circuit, there is no need to ensure that V _D1 and V _D2 match exactly. The output current I ₂ of the example element is made approximately equal to or equal to the output current I ₁ through the example element.

제7도는 본보기 n채널 FET Q₁과 쌍동이 n채널 FET Q₂가 이들 각각 특성곡선의 출력전압에 민감하지 않은 포화 영역에서 또는 이들 영역 가까이에서 동작되는 집적회로 칩(700)을 도시한 것이다. 정확히 알려진 저항 Rex를 갖는 외부전류 기준 엘리먼트(610)는 제1 기질접촉 패드(615)를 통하여 칩(700)의 내부 회로구성 소자에 연결된다. 본보기 소자 Q₁을 통한 출력전류 I₁은 키르히호프전류법칙에 의해 전류기준(610)을 통과하는 전류 I₀와 동일할 것이다. Q₁에서의 출력전류 V_D1은 정전 입력보호 패드(618)을 통하여 차동증폭기 U₁의 제1 입력(620)에 연결된다. 차동 증폭기 U₁은 전압 V_D1을 감지하여 이를 요구하는 전압 V_DD(이 경우에는 1.7V)로 세트된다)와 비교하고 바이어스 전압수준 V_B1을 본보기 소자 Q₁의 게이트 단자 G₁로 출력시키어 Q₁의 출력전압 V_D1을 요구되는 전압 V_DD로 구동시키도록 한다. 집적회로 콘덴서 C₁은 불필요한 발진을 막기 위해 Q₁의 게이트 G₁에 연결된다.FIG. 7 shows an integrated circuit chip 700 in which the n-channel FET Q _{2, which} is identical to the example n-channel FET Q ₁ , is operated in or near a saturation region where each of them is not sensitive to the output voltage of the characteristic curve. An external current reference element 610 with exactly known resistance Rex is connected to the internal circuitry element of chip 700 via first substrate contact pad 615. The output current I ₁ through the example element Q ₁ will be equal to the current I ₀ passing through the current reference 610 by Kirchhoff current law. The output current V _D1 at Q ₁ is connected to the first input 620 of the differential amplifier U ₁ through an electrostatic input protection pad 618. The differential amplifier U ₁ senses the voltage V _D1 and compares it to the required voltage V _DD (in this case is set to 1.7 V) and outputs the bias voltage level V _B1 to the gate terminal G ₁ of the exemplary element Q ₁ and Q. Drive the output voltage V _D1 of ₁ to the required voltage V _DD . The integrated circuit capacitor C ₁ is connected to the gate G ₁ of Q ₁ to prevent unnecessary oscillation.

바이어스 전압수준 V_B1은 쌍동 동작소자, Q₂의 제2게이트 G₂에 또한 연결된다. 쌍동이 소자 Q₂는 본보기 소자 Q₁에서와 같은 바이어스 곡선 V_GS=V_B1을 따라 동작할 것이다.The bias voltage level V _B1 is also connected to the second gate G ₂ of the twin operating element Q ₂ . Twin device Q ₂ will operate along the same bias curve V _GS = V _B1 as in example device Q ₁ .

일반적으로 능동소자의 출력전류 I_D(제2도)는 포화상태 또는 포화에 가까운 상태에서 출력전압 V_D에 관계하여 거의 변화하지 않기 때문에 Q₂를 통한 출력전류 I₂는 특정 허용오차내에서 본보기 소자 Q₁을 통하여 흐르는 출력전류 I₁과 거의 같거나 일정한 비율의 크기인 것으로 결정가능한 것이다. 본보기 소자 Q₁은 도시된 IC(700)에서 104/3의 너비/길이 크기를 갖는다. 쌍동이 n채널 소자 Q₂는 16/3의 크기를 갖는다. 따라서 쌍동이 소자 Q₂를 통한 전류는 대략 I₂=I₁/6.5가 될 것이다.In general, since the output current I _D of the active element (FIG. 2) hardly changes in relation to the output voltage V _D in the saturated state or near the saturation state, the output current I ₂ through Q ₂ is an example within a specific tolerance. It can be determined that the output current I ₁ flowing through the element Q ₁ is approximately equal to or constant in magnitude. Example element Q ₁ has a width / length size of 104/3 in the illustrated IC 700. The twin n-channel element Q ₂ has a size of 16/3. Thus, the current through the twin element Q ₂ will be approximately I ₂ = I _{1 /} 6.5.

p채널 FET Q₃는 제7도에서 n채널 쌍동이 소자 Q₂에 직렬로 연결된다. 비록 Q₃가 Q₂및 Q₁과 유사하지 않다 하더라도 출력전류 I₃는 키르히호프 전류법칙에 의해 Q₂의 출력전류 I₂와 실제 갚아지도록 된다. Q₃의 게이트 전압을 게이트 단자 G₃를 드레인 단자 D₃에 연결하므로써 그 출력전류 I₃에 적합하도록 자동조절된다. 동 게이트 전압 V_GS는 절반크기의 p채널 소자 Q₄의 게이트에 적용된다.The p-channel FET Q ₃ is connected in series with the n-channel twin to element Q ₂ in FIG. Although Q ₃ is not similar to Q ₂ and Q ₁ , the output current I ₃ is actually returned by the Kirchhoff current law with the output current I ₂ of Q ₂ . The gate voltage of Q ₃ is automatically adjusted to suit the output current I ₃ by connecting the gate terminal G ₃ to the drain terminal D ₃ . The gate voltage V _GS is applied to the gate of the half-size p-channel device Q ₄ .

1₄=1₂/2인 Q₄를 통하여 흐르는 전류는 차동 증폭기 U₇₀₁를 통하여 n채널 FET Q₅을 출력으로 반영된다. 차동 증폭기 U₇₀₁가 균형이 맞추어진 때 즉 입력 패드(720)와 정전 보호 패드(718)를 통하여 그 입력(702)중 하나에 연결된 입력전압 V_in이 내부에 제공된 기준전압 V_REF=2.5V와 같은 때 p채널 소자 Q₄에 의해 공급되는 전류 I₄는 U₇₀₁의 반사영상 대칭절반을 통해 대칭하여 쪼개어진다. 전류 I₄의 절반은 U₇₀₁의 오른쪽에서 n채널 소자(707)을 통하여 흐르며, 다른 절반은 증폭기 U₇₀₁의 왼쪽에서 제2 의 n채널 소자(705)를 통과하여 흐른다.1 ₄ = 1 _2/2 of the current flowing through Q ₄ are reflected in the n-channel FET Q ₅ to the output via a differential amplifier U _701. When the differential amplifier U ₇₀₁ is balanced, that is, the input voltage V _in connected to one of its inputs 702 via the input pad 720 and the electrostatic protection pad 718 is provided with a reference voltage V _REF = 2.5V provided therein. At the same time, the current I ₄ supplied by the p-channel element Q ₄ is split symmetrically through the half mirror symmetry of U ₇₀₁ . Half of the current I ₄ flows through the n-channel element 707 on the right side of U ₇₀₁ and the other half flows through the second n-channel element 705 on the left side of amplifier U ₇₀₁ .

오른쪽 n채널 소자(707)의 게이트는 그 자신의 드레인에 연결되어 거기에서의 전압 V_G5자신이 전류 1₄/2에 순응되어지도록 된다. 자동조절된 게이트 전압 V_G5는 맞은편 왼쪽 n채널 FET(705)의 게이트에 적용된다. n채널 출력 FET Q₅의 게이트는 왼쪽 n채널 FET(705)의 드레인에 가로 질러 연결되어 거기에서 반사 게이트 전압 V_G5를 발생시키도록 하며 Q₅를 통한 출력전류 I_ADJR가 소자의 기하학적 구조(너비/길이 크기)에 기초하여 결정될 수 있도록 한다. 전류조절 패드(725)는 Q₅의 드레인에 연결된다. 패드(725)는 예를들어 출력전류 I_ADJ와 크기에 따라 입력전압 V_in을 변경시키는 전류/전압 피이드백 시스템(730)에 연결될 수 있다(V_in은 I_ADJ의 함수 ; V_in=f(I_ADJ)이다). 이같은 전류/전압 변환 시스템(730)의 한 예가 앞서 설명된 제4도 및 5 도에 도시된 바의 전하가산 콘덴서이다. 패드(720)에서의 입력전압 V_in가 V_REF=2.5V 이상으로 상승하는 때 보다 적은 전류가 증폭기 U₇₀₁의 오른쪽 FET(707)을 통하여 흐를 것이며 ; 보다 많은 전류가 왼쪽 FET(705)내로 반영될 것이다. 결과적으로 오른쪽 n채널 FET(707)의 드레인 전압 V_G5는 떨어질 것이다. 왼쪽 FET(705)를 가로지른 반사 전압 V_G5는 결과적으로 상승하게 되어 Q₅를 통과하는 전류 I_ADJ에서의 증가를 일으킬 것이다.The gate of the right n-channel device 707 is connected to its own drain voltage V is such that there is _G5 their compliance with the current _14/2. The automatically regulated gate voltage V _G5 is applied to the gate of the opposite left n-channel FET 705. The gate of the n-channel output FET Q ₅ is connected across the drain of the left n-channel FET 705 to generate a reflected gate voltage V _G5 , where the output current I _ADJ R through Q ₅ is the geometry of the device ( Width / length size). Current regulating pad 725 is connected to the drain of Q ₅ . The pad 725 may be connected to a current / voltage feedback system 730 that changes the input voltage V _in according to the output current I _ADJ and magnitude, for example (V _in is a function of I _ADJ ; V _in = f ( I _ADJ ). One example of such a current / voltage conversion system 730 is the charge adding capacitor as shown in FIGS. 4 and 5 described above. Less current will flow through the right FET 707 of amplifier U ₇₀₁ when the input voltage V _in at the pad 720 rises above V _REF = 2.5V; More current will be reflected into the left FET 705. As a result, the drain voltage V _G5 of the right n-channel FET 707 will drop. The reflected voltage V _G5 across the left FET 705 will eventually rise, causing an increase in the current I _ADJ through Q ₅ .

반대로 V_in이 2.5V이하로 떨어지는 때 Q₅를 통과하는 전류 I_ADJ는 반대의 사건 연속으로 감소할 것이다. V_in=2.5V인때 Q₅를 통과하는 출력전류는 V_G5'=V_G5이고 오른쪽 FET(707)을 통과하는 전류가 출력 FET Q₅로 반사되기 때문에 I_ADJ=(40/10)·(3/16)·1₄/2이 될 것이다. 이같은 전류는 제4도 및 5도의 C₁과 같은 전하축적 콘덴서의 전압을 정확히 조절하도록 사용될 수 있다.Conversely, when V _in falls below 2.5 V, the current I _ADJ through Q ₅ will decrease in the opposite sequence of events. When V _in = 2.5 V, the output current through Q ₅ is V _{G5 '} = V _G5 and the current through right FET 707 is reflected to output FET Q ₅ , so that I _ADJ = (40/10) · ( 3/16), 1 will be _4/2. This current can be used to precisely regulate the voltage of the charge storage capacitor, such as C _{1 in} FIGS. 4 and 5.

두 실시예(800)가 제8도에 도시되어 있다. 유사하지 않은 능동소자 Q₃는 본보기 소자 Q₁의 쌍동이 소자 Q₂와 직렬로 놓여진다. 개방된 원은 제3 능동소자 Q₃의 게이트 G₃에서 한쌍의 다른 두 능동소자 Q₁및 Q₂가 아님을 표시하는 것으로 되어 있다. Q₃가 Q₂와 직렬로 연결되어 있기 때문에 Q₃의 출력전류 I₃는 제2소자 Q₂의 출력전류와 동일할 것이다.Two embodiments 800 are shown in FIG. The dissimilar active element Q ₃ is placed in series with the element Q ₂ with the twin of the example element Q ₁ . The open circle is supposed to indicate that the gate G ₃ of the third active element Q ₃ is not a pair of the other two active elements Q ₁ and Q ₂ . Since Q ₃ is connected in series with Q ₂ , the output current I ₃ of Q ₃ will be equal to the output current of the second element Q ₂ .

차동증폭기 U₃는 유사하지 않은 소자 Q₃의 게이트 G₃에 연결되어 요구되는 전압 V_DD와 같아지도록 Q₂의 출력전압 V_D2을 구동하도록 한다. Q₂의 출력전압 V_D2는 본보기 소자 Q₁의 출력전압 V_D1과 같은 것으로 알고 있기 때문에 쌍동이 소자 Q₂의 출력전류 I₂는 Q₁및 Q₂가 포화상태에 있던지 아니면 출력전류가 출력전압변화에 민감한 불포화 수준에서 동작하고 있던지에 관계없이 Q₁출력전류 I₁의 일정한 비율크기(I₂=W₂/L₂·L₁/W₁·I₁)가 될 것이다. 유사하지 않은 소자 Q₃의 출력전압 V_D3는 전압 V_CC및 V_D2가 알려져 있기 때문에 알려지게 될 것이다. 유사하지 않은 소자 Q₃의 게이트 G₃에서 발전된 바이어스 전압 V_B3는 정확히 Q₃의 쌍응 구동시키기 위해 필요한 전압으로 Q₃쌍의 각 출력전압이 V_D3와 같아지는 때 전류 I₃의 일정한 비율크기를 발생시키도록 한다. 요구되는 전압 V_DD는 V_D2-V_D3이도록 정확히 V_CC의 절반이도록 만들어지는 것이 좋다.Differential amplifier U ₃ is connected to gate G ₃ of dissimilar device Q ₃ to drive output voltage V _D2 of Q ₂ to be equal to the required voltage V _DD . The output voltage V _D2 of the Q ₂ is because we know that as an example the device output voltage V _D1 of Q ₁ is a twin element Q ₂ of the output current I ₂ or on the Q ₁ and Q ₂ is saturated or the output current, the output voltage change Irrespective of whether or not it is operating at a desaturation level that is sensitive to Q1, it will be a constant proportional size (I ₂ = W ₂ / L ₂ · L ₁ / W ₁ · I ₁ ) of Q ₁ output current I ₁ . The dissimilar device Q ₃ output voltage V _D3 will be known because the voltages V _CC and V _D2 are known. Developed bias voltage at the gate G ₃ of the dissimilar elements Q ₃ V _B3 is a constant rate the magnitude of the current I ₃ when exactly the voltage required for the Q ₃ driving ssangeung that each output voltage of Q ₃ pair is equal to the V _D3 To be generated. It is recommended that the required voltage V _DD be made exactly half of V _{CC such} that V _D2 -V _D3 .

제5도 및 제8도에서, Q₃가 한쌍의 p채널 FET(530)이고, Q₂가 한쌍의 n채널 FET(540)인 경우 Q₃및 Q₂의 게이트에서 발전된 각각의 게이트 전압 V_B3및 V_B1이 제5도에서 V_G1=V_B3및 V_G2=V_B1로 세트시키므로써 상보의 FET(530) 및 FET(540)의 게이트를 바이어스 하도록 사용될 수 있음이 분명하다. 그와 같은 경우에, 위상고정(phase-locking) 시스템(500)에서 상보 FET(530 및 540)에 의해 제공되는 싱크 및 소스전류는 V_in=V_DD인 때 동일한 것이다. 전하 가산 콘덴서 C₁의 출력은 소스전류가 싱크전류와 동일한 것이기 때문에 일단 CLOCK 신호가 DATA 신호와 동위상으로 고정되기만 하면 전압이 V_in=V_DD인 것으로 남아 있게 될 것이다.In the fifth degree and 8 degree, Q ₃ has a pair of p-channel FET (530) and, Q ₂ is a pair of n-channel FET (540) in case Q ₃ and each gate voltage developed at the gate of Q ₂ V _B3 And V _B1 can be used to bias the gates of the complementary FETs 530 and FET 540 by setting V _G1 = V _B3 and V _G2 = V _B1 in FIG. 5. In such a case, the sink and source current provided by the complementary FETs 530 and 540 in the phase-locking system 500 are the same when V _in = V _DD . Since the output of the charge adding capacitor C ₁ is the same as the sink current, the voltage will remain at V _in = V _DD once the CLOCK signal is fixed in phase with the DATA signal.

제8도만을 다시 보게되면, 두 실시예(800)의 오른쪽 레그 L₂는 왼쪽 레그 L₁의 상하가 뒤바뀐 것에 불과한 것으로 쌍동이 능동소자 Q₂가 전류기준 엘리먼트(610)를 대신하여 대체되었다. Q₁및 Q₃모두에 유사하지 않은 집적회로 칩에서의 추가 소자를 위한 바이어스 전압을 발생시키기 위해 이같은 배열이 반복될 수 있음은 이해가 될 것이다. 앞서 비록 간단히 언급하기는 하였으나 차동증폭기 U₁및 U₃는 비교적 높은 입력 임피던스를 갖도록 형성됨으로써 각 레그 L₁및 L₂에서의 일련의 전류관계 I₁=I₀및 I₃=I₂가 증폭기 U₁및 U₃의 입력 임피던스에 의해 영향을 받지 않도록 되어야 한다.Referring again to FIG. 8, the right leg L ₂ of the two embodiments 800 is merely the upside down of the left leg L ₁ , and a twin active element Q ₂ has been replaced in place of the current reference element 610. It will be appreciated that this arrangement may be repeated to generate bias voltages for additional devices in integrated circuit chips that are not similar to both Q ₁ and Q ₃ . Although briefly mentioned earlier, the differential amplifiers U ₁ and U ₃ are formed with relatively high input impedances, so that the series of current relationships I ₁ = I ₀ and I ₃ = I ₂ at each of the legs L ₁ and L ₂ is _equal to the amplifier U. _It shall not be affected by the input impedance of ₁ and U ₃ .

제9도에서, 제2의 쌍동이 소자 Q₄는 유사하지 않은 소자 Q₃의 출력전류 I₃를 증가시키기 위해 Q₂와는 병렬로 조절할 수 있도록 연결된다. 이들 스위치가 패쇄된 차동증폭기 U₃의 출력 V_B3는 증가된 소자전류 I₃를 수용하도록 변화된다. 이같은 증가는 제9도에 도시된 회로의 제3 레그 L₃내에 반영된다. 새로운 바이어스 신호 V_B6는 제3 차동증폭기 U₆와 능동소자 Q₆로 이루어진 피드백 루우프에 의해 발생된다.In FIG. 9, the second twin device Q ₄ is connected so that it can be adjusted in parallel with Q ₂ to increase the output current I ₃ of the dissimilar device Q ₃ . The output V _B3 of the differential amplifier U ₃ with these switches closed is changed to accommodate the increased device current I ₃ . This increase is reflected in the third leg L ₃ of the circuit shown in FIG. The new bias signal V _B6 is generated by a feedback loop consisting of the third differential amplifier U ₆ and the active element Q ₆ .

V_B6및 V_B3는 각각 쌍동이 소자 Q₈(n채널) 및 Q₇(p채널)의 게이트내로 공급되어 매치된 싱크 및 소스전류 I₆및 I₅를 발생시키도록 한다. 시스템 이득은 소자 Q₇및 Q₈의 출력전류를 증가시키기 위해 단순히 이득 스위츠를 작동시키므로서 저이득 모드로부터 고이득 모드로 전환될 수 있다. I_5'및 I_6'는 이들 어느 모드에서도 정확히 매치된 상태로 남아 있을 것이다.V _B6 and V _B3 are respectively fed into the gates of devices Q ₈ (n-channel) and Q ₇ (p-channel) to generate matched sink and source currents I ₆ and I ₅ . The system gain can be switched from low gain mode to high gain mode by simply operating the gain switch to increase the output current of devices Q ₇ and Q ₈ . I _{5 '} and I _6' will remain exactly matched in either of these modes.

제6, 8도 및 9도에서 차동증폭기 U₁, U₃및 U₆의 목적은 출력전압 V_D가 요구되는 전압 V_DD와 같아지도록 능동소자의 출력전압 V_D를 구동하는 것이다. 제10도는 이같은 목적으로 발명된 특수 증폭기 U^*를 도시한 것이다. 이같은 특수 증폭기 U^*는 본 명세서에서 자기 반사(Self-feflecting)증폭기로 언급된다. 자기 반사 증폭기 U^*상기에서 설명된 바의 정밀 바이어스 회로의 개념을 사용하여 제1 전류 I₁₀가 조절할 수 있도록 통과되는 하나의 전류기준 레그 L₁₀를 포함한다. 즉, 바이어스 전압 V_B1이 기준 레그 L₁₀에서 n채널 소자 Q₁₀에 가해져 제1 전류의 크기를 발생시키도록 한다.Sixth, Figure 8 and 9 The purpose of FIG differential amplifier U _1, U ₃ and U ₆ are in to be equal to the voltage V _DD is required, the output voltage V _D to drive the output voltage V _D of the active device. 10 shows a special amplifier U ^* invented for this purpose. Such a special amplifier U ^* is referred to herein as a self-feflecting amplifier. The magnetic reflection amplifier U ^* includes one current reference leg L ₁₀ which is passed through so that the first current I ₁₀ can be adjusted using the concept of a precision bias circuit as described above. That is, the bias voltage V _B1 is applied to the n-channel element Q ₁₀ in the reference leg L ₁₀ to generate the magnitude of the first current.

동 전류 I₁₀는 기준 레그 L₁₀에서의 두 p채널 소자 Q₁₁및 Q₁₂를 통하여 흐른다. Q₁₂게이트는 요구되는 전압 V_DD에 연결된다. Q₁₂의 게이트는 Q₁₀의 드레인에 연결되어 전류 I₁₀이 Q₁₂를 통과하도록 하기 위해 필요한 자동조절 게이트 전압 V_BP를 발생시키도록 한다. 자동조절 게이트 전압 V_BP는 차동증폭기 U^*의 두 대칭 레그 L₂₀및 L₃₀에 의해 분배되는 또 다른 p채널 소자 Q₂₂로 가져가진다. 설명을 간단히 하기 위한 목적으로 I₁₀의 두배 크기에 해당하는 전류 I₂₂가 맨 위 소자인 Q₂₂를 통과하도록 Q₂₂가 두배의 크기를 갖는 것이다. 가정한다. 전류 I₂₂는 각각이 I₁₀과 같은 두개의 스트립 I₂₀및 I₃₀로 갈라진다. 이들 두 스트립 I₂₀및 I₃₀은 증폭기 U₈의 대칭 레그부 L₂₀, L₃₀를 통과한다. 왼쪽 레그 L₂₀에서의 p채널 FET Q₂₁은 오른쪽 쌍동이소자 Q₃₁의 본보기이며 또한 좌측하단 n채널 FET Q₂₀는 우측 하단 소자 Q₃₀의 본보기인 것으로 대칭이 발생한다. 대칭 레그 L₂₀및 L₃₀(Q₂₀는 두 레그에 의해 공유된다) 각각은 제1레그 L₁₀의 거울상이다. 즉, Q₂₂는 한쌍의 Q₁₂이며, Q₁₁은 한쌍의 Q₂₁및 Q₃₁이고, Q₁₀은 한쌍의 Q₂₀, Q₃₀이다.The copper current I ₁₀ flows through two p-channel elements Q ₁₁ and Q ₁₂ at the reference leg L ₁₀ . The Q ₁₂ gate is connected to the required voltage V _DD . The gate of Q ₁₂ is connected to the drain of Q ₁₀ to generate the self-regulating gate voltage V _BP required to allow current I ₁₀ to pass through Q ₁₂ . The self-regulating gate voltage V _BP is taken to another p-channel device Q ₂₂ which is divided by the two symmetrical legs L ₂₀ and L ₃₀ of the differential amplifier U ^* . For simplicity, Q ₂₂ is doubled so that current I _{22, which} is twice the size of I ₁₀ , passes through Q ₂₂ , the top element. Assume The current I ₂₂ is split into two strips I ₂₀ and I ₃₀ , each equal to I ₁₀ . These two strips I ₂₀ and I ₃₀ pass through the symmetrical legs L ₂₀ , L ₃₀ of the amplifier U ₈ . The p-channel FET Q ₂₁ in the left leg L ₂₀ is an example of the right dipole element Q ₃₁ and the lower left n-channel FET Q ₂₀ is an example of the lower right element Q ₃₀ . Each of the symmetric legs L ₂₀ and L ₃₀ (Q ₂₀ is shared by both legs) is a mirror image of the first leg L ₁₀ . That is, Q ₂₂ is a pair of Q ₁₂ , Q ₁₁ is a pair of Q ₂₁ and Q ₃₁ , and Q ₁₀ is a pair of Q ₂₀ , Q ₃₀ .

Q₂₁및 Q₃₁의 게이트 전압사이의 불균형은 결국 전류 스트립 I₂₀및 I₃₀의 반 균형조절(counterbalancing adjustment)을 초래할 것이다. 전류 조절 능동소자 Q₄₀은 Q₃₁의 게이트와 Q₂₀의 드레인에 가로질러 연결된다. Q₄₀은 한 쌍의 Q₁₀, Q₂₀및 Q₃₀인 것으로, Q₄₀의 드레인은 Q₃₁의 게이트에서 전압 V_in=f(I₄₀)을 발생시키는 피이드백 시스템(730)을 통하여 Q₃₁에 연결되거나, 도면에서 점선으로 표시된 것과 같이 Q₃₁의 게이트에서의 전압 V_in이 전류제어 소자 Q₄₀의 출력전압 V_D40과 같아지게될 Q₃₁의 게이트에서의 전압 V_in=f(I₄₀)을 발생시키는 피이드백 시스템(730)을 통하여 Q₃₁에 연결될 수도 있다. 만약 Q₃₁의 게이트 전압 V_in이 Q₂₁의 게이트 전압이하도록 변화되면 보다 많은 전류가 오른쪽 소자 Q₃₁을 통하여 흐를 것이다.The imbalance between the gate voltages of Q ₂₁ and Q ₃₁ will eventually result in a counterbalancing adjustment of current strips I ₂₀ and I ₃₀ . The current regulating active element Q ₄₀ is connected across the gate of Q ₃₁ and the drain of Q ₂₀ . Q ₄₀ is a pair of Q _10, Q ₂₀ and Q ₃₀ in that, Q ₃₁ through the feedback system 730 to the drain of Q ₄₀ generates a voltage V _in = f (I ₄₀₎ in the Q ₃₁ gate a connection or, as shown in the figure by a broken line the voltage at the Q ₃₁ gate V _in the voltage at the gate of Q ₃₁ that will be equal to the output voltage V _D40 of the current control element _{Q 40 V in = f (I} 40) It may be connected to Q ₃₁ via a generating feedback system 730. If the gate voltage V _in of Q ₃₁ is changed to be equal to the gate voltage of Q ₂₁ , more current will flow through the right element Q ₃₁ .

상보의 왼쪽 대칭 레그 L₂₀을 통하여는 상응하는 전류흐름 I₂₈의 감소가 발생될 것이다. I₃₀의 오른쪽 전류흐름의 증가는 Q₃₀의 드레인 전압을 상승시킬 것이며 Q₂₀의 드레인 전압 V_G40에서는 상응하는 하향이동이 발생될 것이다. V_G40의 이같은 하향이동은 Q₄₀의 게이트에 연결되어 결국 Q₄₀에 보다 적은 전류가 흐르도록 할 것이다. Q₄₀의 드레인은 V_in이 V_DD에 매치되기 위해 상승하도록(V_in＜V_DD인 경우) Q₃의 게이트에 연결된다. 만약 V_in인 V_DD보다 크다면 반대의 경우가 발생할 것이다.Through the left symmetrical leg L ₂₀ of the complement, a corresponding decrease in current flow I ₂₈ will occur. Increasing the current flow to the right of I ₃₀ will raise the drain voltage of Q ₃₀ and a corresponding _downshift will occur at the drain voltage V _G40 of Q ₂₀ . Such downward movement of the V _G40 is coupled to the Q gate ₄₀ will be to the end, less current flows to Q _40. The drain of Q ₄₀ is allowed to increase to be matched to the V _in the V _DD (V _in the case of <V _DD) is connected to the gate of Q _3. If V _in is greater than V _DD , the opposite will occur.

Q₄₀의 드레인이 Q₃₁의 게이트에 직접 연결된 경우에는 전류제어 소자 Q₄₀의 출력전압 V_D40이 Q₂₁의 게이트 전압 V_DD와 같아지도록 될 것이며, Q₄₀의 게이트 전압 V_G40은 U^*가 균형된 조건에서 Q₃₀의 게이트 전압 V_G30와 같아질 것이다. 오른쪽 대칭 레그 L₃₀가 이같은 조건에서 기준 레그 L₁₀의 거의 거울상이기 때문에 (V_G30는 V_B1과 거의 동일할 것이다) Q₁₀을 통과하는 전류 I₃₀는 기준 레그 L₃₀을 통과하는 전류 I₃₀와 거의 같아질 것이다. I₃₀는 전류반사(current mirroring) 원리에 의해 Q₄₀로 반영되므로 I₄₀또한 I₁₀과 거의 같아지게 된다.If the drain of Q ₄₀ is directly connected to the gate of Q ₃₁ , the output voltage V _D40 of the current control element Q ₄₀ will be equal to the gate voltage V _DD of Q ₂₁ , and the gate voltage V _G40 of Q ₄₀ is U ^* balanced. In this condition, it will be equal to the gate voltage V _G30 of Q ₃₀ . Right symmetrical legs because L ₃₀ a is substantially a mirror image of the reference leg L ₁₀ in such a condition (V _G30 is V _B1, and will be substantially the same), the current through Q ₁₀ I ₃₀ is the reference leg a current I ₃₀ flowing through the L ₃₀ and It will be about the same. Since I ₃₀ is reflected as Q ₄₀ by the current mirroring principle, I _{40 is} also approximately equal to I ₁₀ .

제7도에서는 유사한 원리가 칩 700의 증폭기 U₇₀₁에서 사용될 수 있음을 알 수 있다. U^*는 V₇₀₁이 Q₁을 가로 질러 강제된 1.7V 기준전압으로 동작하는데 반해 요구되는 전압 V_DD가 기준레그 L₁₀에서 모사되는 사실에서 V₇₀₁과는 다르다. U^*증폭기(제10도)의 장점은 각 거울상 대칭 레그 L₂₀, L₃₀가 Vin을 V_DD로 균형을 이루도록 할 뿐만아니라 레그 L₁₀을 통과하는 정밀전류 I₁₀가 Q₄₀이 Q₁₀, Q₂₀및 Q₃₀와 정확한 거울상 대칭이며 Q₂₂는 Q₁₂와 정확한 거울상 대칭이고 더구나 Q₂₁-Q₃₁이 Q₁₁과 정확한 거울상 대칭을 이루기 때문에 Q₄₀을 통과하여 보다 정확히 재현하도록 하는 것이다. 이는 오른쪽 레그 L₃₀로 I₁₀전류가 보다 정확하게 거울반사(current miroring)되도록 한다. 즉, 제10도의 전류는 Q₂₂가 전류정밀(current precision)을 위해 포화상태일 것에 의존할 필요가 없으며, Q₂₂가 Q₁₂(Q₁₂의 출력전압은 Q₂₂을 가로질러 반사된다)에 정확한 거울상 대칭이어서 V_BP가 I₂₂이 I₁₀의 일정한 비율 크기이도록 하는 사실에 의존할 수 있다.In figure 7, it can be seen that a similar principle can be used in the amplifier U ₇₀₁ of the chip 700. U ^* differs from V ₇₀₁ in that the required voltage V _DD is simulated in reference leg L ₁₀ , while V ₇₀₁ operates with a forced 1.7 V reference across Q ₁ . U ^* amplifier (claim 10 degrees) advantage is each a mirror image symmetry leg L _20, precision current I ₁₀ is Q ₄₀ are Q ₁₀ to L ₃₀ pass through the legs L ₁₀ as well as to balance the Vin to V _DD, the Q ₂₀ and Q ₃₀ are exactly mirror symmetrical, Q ₂₂ is exactly mirror mirror symmetrical with Q _12, and Q ₂₁ -Q ₃₁ is exactly mirror mirror symmetric with Q ₁₁ , so that Q ₄₀ is more accurately reproduced. This allows the I ₁₀ current to be more accurately mirrored with the right leg L ₃₀ . That is, the current in FIG. 10 does not need to depend on Q ₂₂ being saturated for current precision, and Q ₂₂ is accurate to Q ₁₂ (the output voltage of Q ₁₂ is reflected across Q ₂₂ ). It may be mirror symmetry, depending on the fact that V _BP causes I ₂₂ to be a constant proportional magnitude of I ₁₀ .

V_D40이 V_DD와 균형을 이루는 때 V_D40을 통하여 흐르는 부하전류 I_LOAD=I₄₀는 기준전류 I₁₀의 일정한 비율 크기로 될 것이다. 제9도에서 자기반사 증폭기 U^*는 증폭기 U₃와 U₆을 대신하여 대체될 수 있다. 통상의 차동 증폭기는 자기반사(self-reflecting) 증폭기 U^*의 제1레그 L₁₀에서 전류 I₁₀을 제어하는 전압 V_B1을 발생시키도록 U₁을 위해 사용됨이 바람직하다.When V _D40 is balanced with V _DD , the load current I _LOAD = I ₄₀ flowing through V _D40 will be a constant proportional to the reference current I ₁₀ . In FIG. 9 the magnetic reflection amplifier U ^* can be replaced in place of the amplifiers U ₃ and U ₆ . A conventional differential amplifier is preferably used for U ₁ to generate a voltage V _B1 that controls the current I ₁₀ in the first leg L ₁₀ of the self-reflecting amplifier U ^* .

다수의 변화가 상기에서 설명된 바 있으나 본 기술분야에 숙련된 자라면 추가의 다른 실시예가 있을 수 있음을 알 것이다. 따라서, 본 발명의 범위는 상기 설명된 특정 실시예로만 제한되지 않으면 첨부된 청구범위 및 그와 동등한 것으로 한정될 것이다.While many variations have been described above, those skilled in the art will recognize that there may be further alternative embodiments. Accordingly, the scope of the present invention will be limited to the appended claims and equivalents thereof unless limited only to the specific embodiments described above.

Claims (12)

동작소자의 제1 및 제2출력단자를 통하여 흐르는 전류의 크기를 제어하기 위해 한 집적회로내에서 동작하는 한 능동회로의 제1게이트에 적용될 수 있는 기준 바이어스 수준(basing level)을 발생시키기 위한 바이어스 회로에 있어서, 동작 소자와 함께 집적회로내에 구성요소로서 동작소자와 거의 동일하도록 하여 형성되며 제2게이트 단자와 제3 및 제4출력단자를 포함하는 본보기 능동소자, 본보기 소자의 제3 및 제4출력단자와 직렬로 연결되어 본보기 소자를 통하여 제1 크기의 기준전류를 제공하도록 하고, 기준전류가 본보가 소자의 제3 및 제4출력단자를 가로질러 출력전압을 발생시키는 전류기준수단(current reference means) 요구되는 전압을 발생시키기 위한 전압소스수단(voltage souerce means), 제3 및 제4출력단자를 가로질러 발달된 출력전압을 감지하고, 감지된 전압을 요구된 전압과 비교하며, 그리고 바이어스 수준을 본보기 소자의 제2게이트로 공급하여 본보기 소자의 출력전압을 요구되는 전압으로 구동시키도록 하기 위한 제어수단, 그리고 제2게이트에서의 바이어스 수준 두배를 동작소자의 제1게이트로 공급하도록 하여 본보기 소자의 출력전압과 유사한 동작전압이 동작소자의 제1 및 제2출력단자를 가로질러 발달되는 때 제3 및 제4게이트를 통하여 흐르는 동작전류의 크기가 기준전류의 일정비율 크기인 조건을 발생시키도록 하기 위한 결합수단(coupling means means)을 포함함을 특징으로 하는 바이어스 회로(biasing circuit).A bias for generating a basing bias level applicable to the first gate of an active circuit operating in an integrated circuit to control the magnitude of current flowing through the first and second output terminals of the operating element. A circuit comprising: an example active element comprising a second gate terminal and third and fourth output terminals, the third active element being formed to be substantially the same as the operating element as a component in an integrated circuit together with the operating element; A current reference means connected in series with the output terminal to provide a reference current of a first magnitude through the example element, wherein the reference current generates an output voltage across the third and fourth output terminals of the element. means for sensing and reducing the voltage source means for generating the required voltage, the developed output voltage across the third and fourth output terminals. A control means for comparing the rated voltage to the required voltage and supplying the bias level to the second gate of the example element to drive the output voltage of the example element to the required voltage, and twice the bias level at the second gate. Of the operating current flowing through the third and fourth gates when an operating voltage similar to the output voltage of the exemplary element is developed across the first and second output terminals of the operating element by supplying the first gate of the operating element. A biasing circuit comprising a coupling means means for generating a condition in which is a constant proportional magnitude of the reference current. 제1항에 있어서, 본보기 소자와 동작소자 각각이 전계효과 트랜지스터(FET)를 포함함을 특징으로 하는 바이어스 회로.2. A bias circuit according to claim 1, wherein each of the exemplary element and the operating element comprises a field effect transistor (FET). 제1항에 있어서, 전류기준 수단이 미리 선택된 허용오차 범위내 저항을 갖는 저항기를 포함함을 특징으로 하는 바이어스 회로.2. A bias circuit according to claim 1, wherein the current reference means comprises a resistor having a resistance within a preselected tolerance range. 제1항에 있어서, 전류기준수단이 집적회로내에 구성요로소서 형성되며 집적회로의 외부에 위치한 위치한 전류기준 엘리먼트에 연결되도록 적용된느 연결패드를 포함함을 특징으로 하는 바이어스 회로.2. A bias circuit according to claim 1, wherein the current reference means comprise connection pads formed in the integrated circuit and adapted to be connected to a current reference element located outside of the integrated circuit. 제1 항에 있어서, 전압소스수단이 집적회로내에서 구성요소로서 형성된 전압 디바이더를 포함함을 특징으로 하는 바이어스 회로.2. A bias circuit according to claim 1, wherein the voltage source means comprises a voltage divider formed as a component in an integrated circuit. 제1항에 있어서, 제어수단이 본보기 소자의 출력전압과 요구되는 전압사이의 차이를 탐지하기 위한 제1 및 제2입력단자를 갖는 차동 증폭기를 포함하며, 제1입력단자가 본보기 소자의 제3출력단자에 결합되고, 제2입력단자가 요구된 전압을 공급받으며, 차동 증폭기가 바이어스 수준을 본보기 소자로 공급하기 위해 본보기 소자의 제2게이트에 연결된 바이어스 출력을 더욱더 가짐을 특징으로 하는 바이어스 회로.2. The device of claim 1, wherein the control means comprises a differential amplifier having first and second input terminals for detecting a difference between the output voltage of the example element and the required voltage, wherein the first input terminal is a third of the example element. A bias circuit coupled to the output terminal, the second input terminal being supplied with the required voltage, and the differential amplifier further having a bias output coupled to the second gate of the example element to supply a bias level to the example element. 제1항에 있어서, 결합수단이 제1지속시간 동안 동작소자로 배가 바이어스 수준을 공급하기 위한 스위칭 수단을 포함함을 특징으로 하는 바이어스 회로.2. A bias circuit according to claim 1, wherein the coupling means comprises switching means for supplying a double bias level to the operating element for a first duration. 제1항에 있어서, 본보기 소자 및 동작소자와 거의 동일하지 않은 비유사 능동소자를 더욱더 포함하며, 동작소자를 통하여 흐르는 동작전류의 일정비율부분이 비유사 소자를 통해 흐르도록 비유사 소자와 직렬로 연결됨을 특징으로 하는 바이어스 회로.The device of claim 1, further comprising a dissimilar active element that is substantially the same as the example element and the operating element, wherein the portion of the operating current flowing through the operating element flows through the dissimilar element in series with the dissimilar element. A bias circuit, characterized in that connected. 제1항에 있어서, 동작소자의 동작전압이 본보기 소자의 출력전압과 같아지도록 하기 위해 동작소자에 연결된 동작전압 제어수단을 더욱더 포함함을 특징으로 하는 바이어스 전류.2. The bias current of claim 1, further comprising an operating voltage control means connected to the operating element so that the operating voltage of the operating element is equal to the output voltage of the exemplary element. 제9항에 있어서, 동작전압 제어수단이 본보기 소자 및 동작소자와는 거의 동일하지 않고, 제 3게이트단자와 제5 및 제6출력단자를 가지며, 동작전류의 일정비율 부분이 비유사 소자를 통해 흐르도록 제5 및 제6출력단자가 동작소자의 출력단자와 직렬로 연결된 비유사 능동소자, 동작소자의 제1 및 제2출력단자를 가로질러 본보기 소자의출력전압과 동일한 동작전압을 발생시키기 위해 비유사 소자를 구동시키도록 제3 게이트에서 구동 바이어스를 발생시키기 위한 제3게이트에 연결된 바이어스 수단(gate bias means)을 포함함을 특징으로 하는 바이어스 회로.10. The device of claim 9, wherein the operating voltage control means is not substantially the same as the exemplary element and the operating element, and has a third gate terminal and a fifth and sixth output terminal, and a constant portion of the operating current is via a dissimilar element. A dissimilar active element in which the fifth and sixth output terminals are connected in series with the output terminal of the operating element so as to flow, and to generate an operating voltage equal to the output voltage of the example element across the first and second output terminals of the operating element. And bias means coupled to a third gate for generating a drive bias at the third gate to drive a similar device. 제10항에 있어서, 비유사 소자와 거의 동일하도록 집적회로내에 구성요소로서 제공되며 제4게이트를 갖는 비유사 동작소자, 그리고 비유사 동작소자의 제4게이트에서 제3게이트에 적용된 구동바이어스(driving biss)를 배가시키기 위해 전술한 제4게이트에 연결된 게이트 바이어스 배가 수단을 포함함을 특징으로 하는 바이어스 회로.11. The driving circuit of claim 10, further comprising: a dissimilar operating element provided as a component in an integrated circuit to be substantially the same as a dissimilar element and having a fourth gate, and a driving bias applied to the third gate at the fourth gate of the dissimilar operating element. a bias biasing means connected to said fourth gate for doubling biss). 제1항에 있어서, 제어수단이 자기반사(self-reflecting) 증폭기를 포함하며, 자기반사 증폭기가 미리 결정된 전류를 통과시키도록 적용되며, 직렬로 배치된 제1의 다수 능동소자를 포함하고, 제1의 다수 능동소자중 하나가 요구되는 전압이 적용되는 제1 입력을 가지며, 제1의 다수 능동소자중 두번째 하나가 제1의 다수 능동소자중 다른 한 능동소자에 재생시키도록 연결된 제2입력을 가지므로써 제1 다수 능동소자중 제2능동소자를 통하여 미리 결정된 전류가 흐르도록 허용하기 위해 자신을 조절시키는 제2입력에서 자동조절 바이어스 수준을 발생시키도록 된 전류기준레그(current reference leg), 전류 기준레그의 거울상(mirror-image)이며, 직렬로 배치된 제2다수 능동소자를 포함하고, 제1다수 능동소자중 한 능동소자의 거울상인 제2다수 능동소자중 한 능동소자가 요구되는 전압이 적용되는 거울상으 제2입력을 가지며, 제1다수 능동소자중 제2능동소자의 거울상인 제2다수 능동소자중 제2능동소자가 제2입력에서 발전된 자동 조절 바이어스 수준을 배가시키도록 기준레그의 제2입력에 연결된 거울상의 제2입력을 갖는 제1대칭레그, 제1대칭 레그와 대칭이며, 직렬로 배치된 제3의 다수 능동소자를 포함하고, 제2다수 능동소자중 하나의 거울상이 제3다수 능동소자중 한 능동소자가 본보기 소자의 출력전압을 감지하기 위해 본보기 소자의 제3 및 제4출력단자중 하나에 연결된 전압감지 입력을 갖는 제2대칭레그, 그리고 제1 및 제2대칭레그에서 거의 동일한 전류흐름을 발생시키기위해 제1 및 제2대칭레그에 연결되어 본보기 소자의 출력전압이 제1입력 및 자기반산 증폭기의 거울상 제1입력에서 적용된 요구된는 전압과 같아지는 때 제1대칭 및 제2대칭레그 각각의 기준에 관계하여 제2능동소자의동작환경이 유사한 전류균형 수단(current balancing means)을 포함함을 특징으로 하는 바이어스 회로.The device of claim 1, wherein the control means comprises a self-reflecting amplifier, the magnetic reflection amplifier is adapted to pass a predetermined current, and comprises a first plurality of active elements arranged in series; One of the first plurality of active elements has a first input to which a required voltage is applied, and a second one of the first plurality of active elements connects a second input connected to reproduce to the other active element of the first plurality of active elements. Current reference leg, current, adapted to generate a self-regulating bias level at a second input that regulates itself to allow a predetermined current to flow through the second active element of the first plurality of active elements. One of the second plurality of active elements, which is a mirror image of the reference leg, includes a second plurality of active elements arranged in series, and is a mirror image of one of the first plurality of active elements The second active element of the second plurality of active elements, which is a mirror image of the second active element of the first plurality of active elements, has a second input to which the required voltage is applied, and the second active element of the second multiple active elements doubles the level of self-adjusting bias developed at the second input. A first symmetrical leg having a mirror-like second input connected to a second input of the reference leg, the third symmetrical leg with the first symmetrical leg and comprising a plurality of third active elements arranged in series, one of the second plurality of active elements A second symmetrical leg having a voltage sensing input coupled to one of the third and fourth output terminals of the example element, wherein one of the third plurality of active elements has an active element for sensing the output voltage of the example element, and Connected to the first and second symmetrical legs to generate approximately the same current flow in the second symmetrical leg such that the output voltage of the example element is applied at the first input and the mirror image first input of the magnetic inversion amplifier. The bias circuit according to claim 1 that includes the symmetry and the second leg each of the reference symmetry second current balance means operating environment is similar to the active element relative to the (current balancing means) which is equal to the time.

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