KR900004302B1

KR900004302B1 - Modem stabilized receiving data for using a digital pll

Info

Publication number: KR900004302B1
Application number: KR1019860008941A
Authority: KR
Inventors: 김흥한
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1986-10-24
Filing date: 1986-10-24
Publication date: 1990-06-20
Also published as: KR880005756A

Abstract

The circuit comprises an input unit (10) for compensating phase of input data, a phase comparator (20) for comparing phases of received data and reference clock signal and for transmitting phase compensated signal through line (21) as clock signal for compensating phase of input unit, a counter changer (30) for changing count mode according to comparted signal by the phase comparator and the reference clock, a first counter (40) for delaying and counting clock input according to count mode clock and count mode signal and for providing phase signal to the phase comparator, and a second counter (50) for providing mode control signal to the counter changer (30).

Description

모뎀수신 데이타의 디지탈 피엘엘 회로를 이용한 안정화회로Stabilization circuit using digital PL circuit of modem received data

제 1 도는 본 발명에 따른 블럭도.1 is a block diagram according to the present invention.

제 2 도는 본 발명에 따른 제 1 도의 구체회로도.2 is a detailed circuit diagram of FIG. 1 according to the present invention.

제 3 도는 본 발명에 따른 입력데이타가 없을시 제 2 도에서 기준파형도.3 is a reference waveform in FIG. 2 when there is no input data according to the present invention.

제 4 도는 본 발명에 따른 입력데이타가 있을시 제 2 도에서 동작파형도.4 is an operating waveform diagram of FIG. 2 when input data according to the present invention is present.

제 5 도는 본 발명에 따른 제 1 도의 입력부(10) 데이타 입력상태도.5 is a data input state diagram of the input unit 10 of FIG. 1 according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 입력부 20 : 위상비교검출부10: input unit 20: phase comparison detection unit

30 : 카운터변환부 40 : 제1카운터부30: counter conversion unit 40: first counter unit

50 : 제2카운터부50: second counter unit

본 발명은 모뎀(Modem)에 있어서 수신회로에 관한 것으로, 특히 변조된 신호를 수신하는 과정에서 기준 주파수에 입력데이타의 위상을 비교할 수 있도록 DPLL(Digital Phase Lock Loop)방식을 이용하여 데이타 수신의 안정화를 기할 수 있는 모뎀수신 데이타의 디지탈 피엘엘회로를 이용한 안정화회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiving circuit in a modem. In particular, in the process of receiving a modulated signal, data reception is stabilized by using a digital phase lock loop (DPLL) method to compare the phase of input data to a reference frequency. The present invention relates to a stabilization circuit using a digital PL circuit of modem reception data.

일반적으로 모뎀은 변복조장치로 디지탈신호를 아나로그 전송회선에서 전송이 적합하도록 변조하여 주고, 상기 변조된 신호를 수신한 다음 복조하여 원래의 디지탈 신호로 변환하여 주는 일종의 신호변환기로 실제 송신기보다 수신기에서 설계가 복잡한 것으로 알려져 있다. 왜냐하면 통신선로상에서 외부 영향이나 다른조건 상태에서 수신할시에는 변조된 데이타가 선로에서 발생되는 잡음의 영향과 복호화된 표본화 펄스의 간격에 교란을 주는 잡음의 위상지터(Phase Jitter)등의 원인으로 수신데이타를 복조하여 디지털 신호가 되어도 바이어스 왜곡(Bias Distortion)현상이 일어나 에러발생율이 높은 결점이 있었다.In general, a modem is a modulation and demodulation device that modulates a digital signal to be suitable for transmission on an analog transmission line, receives a demodulated signal, and then demodulates and converts the digital signal into an original digital signal. The design is known to be complex. This is because, when received under external influence or other conditions on the communication line, the modulated data is received due to the effect of noise generated on the line and the phase jitter of noise that disturbs the interval between the decoded sampling pulses. Even when demodulating the data into a digital signal, a bias distortion phenomenon occurs and a high error occurrence rate is found.

따라서 본 발명의 목적은 DPLL방식을 이용하여 수신 입력데이타에 기준클럭을 동기시켜 기준클럭에 의해 입력데이타를 재생하여 데이타 수신의 안정화를 기할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of stabilizing data reception by reproducing input data by the reference clock by synchronizing the reference clock with the received input data using the DPLL method.

본 발명의 다른 목적은 모뎀수신기의 수신기능을 향상시킬 수 있는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit capable of improving the reception function of a modem receiver.

따라서 상기 목적을 수행하기 위한 본 발명은 수신되는 데이타를 입력하여 동기에 맞게 왜곡을 보상시켜 출력하는 입력부와, 상기 입력부의 데이타로 부터 추출한 위상검출 클럭과 기준클럭과의 위상을 비교검출하고 위상보상된 클럭 신호를 상기 입력부의 클럭으로 공급하는 위상비교검출부와, 상기 위상비교검출부의 검출출력과 기준 클럭을 입력하여 카운팅모드 클럭으로 공급하는 카운터변환부와, 상기 카운터변환부의 카운팅 모드클럭에 따라 클럭입력을 소정 줄이거나 늦추어 카운팅하며 상기 위상비교 검출부의 위상 보상 신호로 제공하는 제1카운터부와, 상기 제1카운터부의 출력 캐리나 바로우를 상기 카운터 변환부의 카운팅 모드에 따라 카운팅하여 상기 카운트 변환부의 모드 제어신호로 공급하는 제2카운터부로 구성함을 특징으로 한다.Therefore, the present invention for performing the above object is to compare the phase of the phase detection clock and the reference clock extracted from the data input unit and the input unit for compensating and outputting the distortion in accordance with the synchronization to input the received data and phase compensation A phase comparison detector for supplying the clock signal to the input unit clock, a counter converter for inputting the detection output and the reference clock of the phase comparison detector to a counting mode clock, and a clock according to the counting mode clock of the counter converter A counting unit that counts the first counter unit for reducing or slowing down an input and providing the phase compensation signal as a phase compensation signal, and an output carry or barrow of the first counter unit according to the counting mode of the counter converter unit And a second counter part for supplying the control signal.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명에 따른 블럭도로서 클럭으로 공급되어 왜곡이 보상된 데이타를 수신하는 입력부(10)와, 상기 입력부(10)의 동일 데이타로 부터 위상 검출 클럭을 추출하여 클럭입력단(200)의 기준 클럭과의 위상을 비교검출하고 상기 위상보상된 신호를 라인(21)을 통해 상기 입력부(10)의 위상 보정 클럭으로 공급하는 위상비교검출부(20)와, 상기 위상비교검출부(20)의 검출 출력과 클럭입력단(200)의 기준클럭에 따라 카운팅모드를 변환하는 카운터변환부(30)와, 상기 카운터변환부(30)의 카운팅 모드 클럭 및 신호에 따라 클럭입력을 소정줄이거나 늦추어 카운팅하며 상기 위상비교검출부(20)의 위상 신호를 제공하는 제1카운터부(40)와, 상기 제1카운터부(40)의 출력캐리나 바로우를 상기 카운터 변환부(30)의 카운팅 모드에 따라 카운팅하여 상기 카운트 변환부(30)의 모드 제어 신호로 공급하는 제2카운터부(50)로 구성된다.FIG. 1 is a block diagram according to the present invention. The input unit 10 receives a data compensated for distortion and is supplied to a clock, and extracts a phase detection clock from the same data of the input unit 10. Phase comparison detection unit 20 for comparing and detecting a phase with a reference clock and supplying the phase compensated signal to the phase correction clock of the input unit 10 through the line 21, and detecting the phase comparison detection unit 20. The counter converter 30 converts the counting mode according to the reference clock of the output and the clock input terminal 200, and the clock input is reduced or slowed down according to the counting mode clock and the signal of the counter converter 30. The first counter unit 40, which provides the phase signal of the phase comparison detector 20, and the output carry or the barrow of the first counter unit 40 are counted according to the counting mode of the counter converter 30. Count conversion It consists of a second counter unit 50 for supplying a mode control signal (30).

상기 구성에 의한 본 발명의 실시예를 기술하면, 데이타 입력단(100)를 통해 수신데이타가 입력부(10)에 입력되면 위상비교검출부(20)에 수신시 발생된 노이즈에 따라 에러로 처리될 수 있는 위상을 검출하여 카운터 변환부(30)에 입력된다. 상기 카운터변환부(30)는 제1카운터부(40)의 카운팅 상승 및 하강 모드를 결정하여 클럭입력단(200)으로 부터 입력되어 발생된 위상비교검출부(20)의 기준클럭 발생에 따라 상기 입력부(10)의 입력데이타단(100)의 입력 왜곡된 데이타를 보정하여 출력한다. 그리고 상기 위상비교검출부(20)에서 입력데이타단(100)의 데이타로 부터 클럭을 추출하여 상기 기준 클럭과 위상을 비교하여 카운터 변환부(30)의 제어로 클럭입력단(200)의 입력클럭을 소정 클럭만큼 높이거나 줄여서 제1,2카운터부(40,50)에서 카운팅한다.Referring to the embodiment of the present invention by the above configuration, when the received data is input to the input unit 10 through the data input terminal 100 may be processed as an error according to the noise generated when receiving the phase comparison detection unit 20 The phase is detected and input to the counter converter 30. The counter conversion unit 30 determines the counting rising and falling modes of the first counter unit 40 and is input from the clock input terminal 200 according to the reference clock generation of the phase comparison detecting unit 20 generated by the input unit ( The input distorted data of the input data stage 100 of 10) is corrected and output. In addition, the phase comparison detecting unit 20 extracts a clock from data of the input data stage 100, compares the phase with the reference clock, and determines the input clock of the clock input terminal 200 under the control of the counter converter 30. The first and second counters 40 and 50 are counted by increasing or decreasing the clock.

상기 위상비교에 따라 소정 클럭만큼 줄이거나 늘린 클럭입력에 따라 카운팅된 클럭이 위상비교검출부(20)에 입력되며, 상기 기준 클럭이 데이타 검출 클럭의 위상보다 느릴때 제1,2카운터부(40,50)에서 클럭을 더 많이 카운트하여 카운팅값을 늘리고,데이타검출 클럭의 위상보다 빠를 때 제1,2카운터(40,50)에서 클럭의 카운트량을 줄인다. 이에 따라 발생된 기준클럭이 왜곡된 데이타와의 동기일치화가 된다. 상기 수신 데이타와 상기 기준클럭의 동기가 맞춰진 클럭이 입력부(10)에 입력되어 동기가 보상된 클럭에 따라 데이타입력단(100)의 데이타를 래치하면 왜곡된 데이타가 보정되어 안정적으로 수신된다.A clock counted according to a clock input reduced or increased by a predetermined clock according to the phase comparison is input to the phase comparison detector 20, and when the reference clock is slower than the phase of the data detection clock, the first and second counters 40, 50) increases the counting value by counting more clocks, and decreases the count amount of the clocks in the first and second counters 40 and 50 when it is faster than the phase of the data detection clock. As a result, the generated reference clock is synchronized with the distorted data. When the clock in which the received data is synchronized with the reference clock is input to the input unit 10 and latches the data of the data input terminal 100 according to the clock whose synchronization is compensated, the distorted data is corrected and stably received.

제 2 도는 본 발명에 따른 제 1 도의 구체회로도로서, 제 2 도중 R1-R7은 저항, DF1-DF3은 디(D)형 플립플롭, N1-N11은 인버터, NA1-NA6은 낸드(NAND) 게이트, C2-C3는 캐패시터, JF1은 JK플립플롭, CNT1-CNT2는 카운터이며, 단자(100)은 데이타입력단이고, 단자(200)은 클럭입력단이다.2 is a detailed circuit diagram of FIG. 1 according to the present invention, wherein R1-R7 is a resistor, DF1-DF3 is a di-type flip-flop, N1-N11 is an inverter, and NA1-NA6 is a NAND gate. , C2-C3 is a capacitor, JF1 is a JK flip-flop, CNT1-CNT2 is a counter, terminal 100 is a data input terminal, and terminal 200 is a clock input terminal.

데이타입력단(100)을 디형플립플롭(DF1)의 데이타단(D)에 연결하고, 후술하는 위상비교검출부(20)의 인버터(N1)의 출력단을 상기 디형플립플롭(DF1)의 클럭(CP)단에 연결하고, 상기 클럭(CP)단으로부터 캐패시터(C4)를 통해 리세트단(R)과 프리세트단(P)이 접지되도록 연결하고, 상기 디형플립플롭(DF1)의 출력단(Q)으로 부터 보상된 수신 신호 데이타를 얻도록 구성한 부분이 입력부(10)에 대응하고, 클럭입력단(200)을 JK플립플롭(JK1)의 클럭(CP)단에 연결하고 데이타 입력단(100)의 수신데이타가 캐패시터(C1)를 지나 저항(R5,R6)을 통하여 전원단(Vcc)의 전압이 분압되도록 되고, JK플립플롭(JF1)의 입력단(K)에 상기 전원단(Vcc)으로 부터 저항(R2)을 연결하고, 저항(R1,R3)의 중간단으로 부터 캐패시터(C3)를 지나 JK플립플롭(JF1)의 출력단

에 접속하며 또한 JK플립플롭(JF1)의 출력단

으로 부터 저항(R7)을 통해 캐패시터(C2)와 병렬로 접속되고 캐패시터(C2)로 부터 상기 인버터(N1)를 지나 입력부(10)의 디플립플롭(DF1)의 클럭(CP)단과 캐패시터(C4)를 통해 리세트(R) 및 프리세트(P)단과 연결되며 JK플립플롭(JF1)의 출력단(Q)이 디플립플롭(DF2)의 데이타단(D)에 연결되고, JK플립플롭(JF1)의 출력단(Q)이 디플립플롭(DF3)의 데이타단(D)에 연결되어 전원단(Vcc)에 의해 상기 디플립플롭(DF2,DF3)가 프리세트(S)이 연결되고 상기 JK플립플롭(JF1)의 출력단(

)으로 캐패시터(C3)통한 신호에 의해 디플립플롭(DF2,DF3)가 리세트되어지며, 상기 인버터(N2)를 통한 상기 데이타로 부터 검출한 신호가 디플립플롭(DF2,DF3)의 클럭(CP)단으로 입력되도록 구성한 부분이 위상비교검출부(20)에 대응하며, 상기 위상비교검출부(20)의 디플립플롭(DF2)의 출력단

이 낸드게이트(NA1)의 입력에 연결되고 디플립플롭(DF3)의 출력단(Q)이 낸드게이트(NA2)의 입력에 연결되며 상기 JK플립플롭(JF1)의 출력단

이 낸드게이트(NA3,NA3)의 입력단에 연결되고, 상기 낸드게이트(NA1,NA2)의 출력단이 낸드게이트(NA3,NA4)의 입력단에 연결되고, 클럭입력단(200)이 낸드게이트(NA3)의 입력단과 연결되며, 또한 낸드게이트(NA4)의 출력단과 클럭입력단(200)이 낸드게이트(NA5)의 입력단으로 연결되도록한 구성이 카운터변환부(30)에 대응하고, 상기 카운터변환부(30)의 출력을 받아 카운트하는 카운터(CNT1)와 상기 카운터(CNT1)의 각 출력을 반전하여 지도록하는 인버터(N3-N6)와 상기 카운터(CNT1)의 소정 출력을 낸드게이트(NA6)에 입력하여 인버터(N7)에서 반전되어지도록 하여 상기 출력을 상기 위상비교 검출부(20)의 JK플립플롭(JF1)의 J단과 카운터 변환부(30)의 낸드게이트(NA1,NA2)에 입력되어지도록 구성한 부분이 제1카운터부(40)에 대응하고, 상기 카운터(CNT1)의 출력단(X4,X5)을 카운터(CNT2)의 입력단(4,5)에 연결하고 상기 카운터(CNT2)의 출력단(X6,X7,X8)에 인버터(N8,N9,N10)를 연결하여 이 출력이 인버터(N11)의 입력단에 연결되도록 한 부분이 제 2카운터부(50)에 대응된다.The data input terminal 100 is connected to the data terminal D of the de-flip flop DF1, and the output terminal of the inverter N1 of the phase comparison detecting unit 20 described later is connected to the clock CP of the de-flip flop DF1. And a reset terminal (R) and a preset terminal (P) are grounded through the capacitor (C4) from the clock (CP) terminal and connected to the output terminal (Q) of the de-flip flop (DF1). The portion configured to obtain the compensated received signal data from the input unit 10 corresponds to the input unit 10, and the clock input terminal 200 is connected to the clock CP terminal of the JK flip-flop JK1, and the reception data of the data input terminal 100 is The voltage of the power supply terminal Vcc is divided by the resistors R5 and R6 through the capacitor C1, and the resistance R2 is input from the power supply terminal Vcc to the input terminal K of the JK flip-flop JF1. The output terminal of the JK flip-flop (JF1) from the middle of the resistors (R1, R3) to the capacitor (C3).

Output terminal of JK flip-flop (JF1)

Is connected in parallel with the capacitor (C2) through the resistor (R7) from and through the inverter (N1) from the capacitor (C2) to the clock (CP) terminal and the capacitor (C4) of the flip-flop (DF1) of the input unit 10 Is connected to the reset (R) and preset (P) stages, the output terminal (Q) of the JK flip-flop (JF1) is connected to the data terminal (D) of the de-flop flop (DF2), and the JK flip-flop (JF1). Output terminal Q is connected to the data terminal D of the flip-flop DF3, and the flip-flop DF2 and DF3 are connected to the preset S by the power supply terminal Vcc, and the JK flip Output terminal of the flop (JF1)

), The flip-flops DF2 and DF3 are reset by the signal through the capacitor C3, and the signal detected from the data through the inverter N2 is the clock of the flip-flops DF2 and DF3. The portion configured to be input to the CP stage corresponds to the phase comparison detection unit 20, and the output end of the deflip-flop DF2 of the phase comparison detection unit 20.

It is connected to the input of the NAND gate NA1, and the output terminal Q of the flip-flop DF3 is connected to the input of the NAND gate NA2, and the output terminal of the JK flip-flop JF1.

The input terminal of the NAND gates NA3 and NA3 is connected, the output terminal of the NAND gates NA1 and NA2 is connected to the input terminal of the NAND gates NA3 and NA4, and the clock input terminal 200 is connected to the NAND gate NA3. It is connected to the input terminal, and the configuration such that the output terminal of the NAND gate (NA4) and the clock input terminal 200 is connected to the input terminal of the NAND gate (NA5) corresponds to the counter converter 30, the counter converter 30 Inverter N3-N6 for inverting the output of the counter CNT1 and counting the output of the counter CNT1 and the predetermined output of the counter CNT1 are inputted to the NAND gate NA6 for the inverter ( N7) is configured such that the output is inputted to the J terminal of the JK flip-flop JF1 of the phase comparison detector 20 and the NAND gates NA1 and NA2 of the counter converter 30. Corresponding to the counter 40, the output terminal (X4, X5) of the counter (CNT1) to the counter (CNT2) Connected to the

input terminals

4 and 5, and the inverters N8, N9 and N10 connected to the output terminals X6, X7 and X8 of the counter CNT2 so that this output is connected to the input terminal of the inverter N11. It corresponds to the second counter unit 50.

제 3, 4 도는 본 발명에 따른 제 2 도의 각부 동작파형도로서 제 3 도는 입력데이타가 없을 때 기준클럭 파형도이다.3 and 4 are operation waveform diagrams of the parts of FIG. 2 according to the present invention, and FIG. 3 is a reference clock waveform diagram when there is no input data.

제 3 도중 (a)는 제 2 도의 카운터(CNT1)의 입력단(5)에 입력파형에 해당되고, (b)는 카운터(CNT1)의 입력단(4)의 입력파형에 해당되고, (c)는 카운터(CNT1)의 출력단(X0)의 출력파형에 해당되고, (d)는 카운터(CNT1)의 출력단(X1)의 출력파형에 해당되고, (e)는 카운터(CNT1)의 출력단(X2)의 출력파형에 해당되고, (f)는 카운터(CNT1)의 출력단(X3)의 출력파형에 해당되고 (g)는 카운터(CNT1)의 출력단(X4)의출력파형에 해당되고, (h)는 카운터(CNT1)의 출력단(X5)의 출력파형에 해당되고, (i)는 카운터(CNT2)의 출력단(X6)의 출력파형에 해당되고, (j)는 카운터(CNT2)의 출력단(X7)의 출력파형에 해당되고, (k)는 카운터(CNT2)의 출력단(X8)의 출력파형에 해당되고, (l)는 인버터(N7)의 출력이고, (m)은 인버터(N11)의 출력이고, (n)-(o)파형은 JK플립플롭(JF1)의 출력단

과 클럭(CP)단의 입력파형이고, (p)파형은 낸드게이트(NA1,NA2)의 출력상태파형이다.(A) corresponds to the input waveform of the input terminal 5 of the counter CNT1 of FIG. 2, (b) corresponds to the input waveform of the input terminal 4 of the counter CNT1, and (c) Corresponds to the output waveform of the output terminal X0 of the counter CNT1, (d) corresponds to the output waveform of the output terminal X1 of the counter CNT1, and (e) corresponds to the output waveform of the output terminal X2 of the counter CNT1. (F) corresponds to the output waveform of the output terminal X3 of the counter CNT1, (g) corresponds to the output waveform of the output terminal X4 of the counter CNT1, and (h) corresponds to the output waveform. Corresponds to the output waveform of the output terminal X5 of the CNT1, (i) corresponds to the output waveform of the output terminal X6 of the counter CNT2, and (j) the output of the output terminal X7 of the counter CNT2. Corresponding to the waveform, (k) corresponds to the output waveform of the output terminal (X8) of the counter (CNT2), (l) is the output of the inverter N7, (m) is the output of the inverter N11, ( n)-(o) waveform is output terminal of JK flip-flop (JF1)

The input waveform of the and clock (CP) stages, and the (p) waveform are the output state waveforms of the NAND gates NA1 and NA2.

제 4 도는 본 발명에 따른 입력데이타가 있을때 제 2 도의 각부 파형도이다.4 is a waveform diagram of each part of FIG. 2 when there is input data according to the present invention.

제 4 도중 (4a)파형은 제 2 도의 JK플립플롭(JF1)의 입력단(J)의 입력파형이며, (4b)파형은 JK플립플롭(JF1)의 입력단(K)의 입력파형이고, (4c)파형은 클럭입력단(200)의 입력클럭이며, (4d)(4e)파형은 JK플립플롭(JF1)의 출력단(Q,

)파형이고, (4f)파형은 디플립플롭(DF1)의 입력 데이타 파형이며, (4g)는 디플립플롭(DF3)의 리세트단(R)파형이고, (4h)는 디플립플롭(DF2)출력단(

)출력파형이다. 그리고 (4i)파형이디플립플롭(DF3)의 출력단(Q)의 출력이며, (4j,4k)파형은 낸드게이트(NA1, NA2)의 각 출력이고, (41)파형은 낸드게이트(NA3)의 출력파형이며, (4m-4p) 파형은 낸드게이트(NA5)의 입, 출력파형도이다.In FIG. 4, the waveform (4a) is the input waveform of the input terminal J of the JK flip-flop JF1 in FIG. 2, (4b) the waveform is the input waveform of the input terminal K of the JK flip-flop JF1, and (4c Waveform is the input clock of the clock input terminal 200, and waveforms (4d) and (4e) are the output terminals (Q, 1) of the JK flip-flop (JF1).

) Waveform, (4f) is the input data waveform of the flip-flop (DF1), (4g) is the reset end (R) waveform of the flip-flop (DF3), and (4h) is the flip-flop (DF2). Output stage

Output waveform. The waveform (4i) is the output of the output terminal Q of the flip-flop DF3, the waveforms (4j, 4k) are the respective outputs of the NAND gates NA1 and NA2, and the waveform (41) is the NAND gate NA3. The output waveform (4m-4p) is the input and output waveform diagram of the NAND gate NA5.

제 5 도는 본 발명에 따른 제 1 도의 입력부(10) 데이타의 입력 파형에서와 기준 클럭을 이용하여 수신데이타의 왜곡을 보상한 출력데이타의 파형예시도로써, 5a)는 수신데이타가 왜곡되기전의 상태를 나타낸 것이며, 5b)는 수신데이타가 왜곡이 생겨서, 데이타 단위 펄스폭이 길이가 길어지거나 짧아진 상태를 나타낸 것이며, 5c)는 JK플립플롭(JF1)의 출력단(

)의 출력인 기준클럭으로 카운터업과 카운터 다운 동작에 의해 수신데이타에 동기화 되어 있는 상태를 나타낸 것이며, 5d)는 수신데이타를 캐패시터(C1)과 저항(R5,R6)에 의한 분압에 의해 (5b)의 폴링과 라이징 에지를 미분한 상태를 나타낸 것이며, 5e)는 5d)의 신호를 인버터(N2)에서 반전하여 만든 신호로 위상비교검출부(20)의 위상비교 검출 클럭으로 사용되는 것으로 상기 인버터(N2)는 TTL소자로 상기 (5d)신호를 반전하면 2.5V이하의 드레쉬 홀드 레벨에서 데이타의 폴링에지 부분만 펄스로 발생된다. 5f)는 제 1 도 입력부(10)의 디플립플롭(DF1)의 출력(Q)을 나타낸것으로, 5b)의 왜곡된 수신데이타가 보상되어서 (5a)왜곡되기전의 수신데이타에서, 1/100클럭 만큼의 왜곡만이 생긴 상태를 나타내고 있으며, 원래의 수신데이타(5a)보다 90°위상이 지연되고 있으나 데이타 단위 펄스폭의 길이는 1/100의 오차만 있다.FIG. 5 is an exemplary waveform diagram of output data in which the distortion of reception data is compensated for using the input waveform of the input unit 10 data of FIG. 1 according to the present invention and a reference clock. FIG. 5a is a state before reception data is distorted. 5b) shows a state where the reception data is distorted and the data unit pulse width is longer or shorter, and 5c) is an output terminal of the JK flip-flop JF1.

This is a reference clock output of) and shows the state synchronized with the reception data by the counter up and down operation. 5d) shows the reception data by the partial pressure by the capacitor C1 and the resistors R5 and R6. 5e) is a signal obtained by inverting the signal of 5d) in the inverter N2, and used as a phase comparison detection clock of the phase comparison detection unit 20. ) Inverts the signal (5d) to the TTL element, and only the falling edge portion of the data is generated as a pulse at the threshold hold level of 2.5V or less. 5f) shows the output Q of the deflip-flop DF1 of the first input part 10. In the received data before the distorted reception data of 5b is compensated (5a), it is 1/100 clock. Only the distortion is shown, and the phase is delayed by 90 degrees from the original reception data 5a, but the length of the data unit pulse width is only 1/100.

상기 제 5 도에서 데이타가 원비트(One bit)라 함은 "하이"상태나, "로우"상태중 하나가 되는 것으로 (5b)와 (5c)신호가 이상적으로 동기화되어 있으며 (5b)신호가 "하이"상태일때 기준클럭(5c)신호는 "하이""로우"두 상태가 나타난다. 즉 (5b)의 "로우" 또는 "하이"구간에서는 기준클럭(5c)의 신호의 한 주기의 신호가 정확하게 들어간 동기화가 된다.In FIG. 5, the one-bit data is one of a "high" state and a "low" state. The signals (5b) and (5c) are ideally synchronized, and the signal (5b) In the "high" state, the reference clock 5c signal has two states of "high" and "low". That is, in the " low " or " high " section of 5b, the synchronization of the signal of one cycle of the signal of the reference clock 5c is made correctly.

제 5 도에서 (5b)신호가 "하이"에서 "로우"로 폴링할때 T1구간에서 (5c)신호도 "하이"에서 "로우"로 폴링하며 정확하게 동기가 되지만 제 5 도에서는 (5b)신호가 T1구간 "하이"에서 "로우"로 떨어질때 (5c)신호는 T3구간의 아직 "하이" 상태이므로 (5b)신호보다 (5c)신호가 위상이 느리다고 할 수 있다. 바꾸어 말하면 기준 클럭으로 사용되는 (5c)신호보다 수신데이타인 (5b)신호가 위상이 빠르다고 할 수 있다. 또 T2에서는 제 5 도에서 (5b)신호가 "하이"에서 "로우"로 떨어질때 (5c)신호는 이미 "하이"에서 "로우"로 바꾸고 난 후로 "로우"상태가 되어 있으므로 (5b)신호보다 (5c)신호가 위상이 빠르다고 할 수 있다. 바꾸어 말하면 기준 클럭으로 사용되는 (5c)신호보다 (5b)신호가 위상이 느리다고 할 수 있다.When signal (5b) in FIG. 5 is polled from "high" to "low", signal (5c) in section T1 is also polled from "high" to "low" and is correctly synchronized, but signal (5b) in FIG. (5c) is still in the "high" state of the T3 section when the signal falls from "high" to "low" in the T1 section, so that the (5c) signal is slower in phase than the (5b) signal. In other words, it can be said that the received data (5b) is in phase faster than the (5c) used as the reference clock. In T2, when the signal (5b) falls from "high" to "low" in Fig. 5, the signal (5c) has already been changed to "low" after changing from "high" to "low" (5b). It can be said that the signal (5c) is faster in phase. In other words, the phase (5b) is slower than the signal (5c) used as the reference clock.

본 발명에서 클럭입력단(200)은 모뎀(MODEM)수신기 내부에서 발진되는 클럭이 입력되도록 연결되어 있어 항상 일정하고 안정된 클럭을 클럭입력단(200)으로 입력되고 있으며, 본 발명의 회로에 입력데이타단(100)의 입력데이타는 모뎀수신기에 수신하는 수신데이타로 있을때와 없을때가 있으나 기준클럭(5c)과 클럭입력단(200)의 관계에서 클럭입력단(200)의 주파수는 기준클럭주파수의 100배 높은 주파수의 클럭이다.In the present invention, the clock input terminal 200 is connected so that the clock oscillated in the modem receiver is inputted, so that a constant and stable clock is always input to the clock input terminal 200. The input data of 100) may or may not be the reception data received by the modem receiver, but the frequency of the clock input terminal 200 is 100 times higher than the reference clock frequency in the relationship between the reference clock 5c and the clock input terminal 200. It is a clock.

입력데이타단(100)에 데이타가 없을때는 제1카운터부(40)와 제2카운터부(50)에서 카운터업을 50번 하고, 카운터 다운을 50번을 계속 교대로 하여 카운터업 할 때는 JK플립플롭(JF1)의 출력단(

)의 출력인 기준클럭(5c)의 상태가 "하이"상태이고, 카운터 다운할때는 JK플립플롭(JF1)의 출력단(

)의 출력인 기준클럭(5c)상태가 "로우"상태로 반복하므로 기준클럭(5c)의 주파수는 클럭입력단(200)의 입력 주파수의 1/100이 된다.When there is no data in the input data stage 100, the first counter unit 40 and the second counter unit 50 make 50 counter-ups, and the counter down 50 times in turn. Output terminal of the flop (JF1)

The output of the JK flip-flop (JF1) when the reference clock 5c, which is the output of

Since the state of the reference clock 5c, which is the output of N, is repeated in the low state, the frequency of the reference clock 5c becomes 1/100 of the input frequency of the clock input terminal 200.

따라서 입력데이타단(100)의 데이타가 없을때는 기준클럭(5c)은 클럭입력단(200)의 클럭 입력에서 카운터로 100분주한 것과 같은 주파수로 동작된다. 입력데이타단(100)의 데이타가 있을때는 입력데이타의 위상과, 입력데이타단(100)의 데이타가 없을때와 같은 클럭입력단(200)의 1/100주파수로 동작되고 있는 기준클럭(5c)의 위상을, 위상 비교 검출부(20)에서 비교하여 기준클럭(5c)의 위상보다 입력데이타단(100)의 데이타 위상이 (5b)의 T3만큼 빠르다고 비교되면 카운터업(상승카운터)과 카운터다운(하강카운터)에서 클럭입력단(200)의 클럭을 1클럭씩 줄여 49번 카운트하여 (5c)와 같은 T4의 상태로 하고, 기준클럭(5c)의 위상보다 입력데이타단(100)의 데이타 위상이(5b)의 T8만큼 늦다고 비교되면 카운트업과 카운트다운에서 클럭입력단(200)의 클럭을 1클럭씩 늘어나게 하여 51번 카운트하게 되어 (5c)의 T9만큼 길어진다. 이와 같이 입력데이타단(100)의 데이타와 기준클럭(5c)을 위상을 비교하여 카운터업과 카운터다운을 줄이거나 늘어나게 하여 기준클럭(5c)과 입력데이타단(100)의 데이타가 동기화 되도록 한다.Therefore, when there is no data of the input data stage 100, the reference clock 5c is operated at the same frequency as 100 divided by the counter from the clock input of the clock input stage 200. When the data of the input data stage 100 is present, the phase of the input data and the reference clock 5c operating at the frequency of 1/100 of the clock input terminal 200 as in the case where there is no data of the input data stage 100 are used. When the phase is compared by the phase comparison detection unit 20 and the data phase of the input data stage 100 is faster by T3 of (5b) than the phase of the reference clock 5c, the counter up (rising counter) and the counter down (falling) are compared. In the counter), the clock of the clock input terminal 200 is reduced by one clock and counted 49 times so as to be in the state of T4 as shown in (5c), and the data phase of the input data stage 100 is greater than the phase of the reference clock 5c (5b). When it is compared as late as T8, the clock of the clock input terminal 200 is increased by one clock in countup and countdown to count 51 times, which is as long as T9 of (5c). As such, the data of the input data stage 100 and the reference clock 5c are compared in phase to reduce or increase the counter up and the counter down so that the data of the reference clock 5c and the input data stage 100 are synchronized.

그리고 입력데이타단(100)의 입력데이타와 동기가 맞은 기준클럭(5c)을 저항(R7)과 인버터(N1)을 통해 디플립플롭(DF1)의 클럭으로 입력시켜 입력데이타단(10)의 입력데이타를 래치하고 상기 기준클럭(5c)를 디플립플롭(DF2,DF3)의 클럭(CP)단자에 입력시켜 다음 데이타에 대해 또 위상을 비교하고 상기 입력데이타단(100)의 데이타를 디플립플롭(DF1)의 데이타단자(D)에서 래치시키면, 상기 디플립플롭(DF1)의 출력단(Q)으로(5f)와 같이 기준클럭(5c)의 상승에지에서 수신데이타의 왜곡된 상태를 보상하여 디플립플롭(DF1)의 출력단(Q)으로 출력하게 된다.The reference clock 5c in synchronization with the input data of the input data stage 100 is inputted through the resistor R7 and the inverter N1 as a clock of the deflip-flop DF1 to input the input data stage 10. The data is latched and the reference clock 5c is input to the clock CP terminals of the flip-flops DF2 and DF3. The phases are compared with respect to the next data, and the data of the input data stage 100 is flipped. When latched at the data terminal D of the DF1, the distorted state of the received data is compensated for at the rising edge of the reference clock 5c as shown at 5f by the output terminal Q of the flip-flop DF1. The output is output to the output terminal Q of the flip-flop DF1.

따라서 상술한 제 1 도-제 5 도에 의거하여 본 발명의 구체적 일실시예를 상세히 설명하면, 클럭입력단(200)의 입력클럭은 있지만 입력데이타단(100)으로 데이타가 입력되지 않고 있는 상태 즉, 최초의 카운터(CNT1,CNT2)의 입력단(5,4)에 입력이 없는 동안의 카운터(CNT1,CNT2)의 출력은 제 3 도(c)-(f)(i-k)의 파형예와 같이 "로우"로 출력되고, 이때 상기 카운터(CNT1)의 "로우"출력이 제 2 도의 낸드게이트(NA6)로 입력되면 낸드게이트(NA6)의 출력은 "하이"로 출력되며, 이어서 인버터(N7)를 지나므로 "로우"가 된다. 상기 "로우"신호가 낸드게이트(NA1, NA2)와 JK플립플롭(JF1)의 입력단(J)으로 입력된다. 이때 낸드게이트(NA1, NA2)의 출력은 "하이"가 되며, JK플립플롭(JF1)의 출력단(Q)은 "로우"가 되고, JK플립플롭(JF1)의 다른 출력단(

)은 "하이"가 된다. 그리고 캐패시터(C3)를 통해 디플립플롭(DF2,DF3)를 리세트하지 못하므로 이때 이전 초기 상태로 디플립플롭(DF2)의 출력단(

)은 "로우", 디플립플롭(DF3)의 출력단(Q)도 또한 "로우"가 된다. 이어서 낸드게이트(NA1,NA2)는 모두 "하이"로 출력되며, 상기 JF플립플롭(JF1)의 출력단(

)의 "하이"에 의해 낸드게이트(NA4)의 출력은 "로우"가 되어 낸드게이트(NA5)의 출력은 클럭입력단(200)의 입력클럭이 있더라도 "하이"상태로 유지된다. 그리고 이 신호가 카운터(CNT1)의 (4)번단을 "하이"상태로 그냥 유지시킨다. 그러나 낸드게이트(NA3)에서는 낸드게이트(NA1)의 출력과 JK-플립플롭(JF1)의 출력단(

)이 "하이"이므로 클럭입력단(200)을 통해 제 3 도의 (o)파형의 예와 같이 클럭이 낸드게이트(NA3)로 공급된다. 상기 낸드게이트(NA3)는 상기 (o)파형의 반전된 신호를 카운터(CNT1)의 입력단(5)에 입력시켜 카운터(CNT1)에서 상승카운팅시킨다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 1 to 5 as described above. In this case, although there is an input clock of the clock input terminal 200, no data is input to the input data stage 100. The outputs of the counters CNT1 and CNT2 while there is no input at the

input terminals

5 and 4 of the first counters CNT1 and CNT2 are as shown in the waveform examples of FIGS. 3 (c)-(f) (ik). Low ". At this time, when the" low "output of the counter CNT1 is input to the NAND gate NA6 of FIG. 2, the output of the NAND gate NA6 is output" high ", and then the inverter N7 is turned off. As it passes, it becomes "low". The "low" signal is input to the input terminals J of the NAND gates NA1 and NA2 and the JK flip-flop JF1. At this time, the outputs of the NAND gates NA1 and NA2 become "high", and the output terminal Q of the JK flip-flop JF1 becomes "low", and the other output terminal of the JK flip-flop JF1 (

) Becomes "high". In addition, since the flip-flops DF2 and DF3 cannot be reset through the capacitor C3, the output stage of the flip-flop DF2 to the previous initial state (

) Is " low ", and the output terminal Q of the flip-flop DF3 is also " low ". Subsequently, the NAND gates NA1 and NA2 are all output as "high", and the output terminal of the JF flip-flop JF1 (

The output of the NAND gate NA4 becomes " low " by " high " so that the output of the NAND gate NA5 remains " high " even if there is an input clock of the clock input terminal 200. This signal simply keeps step 4 of counter CNT1 "high". However, in the NAND gate NA3, the output of the NAND gate NA1 and the output terminal of the JK flip-flop JF1 (

) Is "high", the clock is supplied to the NAND gate NA3 through the clock input terminal 200 as in the example of the waveform (o) of FIG. The NAND gate NA3 inputs the inverted signal of the (o) waveform to the input terminal 5 of the counter CNT1 and counts it up at the counter CNT1.

따라서 제 3 도의 (c)-(f)파형의 예와 같이 출력되어 카운터(CNT1)의 각 출력단(X0,X1,X2,X3)으로부터 BCD(Binary Coded Decimal)로 카운트엎(UP)된 출력이 발생되고, 제 3 도의 (g)파형의 예와 같이 BCD출력, 즉, 카운터(CNT1)의 출력단(X5)은 9를 카운트한 다음 자리올림인 캐리클럭이 하나씩 발생되어 카운터(CNT2)의 (5)번단으로 입력되어 BCD로 카운터(CNT2)에서 카운트업되며, 상기 카운터(CNT1)의 출력단(X0-X3)이 인버터(N3-N6)를 통해 반전되어 인버터(N11)에 입력되는데, 이는 모두 "로우"로 출력될때 "하이"가 되는 것으로 0-9까지 카운팅될때 인버터(N11)가 "하이"로 출력되어 한 프레임의 데이타 길이를 모두 카운트하는 경우가 되며, 상기 인버터(N3)의 출력은 카운터(CNT1)의 출력단(X0)의 "로우"인 초기상태에서 인버터(N3)에 의해 반전된 후 "하이"로 출력되어 JK플립플롭(JF1)의 입력단(K)에 입력되고, 인버터(N7)의 출력이 "로우"이므로 JK플립플롭(JF1)의 입력단(J)에 입력되어 JK플립플롭(JF1)의 출력단(Q,

)은 반전되며, 이때 출력단(

)는 "하이"상태로 유지된다.Therefore, as shown in the example of the waveforms (c)-(f) of FIG. 3, the output counted up from the output terminals X0, X1, X2, and X3 of the counter CNT1 to the binary coded decimal (BCD) is output. As shown in the example of waveform (g) of FIG. 3, the BCD output, i.e., the output terminal X5 of the counter CNT1 counts 9, and then one carry clock, which is raised, is generated one by one (5) of the counter CNT2. ) Is counted up from the counter CNT2 to the BCD, and the output terminals X0-X3 of the counter CNT1 are inverted through the inverters N3-N6 and input to the inverter N11, which are all " Low when the output is low, and when counted to 0-9, the inverter N11 is output as "high" to count the data length of one frame, and the output of the inverter N3 is a counter. Inverted by the inverter N3 in the initial state, which is "low" of the output terminal X0 of the CNT1, it is output as "high" and the input terminal of the JK flip-flop JF1 ( K) and the output of inverter N7 is " low ", so it is input to input terminal J of JK flip-flop JF1 and output terminal Q, of JK flip-flop JF1.

) Is reversed, where the output stage (

) Stays "high".

한편, 카운터(CNT1)의 출력단(X5)의 출력캐리가 카운터(CNT2)에서 카운팅되어 카운터(CNT2)의 출력단(X6,X7,X8)의 상태를 제 3 도의 (i)-(k)파형의 예와같이 출력되도록 하고, 여기서 상기 카운터(CNT2)의 출력단(X6,X7,X8)중 상기 출력단(X6,X7)의 출력이 "로우"이면 인버터(N8-NP)에서 반전되어 "하이"가 되며, 출력단(X8)이 "하이"이면 이를 낸드게이트(NA6)에 입력하여 낸드게이트(NA6)의 출력을 "로우"로 하고, 인버터(N10)의 출력을 "로우"로 한다. 이때 데이타를 소정주기로 카운트 완료한 것으로 한다.On the other hand, the output carry of the output terminal X5 of the counter CNT1 is counted at the counter CNT2, and the state of the output terminals X6, X7, X8 of the counter CNT2 is shown in (i)-(k) of FIG. If the output of the output terminal (X6, X7) of the output terminal (X6, X7, X8) of the counter (CNT2) is "low", it is inverted in the inverter (N8-NP) to "high" If the output terminal X8 is "high", it is inputted to the NAND gate NA6 to make the output of the NAND gate NA6 "low", and the output of the inverter N10 is made "low". At this time, it is assumed that the data is counted at a predetermined cycle.

예를 들어,0000000에서 1001001(1-49)카운팅할 때까지의 카운터(CNT1,CNT2)의 각 출력단(X0, X1,X2,X3,X6,X7,X8)의 상태를 도시하면 하기 표1와 같다.For example, the state of each output terminal (X0, X1, X2, X3, X6, X7, X8) of counters CNT1 and CNT2 from 0000000 to 1001001 (1-49) is shown in Table 1 below. same.

[표 1]TABLE 1

상기 표 1의 예와같이 카운터(CNT1,CNT2)의 출력이 100 1001(49)가 되면, 즉 카운터(CNT1)의 출력단(X0,X3)이 "하이"이고, 카운터(CNT2)의 출력단(X8)이 "하이"로 제 3 도의 K의 상태의 예와 같이 출력될때, 낸드게이트(NA6)출력은 "로우"로 되고, 이어서 인버터(N7)출력이 "하이"로 되어 낸드게이트(NA1,NA2) 및 JK플립플롭(JF1)의 입력단(J)으로 입력된다. 그리고 전원단(Vcc)으로부터 저항(R2)을 통해 JK플립플롭(JF1)의 입력단(K)이 "하이"가 되므로 인버터(N3)의 출력이 ''하이"가 될때 클럭입력단(200)의 JK플립플롭(JF1)의 출력단(Q)은 "하이", 출력단(

)는 "로우"로 변환 출력되어 디플립플롭(DF2,DF3)의 데이타단(D)로 각각 입력되고, 캐패시터(C3)를 통해 디플립플롭(DF2,DF3)를 리세트(R)하므로 디플립플롭(DF2)의 출력단(

)은 "하이", 디플립플롭(DF3)의 출력단(Q)도 ''하이''로 출력되며, 낸드게이트(NA1,NA2)는 각각 "로우"로 출력된다. 이때 낸드게이트(NA3)출력은 클럭입력단(200)의 입력클럭을 출력하지 못하고 "하이"상태로 유지된다. 즉, 상승카운팅의 클럭공급은 중단됨을 알 수 있으며, 상술한 바와같이 49를 카운팅했을때 동시에 JK플립플롭(JF1)의 입력단(J,K)이 "하이"이므로 클럭입력단(200)의 클럭의 하강에서 JK플립플롭(JF1)의 출력(Q,

)은 반전된다. 이때 JK플립플롭(JF1)의 출력단(

)이 제 3 도의 (n)파형과 같이 "로우"로 변환되는데, 여기서 출력단(Q)이 "하이"로 되고, JK플립플롭(JF1)의 출력단(

)이 "로우"로 됨을 알 수 있으며, 상기 "로우"가 낸드게이트(NA3,NA4)에 입력된다. 이때 상기 낸드게이트(NA4)의 출력은 "하이"가 되어 낸드게이트(NA5)에 입력될때 인버터(N11)도 "하이"이므로 클럭입력단(200)의 입력클럭이 낸드게이트(NA5)에서 반전되어 카운터(CNT1)의 다운(Down)입력단 (4)번으로 입력되어 다운카운팅을 시작한다.As shown in the example of Table 1, when the outputs of the counters CNT1 and CNT2 become 100 1001 (49), that is, the output terminals X0 and X3 of the counter CNT1 are "high", and the output terminals X8 of the counter CNT2 are Is output as "high" as in the example of the state of K in FIG. 3, the NAND gate NA6 output becomes "low", and then the inverter N7 output becomes "high" and the NAND gates NA1 and NA2. And the input terminal J of the JK flip-flop JF1. Since the input terminal K of the JK flip-flop JF1 becomes "high" from the power supply terminal Vcc through the resistor R2, the JK of the clock input terminal 200 when the output of the inverter N3 becomes `` high ''. The output terminal Q of the flip-flop JF1 is " high "

) Is converted to " low " and input to the data terminals D of the flip-flops DF2 and DF3, respectively. The de-flop flops DF2 and DF3 are reset through the capacitor C3, so the de- Output terminal of flip-flop DF2

) Is " high ", and the output terminal Q of the flip-flop DF3 is also output as " high ", and the NAND gates NA1 and NA2 are output as " low ". At this time, the NAND gate NA3 output does not output the input clock of the clock input terminal 200 and remains in a high state. That is, it can be seen that the clock supply of the rising count is stopped. As described above, when the number of 49 is counted, the input J and K of the JK flip-flop JF1 are " high " Output of the JK flip-flop (JF1) at falling (Q,

) Is reversed. At this time, the output terminal of JK flip-flop (JF1)

) Is converted to "low" like the (n) waveform of FIG. 3, where the output terminal Q is "high" and the output terminal (JK1) of the JK flip-flop JF1 (

It can be seen that " low " is inputted to the NAND gates NA3 and NA4. At this time, when the output of the NAND gate NA4 becomes “high” and the inverter N11 is also “high” when the NAND gate NA4 is input to the NAND gate NA5, the input clock of the clock input terminal 200 is inverted at the NAND gate NA5 to counter It is input to (Down) input terminal (4) of (CNT1) to start down counting.

즉, 낸드게이트(NA1)의 출력에 의해 낸드게이트(NA3)에서 상승 클럭 공급을 중단하고 낸드게이트(NA4)에 의해 낸드게이트(NA5)를 통해 다운클럭을 공급한다. 이때부터 카운터(CNT1)의 각 출력단(X0-X3)과, 카운터(CNT2)의 각 출력단(X6-X8)은(이전상태는 클럭의 2클럭동안 100 1001(49)상태를 유지, 100 1000(48)…100 0001(41)으로 다운 카운트하고, 100 0000(40)이 되면서 카운터(CNT1)의 출력단(X4)으로 바로우(Borrow)클럭이 발생된다. 이 발생 바로우 클럭이 카운터(CNT2)의 (4)번의 다운클럭단으로 입력되어 다운카운팅된다. 이때 다운카운팅되는 카운터(CNT1,CNT2)의 각 출력단(X0-X3,X6-X8)의 출력의 예를 하기표 2에 나타내면 다음과 같다.That is, the supply of the rising clock is stopped at the NAND gate NA3 by the output of the NAND gate NA1, and the down clock is supplied through the NAND gate NA5 by the NAND gate NA4. From this time, each output terminal X0-X3 of the counter CNT1 and each output terminal X6-X8 of the counter CNT2 (the previous state maintains 100 1001 (49) state for 2 clocks of the clock, 100 1000 ( 48)... Down counting to 100 0001 (41), and becoming a 100 0000 (40), a Borrow clock is generated to the output terminal X4 of the counter CNT1. It is input to the down clock stage 4) and down counted, and an example of the outputs of the output terminals X 0 -X 3 and X 6 -X 8 of the counters CNT 1 and CNT 2 which are down counted is shown in Table 2 below.

[표 2]TABLE 2

상기 표 2와 같이 다운카운팅되면서 낸드게이트(NA1)의 출력은(상승 카운트가 끝난후 클럭단의 클럭이 2클럭동안 "하이"상태유지) "로우"로 변한다.As shown in Table 2 above, the output of the NAND gate NA1 changes to " low " (after the rising count is finished, the clock of the clock stage is " high " for 2 clocks).

타임상으로 제 3 도에서 볼때 JK플립플롭(JF1)의 출력단(

)은 상승카운트하는 동안 "하이"상태를 유지하며, 그 시간은 (1/100X)×50Sec가 된다. 상기 100X은 클럭입력단(200)의 입력클럭이다. 따라서 카운터(CNT1,CNT2)가 다운카운팅이 완료되어 출력단(X0-X3,X6-X7)이 000 0000일때 인버터(N3-N6)의 출력에 의해 인버터(N11)의 출력은 "하이"에서 "로우"로 되고, 상기 "로우"신호가 낸드게이트(NA5)에 입력되어 출력을 "하이"상태로 만들게 되므로 카운터(CNT1)의 다운카운팅의 동작을 중지하며, 한편 상기 "로우"가 낸드게이트(NA6)에 입력되어 "하이"로 출력되고, 인버터(N7)를 통해 "로우"로 출력시켜 JK플립플롭(JF1)의 입력단(J)에 "로우"로 인가시킨다. 이때 클럭입력단(200)의 입력클럭의 하강에지에서 JK플립플롭(JF1)의 출력단(Q,

)은 변환되어 출력단(Q)이 "하이"에서 "로우", 출력단(

)는 "로우"에서 "하이"로 변환된다.As shown in FIG. 3 in time, the output terminal of the JK flip-flop JF1 (

) Stays high during the rising count, and the time is (1 / 100X) x 50Sec. The 100X is an input clock of the clock input terminal 200. Therefore, when the counters CNT1 and CNT2 are down counted and the output terminals X0-X3 and X6-X7 are 000 0000, the output of the inverter N11 is changed from "high" to "low" by the output of the inverters N3-N6. "," The "low" signal is input to the NAND gate (NA5) to make the output "high" state, so the down counting operation of the counter CNT1 is stopped, while the "low" is the NAND gate (NA6) ) Is outputted as "high", is output as "low" through the inverter N7, and applied as "low" to the input terminal J of the JK flip-flop JF1. At this time, at the falling edge of the input clock of the clock input terminal 200, the output terminal of the JK flip-flop (JF1) (Q,

) Is converted so that output (Q) is "high" to "low"

) Is converted from "low" to "high".

동시에 낸드게이트(NA1,NA2)의 출력이 "하이"이고 JK플립플롭(JF1)의 출력단(

)이 "하이"이므로 낸드게이트(NA3)는 클럭입력단(200)의 클럭이 인가되어 다시 상승카운팅이 시작된다. 새로 상승카운팅이 시작되면서 인버터(N11)의 입력을 "로우"가 되고, JK플립플롭(JF1)의 두 입력단(J,K)도 "로우"가 되므로 JK플립플롭(JF1)의 출력(Q,

)은 그대로 유지된다.At the same time, the outputs of the NAND gates NA1 and NA2 are "high" and the output terminal of the JK flip-flop JF1 (

) Is " high, " the NAND gate NA3 is clocked by the clock input terminal 200, and then starts counting up again. As rising counting starts, the input of the inverter N11 becomes "low" and the two input terminals J and K of the JK flip-flop JF1 also become "low", so that the output of the JK flip-flop JF1 (Q,

) Remains the same.

상술한 바와같이 카운터(CNT1,CNT2)에서 상승(Up) 또한 하강(Down)카운팅을 계속함으로서 JK플립플롭(JF1)의 출력(Q,

)으로 계속 소정주파수로 출력되며, 이에따라 JK플립플롭(JF1)의 출력단(

)의 출력이 기준클럭 주파수가 된다. 전술한 상태에서 데이타 입력단(100)으로 제 5 도의 (5a)와 같은 수신데이타가 입력될 수 있는데 이는 수신데이타의 왜곡되기전의 상태를 도시한 것이다. 그러나 주변의 영향으로 인하여(5b)와 같이 왜곡된 수신데이타가 데이타 입력단(100)를 지나 디플립플롭(DF1)의 데이타단(D)과 캐패시터(C1)에 입력된다. 상기 캐패시터(C1)를 지나 저항(R5,R6)을 통과하면 저항(R5,R6)에 의해 전원단(Vcc)의 전압을 분압시켜 미분되므로 (5b)의 상승 및 하강 에지부분에서 (5d)와 같이 발생된다. 이 검출신호가 TTL소자인 인버터(N2)를 통과하면 2.4V이하인 드레쉬 홀드 레벨에서 인버터(N2)의 출력은 반전되어 제 5 도(e)와 같이 출력되어 디플립플롭(DF2,DF3)의 클럭(CP)단으로 입력된다.As described above, the output Q of the JK flip-flop JF1 is continued by continuing the up and down counting in the counters CNT1 and CNT2.

) Is continuously output at a predetermined frequency, and accordingly, the output terminal of JK flip-flop (JF1) (

) Is the reference clock frequency. In the above-described state, reception data such as 5a of FIG. 5 may be input to the data input terminal 100, which illustrates a state before reception of the reception data. However, due to the surrounding influence (5b), the distorted reception data passes through the data input terminal 100 and is input to the data terminal D and the capacitor C1 of the flip-flop DF1. When passing through the capacitor (C1) and passing through the resistors (R5, R6), the voltages of the power supply terminal (Vcc) are divided by the resistors (R5, R6) and differentiated, so that at the rising and falling edges of (5b) and (5d) Is generated together. When the detection signal passes through the inverter N2, which is a TTL element, the output of the inverter N2 is inverted at a threshold hold level of 2.4 V or less, and is output as shown in FIG. It is input to the clock CP stage.

한편 상기 제 3 도의 동작에 따라 위상검출부(20)의 JK플립플롭(JF1)의 출력단(

)의 보정된 기준클럭이 (5c)와 같이 발생되어 저항(R7)를 통해 캐패시터(C2)에서 노이즈가 제거되고, TTL형 인버터(N1)를 통해 반전되어 디플립플롭(DF1)의 클럭(CP)단으로 인가되면 이에 따라 데이타 입력단(100)으로 입력되는 상기(5b)의 왜곡된 수신데이타를 래치한다. 상기 클럭(CP)단의 기준클럭에 따라 디플립플롭(DF1)에서 데이타입력단(100)의 데이타를 래치하면 디플립플롭(DF1)의 출력단(Q)으로 (5f)와 같이 왜곡이 보상된 수신데이타가 라인(11)을 통해 출력된다.Meanwhile, according to the operation of FIG. 3, the output terminal of the JK flip-flop JF1 of the phase detection unit 20 (

) Is generated as (5c), noise is removed from the capacitor (C2) through the resistor (R7), inverted through the TTL-type inverter (N1) and the clock (CP1) of the flip-flop (DF1). When applied to the terminal), the distorted reception data of 5b inputted to the data input terminal 100 is latched accordingly. When the data of the data input terminal 100 is latched in the de-flop flop DF1 according to the reference clock of the clock CP stage, the distortion is compensated as shown in 5f by the output terminal Q of the de-flop flop DF1. Data is output via line 11.

한편 인버터(N2)를 통한 제 5 도 (5e)신호가 디플립플롭(DF2,DF3)의 클럭(CP)단에 포지티브(Positive)펄스로 입력될때 JK플립플롭(JF1)의 출력단(

)의 "하이"상태에서 제 4 도의 (4a-4b,4e,4f)파형에서와 같이 샘플링하다고 가정하면, 디플립플롭(DF2)의 출력(

)은 "하이" 에서 "로우"로 변하고, 상기 변환된 신호와 인버터(N7)의 출력의 "하이"가 낸드게이트(NA1)에 입력되어 낸드게이트(NA1)의 출력을 "하이"상태로한다. 이때 정상데이타 주기에서 카운트하는 클럭수보다 한 클럭 많은 클럭이 카운트되도록 낸드게이트(NA3)에 영향을 주어 클럭입력단(200)의 입력클럭을 카운터(CNT1)에 하나더 많이 입력시켜 상승 카운팅시킨다.On the other hand, when the fifth (5e) signal through the inverter N2 is input to the clock CP of the flip-flops DF2 and DF3 as a positive pulse, the output terminal of the JK flip-flop JF1 (

In the "high" state of the figure, assuming that sampling is performed as in the 4th (4a-4b, 4e, 4f) waveform of FIG. 4, the output of the deflip-flop (DF2) (

) Changes from "high" to "low", and the converted signal and "high" of the output of the inverter N7 are input to the NAND gate NA1 to make the output of the NAND gate NA1 "high". . At this time, the NAND gate NA3 is influenced so that one clock more clocks are counted than the number of clocks counted in the normal data period, and thus, one more input clock of the clock input terminal 200 is input to the counter CNT1 and counted up.

따라서 상기 카운터(CNT1,CNT2)의 각 출력단(X0-X3,X6-X8)의 출력이 48번째이라고 볼때 1000111이 되고, 49번째일때 1001000인 상태가 되며, 50번째 클럭에서는 1001001이 된다. 상기 카운터(CNT1-CNT2)의 출력단(X0-X3, X6, X8) 이 1001001이면 낸드게이트(NA6)의 출력이 "하이"이고, 인버터(N7)의 출력이 "로우이므로 낸드게이트(NA2)의 출력이 "하이"되며, 이때 JK플립플롭(JF1)의 출력단(

)의 상태가 "로우가 되어 낸드게이트(NA4)의 출력은 "하이"가 된다. 상기 인버터(N3)의 "로우"에 의해 인버터(N11)가 "하이"이므로 클럭입력단(200)의 클럭이 낸드게이트(NA5)를 통해 카운터(CNT1)의 다운카운트단(4)으로 입력되는데, 이때 이보다 1클럭 늦게 카운터(CNT1,CNT2)의 각 출력단(X0-X3,X6-X8)의 출력이 100 1001인 상태로 유지되고, 다운카운터 두번째 클럭에서 1001000인 상태로 변하고 이후부터 다운카운팅을 계속한다.Accordingly, when the outputs of the output terminals X0-X3 and X6-X8 of the counters CNT1 and CNT2 are the 48th, the output is 1000111, the 49th is 1001000, and the 50th clock is 1001001. When the output terminals X0-X3, X6, and X8 of the counters CNT1-CNT2 are 1001001, the output of the NAND gate NA6 is "high", and the output of the inverter N7 is "low". The output is "high", where the output of JK flip-flop (JF1) (

) Is "low" and the output of the NAND gate NA4 is "high." The inverter N11 is "high" due to the "low" of the inverter N3, so that the clock of the clock input terminal 200 The output of each output terminal (X0-X3, X6-X8) of the counters CNT1 and CNT2 is 100 1001 by one clock later than the NAND gate NA5 to the down count stage 4 of the counter CNT1. It remains in the state, changes to the state of 1001000 at the second clock of the down counter, and continues down counting thereafter.

이 경우 클럭입력단(200)의 클럭(4c)은 1클럭만큼 제 4 도(4a)의 주기가 연장되어 나타난다.In this case, the clock 4c of the clock input terminal 200 is shown by extending the cycle of FIG. 4a by one clock.

다시 말하면, JK플립플롭(JF1)의 출력(Q)의 네가티브 트리거시간이 늦어진다. 따라서 입력데이타에 맞추어 클럭이 공급하게 되며, JK플립플롭(JF1)의 출력단(

)이 "로우"인 부분에서 샘플링하는 경우 JK플립플롭(JF1)의 입력단(J)이 "하이"일때 JK플립플롭(JF1)의 출력단(

)이 "하이"에서 "로우"로 변하며, 낸드게이트(NA4)의 출력이 "하이"가 된다. 이때 낸드게이트(NA5)의 입력을 정상상태보다 한 클럭 앞서"하이"가 되므로서 카운터(CNT1)의 다운클럭입력단(4)번은 한 클럭앞서 공급되어 데이타가 없을때보다 한클럭 시간만큼 빨리 카운트를 시작하게 된다. 그러므로 다운카운트를 하는 시간은 정상상태보다 1클럭만큼 짧아지게 된다. 즉, 수신데이타에 따라서 상승카운트 클럭과 하강카운트 클럭이 1클럭씩 늘어나거나 줄어들게되어 기준클럭과 수신데이타가 동기화되므로 일단 동기가 맞게되면 동기신호가 저항(R7)을 통해 인버터(N1)지나 반전되어 저항(R4)에 의해 풀업된 후 디플립플롭(DF1)의 클럭(CP)단과 리세트(R)단과 프리세트(P)단에 입력된다.In other words, the negative trigger time of the output Q of the JK flip-flop JF1 is delayed. Therefore, the clock is supplied in accordance with the input data, and the output terminal of the JK flip-flop (JF1) (

When sampling at the part where ")" is "low", when the input terminal J of the JK flip-flop JF1 is "high", the output terminal of the JK flip-flop JF1 (

) Changes from "high" to "low", and the output of the NAND gate NA4 becomes "high". At this time, since the input of the NAND gate NA5 is "high" one clock ahead of the normal state, the down clock input terminal 4 of the counter CNT1 is supplied one clock ahead and counts one clock time faster than when there is no data. To get started. Therefore, the down count time is one clock shorter than the normal state. That is, the rising and falling count clocks increase or decrease by one clock according to the reception data, so that the reference clock and the reception data are synchronized, so once the synchronization is synchronized, the synchronization signal is inverted past the inverter N1 through the resistor R7. After being pulled up by the resistor R4, it is input to the clock CP stage, the reset R stage, and the preset P stage of the flip-flop DF1.

이때 동기에 맞게 기준클럭에 디플립플롭(DF1)의 입력데이타단(D)의 왜곡된 상태를 보상하여 출력단(Q)으로 (5f)와 같이 출력하게 된다. 즉, T1구간에서 기준클럭(5c)신호보다 (5b)신호가 위상이 빠를때 기준클럭(5c)신호의 T4구간에서 출력을 줄이는 동작을 설명하면, 제 5 도에서 (5b)의 T1신호가 데이타 길이가 짧아져(선로의 왜곡현상으로) 기준클럭으로 사용되는 기준클럭(5c)신호보다 위상이 빠를때(앞설때)는 (5b)신호가 T1이 끝나는 시점 즉, "하이"에서 "로우"가 될때 (5e)신호가 발생된다. (5e)신호가 디플립플롭(DF2)와 (DF3)에 클럭으로 가해지면, 이때 디플립플롭(DF2)의 데이타(D)단자는 "로우"이고, 디플립플롭(DF3)의 데이타(D)단자는 "하이"이다. 상기 디플립플롭(DF3)의 출력단(

)단자는 "하이"가 되고, 디플립플롭(DF3)의 출력단(Q)단자는 "하이"가 된다. 또 JK플립플롭(JF1)의 J단자(J)(N7 출력단자)가 "로우"상태이다. 이 상태에서 카운터(CNT1)과 (CNT2)는 카운트를 계속하여 (5b)신호가 "하이"에서 "로우"가 되는 시점은 다운카운트 상태임)…10,9,8…2,1,0,0,1,2,3,…상기 다운카운트가 끝나면 다시 상승카운트를 계속하게 된다. 상승 카운트를 계속하여…47,48,49가 되면, 인버터(N7)의 출력이 "로우"에서 "하이"가 되고, 낸드게이트(NA1)의 출력은 "하이"에서 "로우"가 되고, 낸드게이트(NA2)의 출력도 "하이"에서 "로우"가 된다.[(5e)신호가 발생하지 않았으면 낸드게이트(NA1)의 출력은 "하이"에서 "로우"가 되고, 낸드게이트(NA2)의 출력도 "하이"상태를 유지하게 된다]At this time, the distorted state of the input data terminal D of the flip-flop DF1 is compensated for the reference clock and output to the output terminal Q as shown in (5f). That is, the operation of reducing the output in the T4 section of the reference clock 5c signal when the (5b) signal is out of phase with the reference clock 5c signal in the T1 section will be described with reference to FIG. When the data length becomes shorter (due to the distortion of the line), and the phase is earlier than the reference clock (5c) signal used as the reference clock (advance), the signal (5b) is "high" to "low" at the end of T1. "(E) signal is generated. (5e) When the signal is applied to the flip-flops DF2 and DF3 as a clock, at this time, the data D terminal of the flip-flop DF2 is "low" and the data D of the flip-flop DF3 The terminal is "high". An output terminal of the deflip-flop DF3

) Terminal is "high", and the output terminal Q of the flip-flop DF3 is "high". The J terminal J (N7 output terminal) of the JK flip-flop JF1 is "low". In this state, the counters CNT1 and CNT2 continue counting, and the time when the signal (5b) goes from "high" to "low" is in the down count state. 10,9,8... 2,1,0,0,1,2,3,... When the down count ends, the up count is continued again. Continue counting up… When 47, 48, and 49, the output of the inverter N7 goes from "low" to "high", and the output of the NAND gate NA1 goes from "high" to "low", and the output of the NAND gate NA2. Also, "high" is set to "low". [(5e) If no signal is generated, the output of the NAND gate NA1 is "high" to "low", and the output of the NAND gate NA2 is also "high". Maintain state]

이때 낸드게이트(NA3)의 출력은 49가 될때 클럭출력이 "하이"상태로 된다. 한편 낸드게이트(NA4)의 출력은 "로우"에서 "하이"가 된다. [(5e)신호가 발생하지 않았으면 낸드게이트(NA4)의 출력은 "로우"상태]At this time, when the output of the NAND gate NA3 becomes 49, the clock output becomes "high". On the other hand, the output of the NAND gate NA4 goes from "low" to "high". [If the (5e) signal is not generated, the output of the NAND gate NA4 is "low".]

따라서 낸드게이트(NA5) 출력신호는 (다운클럭) 정상상태보다 1주기 클럭 빨리 카운터(CNT1)에 입력된다. 따라서 (5e)신호가 없었다면, 카운터(CNT1,CNT2)의 출력값이…47,48,49,49,48,47이 되겠지만 (5e)신호에 의해 카운터(CNT1,CNT2)의 출력값은…47,48,49,48,47…이 되어 100x 클럭의 1주기만큼의 클럭길이를 짧게하는 결과가 된다.Therefore, the NAND gate NA5 output signal is inputted to the counter CNT1 one clock cycle earlier than the normal state (down clock). Therefore, if there is no (5e) signal, the output values of the counters CNT1 and CNT2 are... 47,48,49,49,48,47, but the output values of the counters CNT1 and CNT2 are determined by the signal (5e). 47,48,49,48,47... This shortens the clock length by one period of the 100x clock.

T2구간에서 기준클럭(5c)신호보다 (5b)신호가 위상이 느릴때 기준클럭(5c)신호에서 클럭을 늘이는 동작을 설명하면, 제 5 도에서 (5b)의 T2신호가 데이타 길이가 길어져 기준클럭으로 사용되는 기준클럭(5c)신호보다 위상이 느릴때 (5b)신호가 T2가 끝나는 시점 즉, ''하이"에서 ''로우"가 될때 (5e)신호 (2번째)가 발생한다. (5e)신호가 디플립플롭(DF2)와 (DF3)에 클럭으로 가해지면 이때 디플립플롭(DF2)의 데이타단(D)은 ''하이"이고, 디플립플롭(DF3)의 데이타단(D)는 "로우"이다. 상기 디플립플롭(DF2)의 출력단(

)은 "로우"가 되고 디플립플롭(DF3)의 출력단(Q)은 "로우"가 된다. 이때 카운터(CNT1,CNT2)의 동작은 …45,46,47,48,49로 상승카운트가 계속되는 중이다.When the (5b) signal is slower in phase than the reference clock (5c) signal in the T2 section, the operation of extending the clock from the reference clock (5c) signal will be described. When the phase is slower than the reference clock signal 5c used as the clock (5b), the signal (5e) (second) occurs when the signal T2 ends, that is, from `` high '' to `` low ''. (5e) When a signal is applied to the flip-flops DF2 and DF3 as a clock, the data stage D of the flip-flop DF2 is `` high '', and the data stage () of the flip-flop DF3 D) is " low " The output end of the deflip-flop DF2 (

) Becomes "low" and the output terminal Q of the deflip-flop DF3 becomes "low". At this time, the operation of the counters CNT1 and CNT2 is. The upside is continuing at 45,46,47,48,49.

카운터(CNT1,CNT2)의 출력이 49가 되면, 인버터(N7)의 출력이 "로우"에서 "하이"가 되고, 낸드게이트(NA1)의 출력은 "하이"가 계속된다. [(5e)신호가 없어서 디플립플롭(DF2)가 출력단(스 캔)이 "하이"에서 "로우"'로 바뀌지 않았다면 낸드게이트(NA1)의 출력은 "하이"에서 "로우"로 바뀐다]When the outputs of the counters CNT1 and CNT2 become 49, the output of the inverter N7 goes from "low" to "high", and the output of the NAND gate NA1 continues "high". [The output of the NAND gate NA1 changes from "high" to "low" unless the deflip-flop DF2 output stage (scan) changes from "high" to "low" because there is no signal (5e).]

따라서 낸드게이트(NA3)의 출력인 상승 카운트 클럭은 원래보다 1주기 클럭만큼 카운터(CNT1)의 상승카운트 입력에 더 가해진다. 즉…46,47,48,49,50,49,48,47…에 된다.Therefore, the rising count clock, which is the output of the NAND gate NA3, is further applied to the rising count input of the counter CNT1 by one cycle clock than the original. In other words… 46,47,48,49,50,49,48,47... Become.

원래대로 하면 (5e)신호가 없을때 카운터(CNT1,CNT2)가 49가 되면 낸드게이트(NA3) 출력이 (상승 클럭) ''하이''가 되고, 인버터(N7)의 출력이 ''하이"(JF1의 J입력)되어 다음 100x 클럭이 "로우"가 될때 JK플립플롭(JF1)의 출력단(

)이 "로우"에서 "하이" 출력단(Q)이 "하이"에서 "로우"로 바뀐다. 따라서 낸드게이트(NA1)의 출력은 디플립플롭(DF2)의 출력단(

)을 "하이"이고, 인버터(N7)의 출력이 "하이"이므로 "로우"가 되지만 (5e)신호가 입력되어 디플립플롭(DF2)의 출력단(

)이 "로우"가 되어 있으므로 카운터(CNT1,CNT2)가 49가 되어도[(N7) 출력이 "H"]낸드게이트(NA1)의 출력은 "하이"상태를 유지하고 있다.If the counter (CNT1, CNT2) becomes 49 when there is no signal (5e), the NAND gate (NA3) output becomes (high clock) `` high '' and the output of inverter N7 becomes `` high ''. (J input of JF1) and the output terminal of JK flip-flop (JF1) when the next 100x clock goes low.

) Is changed from "low" to "high" output stage (Q) from "high" to "low". Therefore, the output of the NAND gate NA1 is the output terminal of the deflip-flop DF2 (

) Is "high" and the output of the inverter N7 is "high", so it becomes "low", but the signal (5e) is inputted so that the output terminal of the flip-flop DF2 (

) Is " low ", so that even when the counters CNT1 and CNT2 are 49 [(N7) output is " H ", the output of the NAND gate NA1 remains " high ".

따라서 낸드게이트(NA3)의 출력에는 100x 클럭의 1주기만큼의 상승 클럭이 카운터(CNT1)에 입력되므로 정상보다 카운트를 한번 더 하게된다.Therefore, the rising clock of one cycle of 100x clock is inputted to the counter CNT1 at the output of the NAND gate NA3, so that the count is increased once more than normal.

상술한 바와같이 수신시 발생되는 데이타의 왜곡을 기준주파수에 의해 보상하여 수신데이타의 안정을 기할 수 있는 이점이 있다.As described above, there is an advantage that the reception data can be stabilized by compensating for the distortion of the data generated during reception by the reference frequency.

Claims

모뎀 수신기의 데이타 수신 안정화 회로에 있어서, 데이타 입력단(100)으로 입력되는 수신데이타를 위상 보정된 클럭으로 공급되어 왜곡이 보상된 데이타를 입력하는 입력부(10)와, 상기 입력부(10)로 입력되는 수신데이타로부터 위상 검출 클럭을 추출하여 클럭입력단(200)의 기준 클럭과의 위상을 비교검출하고 위상보상된 신호를 라인(21)을 통해 상기 입력부(10)의 위상 보정클럭으로 공급하는 위상비교검출부(20)와, 상기 위상비교검출부(20)의 검출 출력과 클럭입력단(200)의 기준클럭에 따라 카운팅모드를 변환하는 카운터변환부(30)와, 상기 카운터변환부(30)의 카운팅 모드 클럭 및 신호에 따라 클럭입력을 소정줄이거나 늦추어 카운팅하며 상기 위상비교검출부(20)의 위상신호를 제공하는 제1카운터부(40)와, 상기 제 1카운터부(40)의 출력캐리나 바로우를 카운팅하여 상기 카운트 변환부(30)의 모드 제어신호로 공급하는 제2카운터부(50)로 구성됨을 특징으로 하는 모뎀 수신데이타의 디지탈 피엘엘 회로를 이용한 안정화회로.In the data reception stabilization circuit of the modem receiver, an input unit (10) for inputting data compensated for distortion by supplying received data input to the data input terminal (100) with a phase corrected clock and input to the input unit (10) Phase comparison detection unit for extracting the phase detection clock from the received data to compare and detect the phase with the reference clock of the clock input terminal 200, and supply the phase-compensated signal to the phase correction clock of the input unit 10 through the line 21 A counter converting unit 30 for converting a counting mode according to the detection output of the phase comparison detecting unit 20 and a reference clock of the clock input terminal 200, and a counting mode clock of the counter converting unit 30. And a first counter unit 40 which reduces or slows down a clock input according to a signal, and provides a phase signal of the phase comparison detector 20, and an output carry or a barrow of the first counter unit 40. Counting the stabilization circuit of the digital PLL circuit of the El modem received data, characterized by consisting of a second counter unit 50 for supplying a mode control signal from the count conversion unit 30.

제 1 항에 있어서, 입력부(10)가 보정된 기준클럭을 디플립플롭(DF1)의 클럭(CP)단에 입력하고, 데이타 입력단(100)을 데이타단(D)에 연결하며, 프리세트(P)단과 리세트(R)단을 상기 클럭(CP)단으로부터 캐패시터(C4)를 통해 접지되도록 구성됨을 특징으로 하는 모뎀 수신데이타의 디지탈 피엘엘 회로를 이용한 안정화회로.The method of claim 1, wherein the input unit 10 inputs the corrected reference clock to the clock CP terminal of the flip-flop DF1, the data input terminal 100 is connected to the data terminal D, and the preset ( And a P) stage and a reset (R) stage are grounded from the clock (CP) stage through a capacitor (C4).

제 1 항에 있어서, 위상 비교 검출부(20)가 클럭입력단(200)을 JK플립플롭(JF1)의 클럭(CP)단에 연결하고, 상기 JK플립플롭(JF1)의 출력단(Q,

)에 디플립플롭(DF2,DF3)의 데이타단(D)을 각각 연결하며,상기 데이타입력단(100)으로부터 캐패시터(C1)와 저항(R5,R6)을 통해 인버터(N2)을 연결하며 상기 인버터(N2)의 출력단을 상기 디플립플롭(DF2,DF3)의 클럭(CP)단에 연결하고, 상기 JK플립플롭(JF1)의 출력단(

)으로부터 저항(R7)과 인버터(N1)을 통해 상기 디플립플롭(DF1)의 클럭(CP)단에 구성되도록 함을 특징으로 하는 모뎀 수신데이타의 디지탈 피엘엘 회로를 이용한 안정화회로.The phase comparison detecting unit 20 connects the clock input terminal 200 to the clock CP terminal of the JK flip-flop JF1, and outputs Q and the output terminal of the JK flip-flop JF1.

The data terminals D of the flip-flops DF2 and DF3, respectively, and the inverter N2 through the capacitor C1 and the resistors R5 and R6 from the data input terminal 100, respectively. The output terminal of N2 is connected to the clock CP terminal of the flip-flops DF2 and DF3, and the output terminal of the JK flip-flop JF1 (

And a resistor (R7) and an inverter (N1) at the clock CP stage of the flip-flop (DF1).

제 1 항에 있어서, 카운터 변환부(30)가 상기 제1카운트부(40)의 출력과 상기 위상비교검출부(20)의 디플립플롭(DF2)의 출력단(

)을 낸드게이트(NA1)의 입력단에 연결하고, 디플립플롭(DF3)의 출력단(Q)을 낸드게이트(NA2)의 입력단에 연결하며, 상기 JK플립플롭(JF1)의 출력단(

)과 상기 낸드게이트(NA1,NA2)의 출력단을 낸드게이트(NA3,NA4)의 입력단에 연결하고 상기 낸드게이트(NA4)의 출력단을 낸드게이트(NA5)의 입력단에 접속되도록 구성됨을 특징으로 하는 모뎀 수신데이타의 디지탈 피엘엘 회로를 이용한 안정화회로.The output terminal of the output of the first counting unit 40 and the output of the deflip-flop DF2 of the phase comparison detecting unit 20.

) Is connected to the input terminal of the NAND gate NA1, the output terminal Q of the flip-flop DF3 is connected to the input terminal of the NAND gate NA2, and the output terminal (JF1) of the JK flip-flop JF1.

) And the output terminal of the NAND gates (NA1, NA2) to the input terminal of the NAND gates (NA3, NA4) and the output terminal of the NAND gate (NA4) is configured to be connected to the input terminal of the NAND gate (NA5) Stabilization circuit using digital PL circuit of received data.

제 1항에 있어서, 제 1카운터부(40)가 상기 낸드게이트(NA3, NA5)의 출력단카운터(CNT1)의 상승/하강 카운팅 모드 클럭으로 입력하고 상기 카운터(CNT1)의 출력단(X0-X3)에 인버터(N3-N6)을 연결하고 출력단(X0,X3)에 낸드게이트(NA6)을 연결하며 상기 낸드게이트(NA6)의 출력단에 인버터(N7)을 구성함을 특징으로 하는 모뎀 수신데이타의 디지탈 피엘엘 회로를 이용한 안정화회로.The output counter (X0-X3) of the counter CNT1 according to claim 1, wherein the first counter unit 40 inputs the rising / falling counting mode clock of the output terminal counters CNT1 of the NAND gates NA3 and NA5. The inverter N3-N6 and the NAND gate NA6 to the output terminals X0 and X3, and the inverter N7 to the output terminal of the NAND gate NA6. Stabilization circuit using FIEL circuit.

제 1 항에 있어서, 제2카운터부(50)가 상기 제1카운터부(40)의 카운터(CNT1)의 출력단(X4,X5)로부터 상승/하강 카운팅 모드 클럭신호를 받아 소정카운트하는 카운터(CNT2)와, 상기 카운터(CNT2)의 출력단(X6-X8)에 인버터(N8-N10)을 연결함을 특징으로 하는 모뎀 수신데이타의 디지탈 피엘엘 회로를 이용한 안정화회로.The counter CNT2 of claim 1, wherein the second counter unit 50 receives a rising / falling counting mode clock signal from the output terminals X4 and X5 of the counter CNT1 of the first counter unit 40. And an inverter (N8-N10) connected to the output terminals (X6-X8) of the counter (CNT2).