KR900003075B1 - Digital signal and digiral synchronizing signal dividing integrated circuit - Google Patents

Digital signal and digiral synchronizing signal dividing integrated circuit Download PDF

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KR900003075B1 KR1019860007138A KR860007138A KR900003075B1 KR 900003075 B1 KR900003075 B1 KR 900003075B1 KR 1019860007138 A KR1019860007138 A KR 1019860007138A KR 860007138 A KR860007138 A KR 860007138A KR 900003075 B1 KR900003075 B1 KR 900003075B1
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Abstract

The circuit includes a first low pass filter (2) for eliminating high frequency component of input signal, a sampling circuit (3) removing curved part of the low-pass filtered synchronous signal, a first driving circuit (7) for transmitting the output signal of a comparator (6) as data with a fixed level, a resonance circuit (9) for selecting a synchronous signal with a particular frequency from synthesized video signal, and a second driving circuit (12) for modulating output signal of a comparator (11) into rectangular signal having a certain level.

Description

합성비디오 신호에 포함되어 있는 디지탈 정보신호 분리 및 디지탈 동기신호 분리용 집적회로Integrated circuit for digital information signal separation and digital synchronization signal separation included in composite video signal

제 1 도는 본 발명의 집적회로의 블럭도.1 is a block diagram of an integrated circuit of the present invention.

제 2 도는 본 발명에 따른 제 1 도의 블럭도의 구체회로도.2 is a detailed circuit diagram of the block diagram of FIG. 1 according to the present invention;

제 3 도는 제 2 도의 구체회로도의 각부의 동작파형도.3 is an operational waveform diagram of each part of the concrete circuit diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 버퍼회로 2 : 저주파필터1: buffer circuit 2: low frequency filter

3 : 샘플링회로 4 : 기억회로3: sampling circuit 4: memory circuit

5 : 임피던스 버퍼회로 6 : 비교회로5: impedance buffer circuit 6: comparison circuit

7 : 제 1 드라이브회로 8 : 증폭기7: first drive circuit 8: amplifier

9 : 공진회로 10 : 비교전압발생회로9 resonant circuit 10 comparison voltage generation circuit

11 : 비교기 12 : 제 2 드라이브회로11: comparator 12: second drive circuit

본 발명은 합성비디오 신호에 포함되어 있는 디지탈 정보신호 및 디지탈 동기신호를 검출해낼 수 있는 집적회로에 관한 것이다.The present invention relates to an integrated circuit capable of detecting digital information signals and digital synchronization signals included in a composite video signal.

통상적으로 합성 비디오 신호로 실려들어오는 정보 신호는 디지탈 정부 신호이기 때문에 한개의 신호라도 잃어버리지 않도록 하기 위하여, 합성비디오 신호중에 포함된 비디오 정보를 분리해내는 디지탈 정보신호분리회로가 필요하게 되며, 또한 정보처리를 위한 기본클럭신호의 동기를 위해 특정한 주파수로 된 디지탈 동기신호를 분리하는 회로가 필요하다.In general, since an information signal carried as a composite video signal is a digital government signal, a digital information signal separation circuit for separating video information included in the composite video signal is required in order not to lose a single signal. In order to synchronize the basic clock signal for processing, a circuit for separating the digital synchronization signal of a specific frequency is required.

그러나 종래에는 상기 합성비디오 신호로부터 디지탈 정보신호를 분리하는 기능 및 디지탈 동기신호를 분리하는 기능을 각각 다른 시스템으로 구성하였으므로 PCB면적증가 및 원가상승의 요인이 되어 왔었다.However, in the related art, the function of separating the digital information signal from the composite video signal and the function of separating the digital synchronization signal have been configured as different systems, which has been a factor of increasing PCB area and cost.

따라서 본 발명은 종래의 문제점을 해결하기 위해 상기한 두 기능을 한 시스템에 구성할 수 있는 집적회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an integrated circuit capable of configuring the above two functions in one system to solve the conventional problems.

본 발명의 다른 목적은 합성비디오 신호로부터 디지탈 정부신호를 안정되게 분리해낼 수 있고, 입력비디오 신호의 변화가 심해도 안정되게 디지탈 정보신호를 분리해낼 수 있을 뿐만 아니라 다른 정보신호와 함께 비디오 신호기간중 일정한 기간에 섞여들어오는 디지탈 동기신호를 정확하게 구별해 낼 수 있는 기능을 겸비한 집적회로를 제공함에 있다.It is another object of the present invention to stably separate digital definite signals from composite video signals, and to stably separate digital information signals even when the input video signal is severely changed. It is to provide an integrated circuit having the function of accurately distinguishing the digital synchronization signals coming into the period.

따라서 상기 목적을 수행하기 위한 본 발명은 상기 합성비디오 신호를 입력하여 전력증폭을 하는 버퍼회로와, 상기 버퍼회로의 출력에서 고주파 부분을 제거하는 능동형 저주파필터와, 상기 능동형 저주파필터의 출력에서 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로와, 상기 샘플링회로에서 출력하는 전압을 비교전압으로 기억하는 기억회로와, 상기 기억회로의 출력을 적정 레벨의 전압으로 변환하고 샘플링 기간동안 상기 비교전압을 유지하기 위한 고임피던스 버퍼회로와, 상기 기억회로로부터 입력하는 상기 비교전압과 상기 버퍼회로를 출력하는 합성비디오 신호의 데이터를 비교하며 디지탈 비디오 정보신호의 유무를 판별하는 비교회로와, 상기 비교회로의 출력을 적정 레벨의 데이터로 출력하는 제 1 드라이브회로와, 상기 합성비디오 신호를 입력하며 증폭하는 증폭기와, 상기 증폭기의 출력에서 디지탈 동기신호 발생시 공진신호를 발생하는 공진회로와, 출력을 비교하기 위한 공진회로의 출력과 비교전압 발생회로의 출력을 비교하여 디지탈 동기신호의 유무를 판별하는 비교기와, 상기 비교기의 출력을 적정 레벨의 구형파로 출력하는 제 2 드라이브 회로로 구성된 것을 특징으로 한다.Accordingly, the present invention provides a buffer circuit for inputting the composite video signal to power amplification, an active low frequency filter for removing a high frequency portion from an output of the buffer circuit, and a bend at the output of the active low frequency filter. A sampling circuit for removing the low frequency synchronization signal portion, a memory circuit for storing the voltage output from the sampling circuit as a comparison voltage, and converting the output of the memory circuit to a voltage having an appropriate level, A high-impedance buffer circuit for holding, a comparison circuit for comparing the comparison voltage input from the storage circuit with the data of the composite video signal outputting the buffer circuit, and determining the presence or absence of a digital video information signal; A first drive circuit which outputs the output as an appropriate level of data, An amplifier for inputting and amplifying the composite video signal, a resonant circuit for generating a resonance signal when a digital synchronization signal is generated at the output of the amplifier, and a digital output by comparing the output of the resonant circuit for comparing the output with the output of the comparison voltage generator circuit. And a second drive circuit for outputting the output of the comparator as a square wave of an appropriate level.

이하 본 발명을 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

상기 합성비디오 신호를 입력하여 전력증폭을 하는 버퍼회로(1)와, 상기 버퍼회로(1)의 출력에서 고주파부분을 제거하는 능동형 저주파필터(2)와, 상기 능동형 저주파필터(2)의 출력에서 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로(3)와, 상기 샘플링회로(3)에서 출력하는 전압을 비교전압으로 기억하는 기억회로(4)와, 상기 기억회로(4)의 출력을 적정 레벨의 전압으로 변환하고 샘플링 기간동안 상기 비교전압을 유지하기 위한 고임피던스 버퍼회로(5)와, 상기 기억회로(4)로부터 입력하는 상기 비교전압과 상기 버퍼회로(1)를 출력하는 합성비디오 신호의 데이터를 비교하며 디지탈 비디오 정보신호의 유무를 판별하는 비교회로(6)와, 상기 비교회로(6)의 출력을 적정 레벨의 데이터로 출력하는 제 1 드라이브회로(7)와, 상기 합성비디오 신호를 입력하며 증폭하는 증폭기(8)와, 상기 증폭기(8)의 출력에서 디지탈 동기신호 발생시 공진신호를 발생하는 공진회로(9)와, 출력을 비교하기 위한 공진회로(9)의 출력과 비교전압 발생회로(10)의 출력을 비교하여 디지탈 동기신호의 유무를 판별하는 비교기(11)와, 상기 비교기(11)의 출력을 적정레벨의 구형파로 출력하는 제 2 드라이브회로(12)로 구성된 것을 특징으로 한다.A buffer circuit (1) for inputting the composite video signal to amplify power, an active low frequency filter (2) for removing high frequency portions from the output of the buffer circuit (1), and an output of the active low frequency filter (2) Sampling circuit (3) for removing the low frequency synchronization signal portion that appears as a bend, memory circuit (4) for storing the voltage output from the sampling circuit (3) as a comparison voltage, and the output of the memory circuit (4) A composite video outputting the high impedance buffer circuit 5 for converting to a voltage of an appropriate level and maintaining the comparison voltage for a sampling period, and the comparison voltage input from the memory circuit 4 and the buffer circuit 1. A comparison circuit 6 for comparing the data of the signals and determining the presence or absence of a digital video information signal, a first drive circuit 7 for outputting the output of the comparison circuit 6 as data of an appropriate level, and the synthesized video. An amplifier 8 for inputting and amplifying a signal, a resonant circuit 9 for generating a resonant signal when a digital synchronization signal is generated at the output of the amplifier 8, and an output of the resonant circuit 9 for comparing the output Comparators 11 for comparing the output of the voltage generator circuit 10 to determine the presence or absence of a digital synchronization signal, and a second drive circuit 12 for outputting the output of the comparator 11 as a square wave of an appropriate level. It features.

따라서 상술한 구성에 의거하여 실시예를 기술하면 합성비디오 신호(a)는 합성비디오 신호 입력단자(IS)를 통해 입력되어 인가된다. 상기 버퍼회로(1)를 거친 합성비디오 신호는 비교회로(6)로 입력되는 한편 능동형 저주파필터(2)로 입력된다. 이때 상기 능동형 저주파필터(2)에 의해 입력된 합성비디오 신호는 이 신호에 실린 고주파 잡음신호가 제거되며, 능동형 저주파필터(2)로부터 출력된 고주파 잡음 신호가 제거된 합성비디오 신호는 다시 샘플링회로(3)로 입력된다.Therefore, when the embodiment is described based on the above configuration, the composite video signal a is input and applied through the composite video signal input terminal IS. The composite video signal which has passed through the buffer circuit 1 is input to the comparison circuit 6 and to the active low frequency filter 2. In this case, the synthesized video signal inputted by the active low frequency filter 2 is removed from the high frequency noise signal contained in the signal, and the synthesized video signal from which the high frequency noise signal output from the active low frequency filter 2 is removed is again sampled. 3) is entered.

상기 합성비디오 신호를 능동형 저주파필터(2)를 통해 잡음 성분은 제거되었지만, 아직 굴곡이 강하게 출력되어 나오는 동기신호 기간이 있게된다. 따라서 샘플링 회로(3)에서는 중앙처리장치(CPU)로부터 입력되는 샘플링 신호에 의해 이 기간동안은 합성비디오 신호가 기억회로(4)로 입력되지 못하게 한다.Although the noise component is removed from the composite video signal through the active low frequency filter 2, there is still a synchronization signal period in which the bending is strongly output. Therefore, the sampling circuit 3 prevents the composite video signal from being input into the memory circuit 4 during this period by the sampling signal input from the CPU.

따라서 이 기간보다 훨씬 긴 충분한 신호를 유지할 수 있는 시간을 가진 기억회로(4)에서는 동기시간 제거 샘플링 시간이 끝날때까지 거의 일정한 전압크기를 유지할 수 있게 한다. 이후 상기 기억회로(4)의 출력은 샘플링 시간동안 신호전압을 그대로 유지하기 위해 고임피던스 버퍼회로(5)로 입력되며, 상기 고임피던스 버퍼회로(5)의 출력은 다시 비교회로(6)에 입력된다.Therefore, in the memory circuit 4 having a time capable of maintaining a sufficient signal much longer than this period, it is possible to maintain a substantially constant voltage magnitude until the synchronous time elimination sampling time is over. Thereafter, the output of the memory circuit 4 is input to the high impedance buffer circuit 5 to maintain the signal voltage as it is during the sampling time, and the output of the high impedance buffer circuit 5 is input to the comparison circuit 6 again. do.

이때 비교회로(6)에서는 입력버퍼회로(1)로부터 입력하는 합성비디오 신호와 고임피던스 버퍼회로(5)로부터 입력된 비교신호의 동기 시간이 제거된 합성비디오 신호를 비교하여 두 신호의 차에 따라 디지탈 정보신호의 유무를 판별한다. 상기 비교회로(6)를 출력하는 디지탈 정보신호는 고속의 제 1 드라이브회로(7)를 통해 필요한 레벨의 디지탈 신호레벨의 구형파로 변환되어 출력된다.At this time, the comparison circuit 6 compares the composite video signal input from the input buffer circuit 1 with the composite video signal from which the synchronization time of the comparison signal input from the high impedance buffer circuit 5 is removed, and according to the difference between the two signals. The presence or absence of a digital information signal is determined. The digital information signal which outputs the comparison circuit 6 is converted into a square wave of the digital signal level of a required level through the high speed 1st drive circuit 7, and is output.

또한 증폭기(8)로 입력되는 합성비디오 신호(a)는 전압 증폭이 되며, 이 증폭된 전압은 상기 증폭기(8)의 부하로 되어 있는 공진회로(9)에 입력되어 상기 합성비디오 신호(a)중의 디지탈 동기 신호의 주파수로 공진을 하고 증폭된다.In addition, the composite video signal a input to the amplifier 8 is voltage amplified, and the amplified voltage is input to the resonant circuit 9 serving as the load of the amplifier 8 so that the composite video signal a is provided. Resonance and amplification are performed at the frequency of the digital synchronization signal.

이후 상기 공진회로(9)로부터 출력되는 공진신호의 전압과 비교전압발생회로(10)의 출력전압인 비교전압이 비교기(11)에 입력되며, 상기 비교기(11)는 상기 두 신호의 전압을 비교를 함으로써 디지탈 동기신호의 유무를 판별한다. 그리고 상기 비교기(11)로 부터 출력되는 디지탈 동기신호는 제 2 드라이브회로(12)에 입력되어 필요한 적정 레벨의 전압값으로 조정되어 출력된다.Thereafter, the voltage of the resonance signal output from the resonance circuit 9 and the comparison voltage which is the output voltage of the comparison voltage generating circuit 10 are input to the comparator 11, and the comparator 11 compares the voltages of the two signals. Determination of the presence or absence of a digital synchronization signal by using The digital synchronizing signal output from the comparator 11 is input to the second drive circuit 12 to be adjusted to a required level of voltage and output.

제 2 도는 본 발명에 따른 제 1 도의 블럭도의 구체회로도로서, 도면중 Q1-Q49 은 트랜지스터, R1-R26는 저항, C1-C7는 캐패시터이며, VCC는 전원전압, VBB는 5볼트 전원이다.2 is a detailed circuit diagram of the block diagram of FIG. 1 according to the present invention, wherein Q1-Q49 is a transistor, R1-R26 is a resistor, C1-C7 is a capacitor, V CC is a power supply voltage, and V BB is a 5 volt power supply. to be.

이중 캐패시터 C1-C7는 본 발명의 집적회로의 외부에서 접속되는 외부소자이다.The double capacitors C1-C7 are external devices connected outside of the integrated circuit of the present invention.

상술한 제 1 도의 블럭도중 버퍼회로(1)은 제 2 도의 트랜지스터 Q1-Q2 저항 R1-R2 및 캐패시터 C1의 구성부분에 대응하며, 능동형 저주파필터(2)는 트랜지스터 Q3-Q10, 저항 R3-R5 및 캐패시터 C2-C3로 구성된 부분에 대응하고, 샘플링회로(3)은 트랜지스터 Q11-Q18 및 저항 R6, R15로 구성된 부분에 대응하며, 기억회로(4)는 캐패시터 C4에 대응하고, 고임피던스 버퍼회로(5)는 트랜지스터 Q21-Q28 및 저항 R8의 구성부분에 대응하며, 비교회로(6)는 트랜지스터 Q29-Q33 및 저항 R9, R10으로 구성된 부분에 대응하며, 제 1 드라이브회로(7)는 트랜지스터 Q34-Q36 및 저항 R11-R14 로 구성된 부분에 대응하고, 증폭기(8)는 캐패시터 C5와 저항 R15-R16 및 트랜지스터 Q37-Q41로 구성된 부분에 대응하고, 공진회로(9)는 캐패시터 C6, 코일 L로 구성된 부분에 대응하며, 비교전압발생회로(10)는 저항 R20-R21에 대응하고, 비교기(11)는 캐패시터 C7, 저항 R17-R19, R22, R27 및 트랜지스터 Q42-Q46로 구성된 부분에 대응하며, 제 2 드라이브회로(12)는 저항 R23-R26, 트랜지스터 Q47-Q49로 구성된 부분에 대응한다.The buffer circuit 1 in the block diagram of FIG. 1 described above corresponds to the components of the transistors Q1-Q2 resistors R1-R2 and capacitor C1 of FIG. 2, and the active low frequency filter 2 includes transistors Q3-Q10 and resistors R3-R5. And a portion composed of capacitors C2-C3, the sampling circuit 3 corresponds to a portion composed of transistors Q11-Q18 and resistors R6, R15, the memory circuit 4 corresponds to capacitor C4, and a high impedance buffer circuit. (5) corresponds to the constituent parts of the transistors Q21-Q28 and the resistor R8, the comparison circuit 6 corresponds to the part composed of the transistors Q29-Q33 and the resistors R9 and R10, and the first drive circuit 7 is the transistor Q34. -Q36 and the portion consisting of resistors R11-R14, the amplifier 8 corresponds to the portion consisting of capacitor C5 and resistors R15-R16 and transistors Q37-Q41, and the resonant circuit 9 is made of capacitor C6, coil L Corresponding to the configured portion, the comparison voltage generating circuit 10 is a resistor R20-R 21 corresponds to 21, and the comparator 11 corresponds to a portion consisting of capacitors C7, resistors R17-R19, R22, R27, and transistors Q42-Q46, and the second drive circuit 12 includes resistors R23-R26, transistors Q47-Q49. Corresponds to the part consisting of.

한편 제 3(a)-(i)는 본 발명에 따른 구체회로도인 제 2 도의 각 동작 파형도이며, 도면중 T1은 동기시간, T2는 버어스트 신호기간, T3는 디지탈 동기신호기간, T4는 디지탈 정보신호기간이다.3 (a)-(i) are the respective operational waveforms of FIG. 2, which is a specific circuit diagram according to the present invention, wherein T1 is a synchronization time, T2 is a burst signal period, T3 is a digital synchronization signal period, and T4 is Digital information signal period.

이하 제 2 도의 본 발명에 따른 구체회로도를 제 3 도의 파형도를 참조하여 상세히 설명한다.Hereinafter, a detailed circuit diagram according to the present invention of FIG. 2 will be described in detail with reference to the waveform diagram of FIG. 3.

합성비디오 신호 입력단자 IS로 입력된 제 3 도(a)의 합성비디오 신호(a)는 버퍼회로(1)의 직류차단용 결합 캐패시터 C1을 통해 트랜지스터 Q1의 베이스에 인가되는 동시에 증폭기(8)의 결합 캐패시터 C5를 통해 트랜지스터 Q37의 베이스로 각각 입력된다.The composite video signal a of FIG. 3 (a) input to the composite video signal input terminal I S is applied to the base of the transistor Q1 through the coupling capacitor C1 for blocking the DC of the buffer circuit 1 and at the same time the amplifier 8 Are respectively input to the base of transistor Q37 through the coupling capacitor C5.

상기 버퍼회로(1)의 저항 R1 및 R2는 트랜지스터 Q1의 바이어스 설정용 저항이며, 트랜지스터 Q2는 트랜지스터 Q1의 에미터의 능동부하로 작용을 한다. 따라서 합성비디오 신호 입력단자 IS를 통해 입력된 합성비디오 신호(a)는 상기 입력 임피던스가 높은 버퍼회로(1)에 의해 통상의 전압 파형으로서 버퍼회로(1)를 출력하게 된다.The resistors R1 and R2 of the buffer circuit 1 are resistors for bias setting of the transistor Q1, and the transistor Q2 acts as an active load of the emitter of the transistor Q1. Therefore, the composite video signal a input through the composite video signal input terminal I S outputs the buffer circuit 1 as a normal voltage waveform by the buffer circuit 1 having the high input impedance.

이후 제 3 도(a)에 표시한 디지탈 신호가 실려있는 합성비디오 신호는 버퍼회로(1)를 통해 능동형 저주파필터(2)로 입력된다. 능동형 저주파필터(2)는 수동형 저주파형필터 저항 R3, R4 및 캐패시터 C2, C3로 리드 래그 밴드 패스필터에 의한 2차 능동형 저주파필터가 된다. 여기서 트랜지스터 Q3-Q10 및 저항 R5으로 구성된 부분은 차동증폭기의 역할을 하며, 캐패시터 C2, C3 및 저항 R3,R4에 의한 공진에너지 소모를 이 증폭기가 보충해 주는 역할을 하게 된다.Thereafter, the composite video signal carrying the digital signal shown in FIG. 3 (a) is input to the active low frequency filter 2 through the buffer circuit 1. The active low frequency filter 2 is a passive low frequency filter resistor R3, R4 and capacitors C2, C3, which becomes a secondary active low frequency filter by a lead lag band pass filter. The part consisting of transistors Q3-Q10 and resistor R5 acts as a differential amplifier, and this amplifier compensates for the resonance energy consumption by capacitors C2, C3 and resistors R3, R4.

상기의 능동형 저주파필터(2)의 출력 파형은 제 3 도(b)에 도시한 파형(b)로 능동형 저주파필터(2)에서 출력하여 샘플링회로(3)의 트랜지스터 Q14의 베이스로 입력된다. 한편 CPU의 출력신호로서 입력단자 IU로 입력되는 제 3 도 (c)의 동기신호 샘플링펄스(c)가 CPU로부터 샘플링회로(3)의 저항 R15을 통해 트랜지스터 Q11의 베이스로 입력된다. 따라서 능동형 저주파필터(2)를 출력하는 제 3 도(b)의 파형(b)중 삼각파의 굴곡을 갖는 동기부분에는 제 3 도(c)와 같은 샘플링 신호(c)가 트랜지스터 Q11의 베이스로 입력하게 되고, 이 샘플링 기간동안 트랜지스터 Q11는 "온"상태가 되므로 트랜지스터 Q13는 "오프"상태가 되어 트랜지스터 Q14및 Q15가 모두 "오프"상태로 되며, 제 3 도(b)의 신호(b)가 샘플링회로(3)의 트랜지스터 Q14의 베이스로 입력되지 못한다. 따라서 트랜지스터 Q14 및 Q15가 "오프"상태이므로 기억회로(4)의 캐패시터 C4에 충전된 전압은 트랜지스터 Q24의 베이스 에미터 및 트랜지스터 Q21 를 통해 방전을 하게 되고, CPU 로부터 샘플링 신호가 없는 "로우"상태가 트랜지스터 Q11의 베이스로 입력되면 트랜지스터 Q11는 "오프"상태가 되고 트랜지스터 Q13는 "온"상태가 되므로 전원전압이 트랜지스터 Q18를 통해 기억회로(4)의 캐패시터 C4로 충전을 하게 되므로 제 3 도(d)와 같은 파형을 이루게 된다. 그러나 이 샘플링 기간에 있어서의 제 3 도(d)와 같은 기억회로(4)의 캐패시터지의 전압변화는 그리 큰 변화가 아니므로 동작상 전혀 지장을 주지 않는다.The output waveform of the active low frequency filter 2 is output from the active low frequency filter 2 as the waveform b shown in FIG. 3 (b) and input to the base of the transistor Q14 of the sampling circuit 3. On the other hand, the synchronous signal sampling pulse c of FIG. 3 (c), which is input to the input terminal I U as the output signal of the CPU, is input from the CPU to the base of the transistor Q11 through the resistor R15 of the sampling circuit 3. Accordingly, the sampling signal c as shown in FIG. 3 (c) is input to the base of the transistor Q11 in the synchronous portion having the triangular wave in the waveform b of FIG. 3 (b) which outputs the active low frequency filter 2. In this sampling period, the transistor Q11 is in the "on" state, so the transistor Q13 is in the "off" state, so that the transistors Q14 and Q15 are both in the "off" state, and the signal (b) of FIG. It cannot be input to the base of the transistor Q14 of the sampling circuit 3. Therefore, since the transistors Q14 and Q15 are in the "off" state, the voltage charged in the capacitor C4 of the memory circuit 4 discharges through the base emitter and the transistor Q21 of the transistor Q24, and the "low" state without a sampling signal from the CPU. Is input to the base of transistor Q11, transistor Q11 goes into the " off " state and transistor Q13 goes into the " on " state, so that the power supply voltage is charged to capacitor C4 of the memory circuit 4 through transistor Q18. d) form the same waveform. However, the change in the voltage of the capacitor of the memory circuit 4 as shown in FIG. 3 (d) in this sampling period is not so large a change in operation.

또한 트랜지스터 Q21 및 Q23 및 저항 R8으로 구성되는 정전류회로에서 트랜지스터 Q21의 콜렉터에 흐르는 소오스 전류의 양이 저항 R8을 크게해 줌으로서, 아주 작은 값으로 조정해 놓으면 상기 CPU로부터 입력하여 샘플링 기간중의 트랜지스터 Q24의 베이스로 통해 흐르는 전류의 양은 극히 적게 되므로 제 3 도 (d)의 전압 변화를 극히 미약하게 할수 있게된다.In addition, in the constant current circuit composed of transistors Q21 and Q23 and resistor R8, the amount of source current flowing through the collector of transistor Q21 increases the resistance R8. When the voltage is adjusted to a very small value, the transistor is input from the CPU during the sampling period. Since the amount of current flowing through the base of Q24 is extremely small, it is possible to make the voltage change in FIG. 3 (d) extremely small.

한편 고임피던스 버퍼회로(5)는 차동 트랜지스터 Q24와 Q25를 사용하여 트랜지스터 Q26과 Q27로 구성된 정전류원을 능동부하로 사용함으로써 충분한 전압증폭을 하고, 그 출력이 트랜지스터 Q28의 베이스로 입력된다. 트랜지스터 Q28과 Q22는 에미터 폴로워증폭기를 구성하고, 트랜지스터 Q22는 Q23과 함께 정전류 회로를 구성하는 상기 에미터플러워 증폭기의 능동부하로 사용된다.On the other hand, the high impedance buffer circuit 5 uses a constant current source composed of the transistors Q26 and Q27 as the active load using the differential transistors Q24 and Q25 to provide sufficient voltage amplification, and its output is input to the base of the transistor Q28. Transistors Q28 and Q22 constitute an emitter follower amplifier, and transistor Q22 is used as an active load of the emitter power amplifier which forms a constant current circuit together with Q23.

따라서 입력 임피던스가 높게 되고 출력 임피던스가 낮은 버퍼회로를 구성한다. 그러므로 고임피던스 버퍼회로(5)는 상술한 바와같이 기억회로(4)에 기억된 전압변화가 극히 미약하게 변동하도록 샘플링 기간동안 유지하여 상기 기억회로(4)에 기억된 비교전압을 비교회로(6)의 트랜지스터 Q30의 베이스로 입력시키는 역할을 하게 된다.Therefore, a buffer circuit with high input impedance and low output impedance is constructed. Therefore, the high impedance buffer circuit 5 maintains the comparison voltage stored in the memory circuit 4 for the sampling period so that the voltage change stored in the memory circuit 4 fluctuates extremely small as described above. ) Into the base of transistor Q30.

상기 비교회로(6)는 트랜지스터 Q29-Q33 및 저항 R9, R10으로 구성되며, 상술한 바와같이 기억회로(4)에 기억된 비교전압이 트랜지스터 Q30의 베이스로 입력되며, 트랜지스터 Q31의 베이스에는 버퍼회로(1)를 통해 출력하는 제 3(a)와 같은 데이터 신호가 입력하게 된다. 따라서 제 3 도(e)에 도시한 바와같이 데이터신호(e)가 트랜지스터 Q31의 베이스에 입력되고, 기억회로(4)로부터 고임피던스 버퍼회로(5)를 통해 비교전압(f)가 트랜지스터 Q30의 베이스로 입력되므로, 버퍼회로(1)에서 전압 증폭된 데이터신호(e)보다 낮게 고임피던스 버퍼회로(5)에서 설정해 주면 비교회로(6)는 데이터신호(e)에 대해 상기 비교신호(f)가 도시한 바와같이 변화되므로 데이터의 기준 오프세트 전위가 급작히 변동해도 지장없이 데이터를 분리해낼 수 있다. 그러므로 데이터신호(e)가 있을때에는 트랜지스터 Q31의 콜렉터에 흐르는 전류가 크게 되므로, 트랜지스터 Q34는 오프되고 또한 트랜지스터 Q36도 "오프"상태가 되어 출력단자 0P에는 VBB의 전압이 나타나게 되고, 데이터신호(e)가 없을시에는 트랜지스터 Q31의 콜렉터에는 트랜지스터 Q31의 콜렉터에 흐르는 전류보다 훨씬 작게되므로, 트랜지스터 Q34는 "온"상태가 되고 또한 트랜지스터 Q36도 "온"상태가 되어 출력단자 0P에 출력하는 전압도 없게 된다. 따라서 상기 비교회로(6)는 3도(f)와 같이 디지탈 정보인 데이터(g)가 출력을 하게 되며, 제 1 드라이브회로(7)의 출력은 통상의 TTL사용전압(최대 5볼트)으로 데이터를 출력할 수 있게 된다.The comparison circuit 6 is composed of transistors Q29-Q33 and resistors R9, R10. As described above, the comparison voltage stored in the memory circuit 4 is input to the base of the transistor Q30, and the buffer circuit is provided at the base of the transistor Q31. The same data signal as the third (a) output through (1) is inputted. Accordingly, as shown in FIG. 3E, the data signal e is input to the base of the transistor Q31, and the comparison voltage f is transferred from the memory circuit 4 through the high impedance buffer circuit 5 to the transistor Q30. Since it is input to the base, if the high impedance buffer circuit 5 is set lower than the data signal e amplified by the buffer circuit 1, the comparison circuit 6 compares the data signal e with the comparison signal f. Since is changed as shown in the figure, even if the reference offset potential of the data changes abruptly, the data can be separated without interruption. Therefore, since the data signal (e) is the current flowing in the transistor Q31 collector greatly when there, the transistor Q34 is turned off also the transistor Q36 also is an "off" state, the output terminal 0 P there are displayed the voltage V BB, the data signal so much smaller than the current when there flows to the collector of the transistor Q31 the collector of the transistor Q31 there is (e), the transistor Q34 is the "on" condition also the transistor Q36 also becomes "on" state to output to the output terminal 0 P There is no voltage. Therefore, the comparison circuit 6 outputs data g as digital information as shown in FIG. 3 (f), and the output of the first drive circuit 7 is data at a normal TTL voltage (maximum 5 volts). Can be printed.

또한 증폭회로(8)의 결합 캐패시터 C5를 통해 트랜지스터 Q37의 베이스로 합성비디오 신호(a)가 입력되면, 동상으로 트랜지스터 Q38의 베이스로 입력되고 트랜지스터 Q38로 증폭되어 트랜지스터 Q38의 콜렉터를 통해 공진회로(9)로 입력된다. 여기서 트랜지스터 Q39, Q40, Q41는 정전류 회로가 되며, 트랜지스터 Q39 및 Q40는 각각 트랜지스터 Q37 및 Q38의 능동부하의 역할을 하게된다.In addition, when the composite video signal a is input to the base of the transistor Q37 through the coupling capacitor C5 of the amplifying circuit 8, it is input into the base of the transistor Q38 in phase, and amplified by the transistor Q38 and resonated through the collector of the transistor Q38 9) is entered. The transistors Q39, Q40, and Q41 become constant current circuits, and the transistors Q39 and Q40 serve as active loads of the transistors Q37 and Q38, respectively.

한편 공진회로(9)는 상기 증폭회로(8)의 부하가 되기도 한다. 따라서 상기 합성 비디오신호(a)는 디지탈 동기신호의 주파수에서 공진하도록 캐패시터 C6와 코일 L로 구성된 공진회로(9)로 입력되며, 이로 인해 공진회로(9)에서 합성비디오 신호(a)의 디지탈 동기시간(T3)에서 공진회로 증폭되어 제 3 도 (g)의 (h)와 같은 신호가 중간전압(K)에 실려 출력하게 된다. 이때의 중간전압(K)에 실려 출력하게 된다.The resonant circuit 9 may also be a load of the amplification circuit 8. Therefore, the composite video signal a is input to the resonant circuit 9 composed of the capacitor C6 and the coil L to resonate at the frequency of the digital synchronization signal. As a result, the digital video synchronization of the composite video signal a is performed in the resonant circuit 9. At the time T3, the resonant circuit is amplified so that a signal such as (h) of FIG. At this time, it is loaded on the intermediate voltage (K).

이와같이 디지탈 동기신호의 주파수로 공진된 제 3 도 (g)의 신호(h)는 비교기(11)의 결합 캐패시터 C7를 통해 트랜지스터 Q42의 베이스로 상기 신호(h)의 반전된 신호로 입력된다. 이때 저항 R18-R19은 모두 같은 저항값을 가지므로 트랜지스터 Q42의 베이스에서 중간전압(K)는 VCC/2가 된다. 또한 비교전압 발생회로(10)의 저항 R20과 R21도 같은 값을 갖는 저항이므로, 비교기(11)의 트랜지스터 Q43의 베이스에 입력하는 전압을 VCC/2의 일정값이 된다. 이때 제 2 드라이브회로(12)의 트랜지스터 Q47의 베이스 전압이 최대일때, 트랜지스터 Q48로 이루어진 제너전압과 트랜지스터 Q47, Q49로 이루어진 두개의 베이스 에미터 전압의 합이되고, 트랜지스터 Q49는 "온"이 되어 출력단자 0에는 "로우"상태가 된다. 따라서 이때 트랜지스터 Q47을 통해 과전류가 흐르는 것을 방지하기 위해 저항 R24을 보호저항으로 사용하고, 트랜지스터 Q46전류 소오스를 사용하여 트랜지스터 Q47의 베이스 전압을 제 3 도 (h)의 (i)의 크기로 하기 위해 저항 R24을 통해 전류를 흘려준다. 따라서 트랜지스터 Q48가 포화가 되는 것을 방지해준다.The signal h of FIG. 3 (g) resonated at the frequency of the digital synchronization signal in this manner is input to the base of the transistor Q42 as the inverted signal of the signal h through the coupling capacitor C7 of the comparator 11. At this time, since the resistors R18-R19 all have the same resistance value, the intermediate voltage K becomes V CC / 2 at the base of the transistor Q42. In addition, since the resistors R20 and R21 of the comparison voltage generating circuit 10 have the same values, the voltage input to the base of the transistor Q43 of the comparator 11 is a constant value of V CC / 2. At this time, when the base voltage of the transistor Q47 of the second drive circuit 12 is the maximum, the sum of the zener voltage composed of the transistor Q48 and the two base emitter voltage composed of the transistors Q47 and Q49 becomes, and the transistor Q49 becomes “on”. Output terminal 0 is turned "low". Therefore, at this time, in order to prevent the overcurrent flowing through the transistor Q47, the resistor R24 is used as a protection resistor, and the transistor Q46 current source is used to make the base voltage of the transistor Q47 the size of (i) in FIG. 3 (h). Flow current through resistor R24. This prevents transistor Q48 from becoming saturated.

따라서 트랜지스터 Q47의 베이스로 입력하는 제 3 도 (g)의 (h)신호의 반전된 신호는 비교기(11)의 트랜지스터 Q42와 Q43의 작동에 의해 트랜지스터 Q42의 베이스 입력전압이 트랜지스터 Q43의 베이스 입력전압보다 작을 때에는 트랜지스터 Q47의 베이스 전압은 제 3 도 (h)의 VCC전압이 되게되고, 그 반대일때는 제 3 도(h)의 파형이 트랜지스터 Q47의 베이스에 나타난다.Therefore, the inverted signal of the signal (h) of FIG. 3 (g) input to the base of the transistor Q47 has the base input voltage of the transistor Q42 changed by the operation of the transistors Q42 and Q43 of the comparator 11. When smaller, the base voltage of the transistor Q47 becomes the V CC voltage of FIG. 3 (h). On the contrary, the waveform of FIG. 3 (h) appears on the base of the transistor Q47.

따라서 트랜지스터 Q47의 베이스로 입력하는 동기신호의 파형은 제 3 도(h)의 (i)와 같이 상부의 신호는 (e)전압 이상이 제거되고 하부만이 나오게 된다. 즉 (i)신호가 (e)신호일때는 트랜지스터 Q47, Q48 및 Q49을 "온"시키고 (e)신호 이하일때는 트랜지스터 Q47, Q48, 및 Q49이 "오프"되어 제 3 도(i)의 신호(j)를 얻게 되는데 이 신호가 바로 디지탈 동기신호이다. 이때 저항 R24과 R25은 스위칭 동작에 의한 축적전하를 방전시켜 스위칭동작을 빠르게 하기 위한 것이다. 또한 트랜지스터 Q44, Q45, Q46은 정전류 회로가 된다.Therefore, in the waveform of the synchronization signal input to the base of the transistor Q47, as shown in (i) of FIG. 3 (h), the upper signal is removed from the voltage (e) and only the lower part comes out. That is, when the signal (i) is the signal (e), the transistors Q47, Q48, and Q49 are "on", and when the signal (e) is less than or equal to the signal (e), the transistors Q47, Q48, and Q49 are "off", so that the signal j of FIG. This signal is the digital sync signal. At this time, the resistors R24 and R25 are for discharging the accumulated charge by the switching operation to speed up the switching operation. In addition, the transistors Q44, Q45, Q46 become constant current circuits.

상술한 바와같이 본 발명은 디지탈 정보신호를 분리해 내기 위한 비교레벨을 비디오 신호의 변화에 따라 같이 변동할 수 있는 비교레벨 샘플링 방법이므로 변동이 심한 외부회로에 대해서도 안정되게 신호를 분리해낼 수 있으며, 주파수 특성이 좋지 않은 PNP트랜지스터를 사용하지 않으므로서 높은 주파수의 디지탈 동기신호도 안정되게 출력시킬 수 있고, 디지탈 정보신호 분리 및 디지탈 동기신호분리 기능을 한 시스템으로 집적하므로서 PCB면적감소와 원가 공수의 절감의 효과를 얻을 수 있다.As described above, the present invention is a comparison level sampling method that can change the comparison level for separating the digital information signal according to the change of the video signal, so that the signal can be stably separated even in the external circuit with high fluctuations. It is possible to stably output high frequency digital synchronous signals without using PNP transistors with poor frequency characteristics, and to reduce PCB area and cost reduction by integrating digital information signal separation and digital synchronous signal separation functions into one system. The effect can be obtained.

Claims (1)

합성비디오 신호에 포함된 디지탈 정보신호 및 디지탈 동기신호를 분리하는 집적회로에 있어서, 상기 합성비디오 신호를 입력하여 전력증폭을 하는 버퍼회로(1)와, 상기 버퍼회로(1)의 출력에서 고주파 부분을 제거하는 능동형 저주파필터(2)와, 상기 능동형 저주파필터(2)의 출력에서 굴곡으로 나타나는 저주파의 동기신호 부분을 제거하는 샘플링회로(3)와, 상기 샘플링회로(3)에서 출력하는 전압을 비교전압으로 기억하는 기억회로(4)와, 상기 기억회로(4)의 출력을 적정 레벨의 전압으로 변환하고 샘플링 기간동안 상기 비교전압을 유지하기 위한 고임피던스 상기 기억회로(4)로부터 입력하는 상기 비교전압과 상기 버퍼회로(1)를 출력하는 합성비디오 신호의 데이터를 비교하며 디지탈 비디오 정보신호의 유무를 판별하는 비교회로(6)와, 상기 비교회로(6)의 출력을 적정 레벨의 데이터로 출력하는 제 1 드라이브회로(7)와, 상기 합성비디오 신호를 입력하며 증폭하는 증폭기(8)와, 상기 증폭기(8)의 출력에서 디지탈 동기신호 발생시 공진신호를 발생하는 공진회로(9)와, 출력을 비교하기 위한 공진회로(9)의 출력과 비교전압 발생회로(10)의 출력을 비교하여 디지탈 동기신호의 유무를 판별하는 비교기(11)와, 상기 비교기(11)의 출력을 적정 레벨의 구형파로 출력하는 제 2 드라이브회로(12)로 구성된 것을 특징으로하는 합성비디오 신호에 포함되어 있는 디지탈 정보신호 분리 및 디지탈 동기신호 분리용 집적회로.An integrated circuit for separating a digital information signal and a digital synchronization signal included in a composite video signal, the integrated circuit comprising: a buffer circuit (1) for inputting the composite video signal to amplify power, and a high frequency portion at an output of the buffer circuit (1) Active low frequency filter (2) for removing the signal, a sampling circuit (3) for removing a portion of the low frequency synchronization signal appearing as a bend at the output of the active low frequency filter (2), and the voltage output from the sampling circuit (3) A memory circuit 4 for storing the comparison voltage and a high impedance input for converting the output of the memory circuit 4 into a voltage of an appropriate level and for maintaining the comparison voltage for a sampling period; A comparison circuit 6 for comparing the comparison voltage with data of the composite video signal outputting the buffer circuit 1 and determining the presence or absence of a digital video information signal, and the comparison circuit 6 A first drive circuit 7 for outputting the output of the data as appropriate level data, an amplifier 8 for inputting and amplifying the composite video signal, and a resonance signal when a digital synchronization signal is generated at the output of the amplifier 8. A comparator 11 for comparing the generated resonant circuit 9 with the output of the resonant circuit 9 for comparing the output and the output of the comparison voltage generating circuit 10 to determine the presence or absence of a digital synchronization signal; An integrated circuit for digital information signal separation and digital synchronization signal separation included in a composite video signal, characterized by comprising a second drive circuit (12) for outputting the output of (11) as a square wave of an appropriate level.
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