KR900001533B1

KR900001533B1 - 동기화 데이타 링크제어(sdlc)의 제어장치

Info

Publication number: KR900001533B1
Application number: KR1019870006184A
Authority: KR
Inventors: 오범석; 김명규
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-06-18
Filing date: 1987-06-18
Publication date: 1990-03-12
Also published as: KR890001305A

Abstract

내용 없음.

Description

동기화 데이타 링크제어(SDLC)의 제어장치

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

제3도는 본 발명에 따른 초기화 흐름도.

* 도면의 주요부분에 대한 부호의 설명

10 : SDLC콘트롤러 20 : 중앙처리장치

30 : 수신드라이버 40 : 송신드라이버

50 : 디램 60 : 다이렉터 메모리 엑세스 제어기

70 : 앤드게이트 80 : 직접메모리 억세스 논리기

90, 100 : 제1, 2래치회로 110 : 트랜시버

120, 130 : 제3, 4래치회로 140 : 버스드라이버

150, 160 : 제5, 6래치회로 170 : 프로그램 어블 주변장치 인터페이스

180 : 양방향 트랜시버 190 : 인버터

200 : 지연회로 220 : 디코더

본 발명은 동기화 데이타링크 제어(SDLC : Synchronous Data Link Control) 프로토콜을 제어하기 위한 회로에 관한 것으로서, 특히 SDLC콘트롤러 전용회로를 이용하여 하드웨어적으로 SDLC를 수행할 수 있는 회로에 관한 것이다. BSC(Binary Synchronous Communication)는 1960년대에 설계되어 그 당시의 응용요건을 대부분 충족시켰는데 이런 응용여건에서는 원격스테이션에 이용자들이 위치하는 수가 많았고 따라서 반이중방식이면 충분하였다.

그러나 사회가 발전함에 따라 전송요건과 응용이 더 복잡하여지고 요구사항이 많아짐에 따라 과거의 프로토콜들의 장점을 유지하면서 더 진보된 프로토콜에 대한 필요성이 성숙하였다. 이러한 여건에서 1970년대 초에 선을 보인 SDLC프로토콜은 언급한 BSC의 많은 제한조건들을 해결하여 주었고, IBM은 이를 시점으로 자체 고유의 SNA(System Network Architecture)라는 컴퓨터통신 아키텍처를 발전시켜 나가며 IBM컴퓨터들의 텔레프로세싱(Teleprocessing)부문을 강화시켜 판매시장을 확대하는 계기가 되었으며 다른 컴퓨터 공급업체도 SDLC를 근간으로 해서 각자의 비트방식 프로토콜을 개발하여 발표하기에 이르렀다.

SDLC 일반개념을 살펴보면 다음과 같다. 모든 SDLC 데이터링크는 반드시 주국과 종속국이 있는데 전자는 명령을 하달하고 응답을 요구하며 데이터링크를 제어하는 책임이 있으며 후자는 명령을 수신하고 응답을 보낸다. 데이터링크 상에서의 모든 통신은 주국에서 한개이상의 종속국으로 가고 또한 종속국으로부터 주국으로 가는데 어떤 한 시점에서는 오직 한개의 주국만이 있을수 있다.

SDLC의 전송상태는 데이터링크상에 존재하는 다른 조건들을 편리하게 기술하기 위해 과도상태(transient state), 휴지상태(idle state), 동작상태(active state)의 3가지 기본적인 전송상태로 나눌수 있는데 어느 한 시점에서는 셋중에 오직 한 상태만이 존재할 수 있다. 과도상태는 통신채널이 초기 전송전상태, 즉 하나의 국이 전송을 위한 준비중인 상태에 있는 것을 말한다.

그리고 휴지상태는 데이터링크가 동작상태에 있으나(즉 과도상태가 끝나고) 현재는 어떠한 SDLC 제어나 정보의 전송이 없을때를 말하며 국은 연속적으로 15개의 "1"을 수신하였을때 휴지상태의 연속이라는 것을 감지하여 계속해서 "1"을 수신한다.(SDLC방식에서는 제어나 정보 메세지를 전송하지 않고 있는 국이라도 통신채널에 신호는 보낸다. 채널 구성에 따라 다음과 같은 적당한 휴지상태를 나타낸다.

ｏ 반이중(half duplex)의 주 또는 종속국-no signal

ｏ 전이중(full duplex)멀티포인트 종속국-no signal

ｏ 전이중(full duplex)멀티포인트 주국-전부 "1"

ｏ 전이중(full duplex)point-to-point의 주 또는 종속국- 전부 "1"

동작상태는 국이 정보나 데이터링크 제어신호(이상뒤에 설명할 "전송프레임")을 전송하거나 수신하고 있는 상태를 말하며 과도상태(transient state)도 휴지상태(idle state)도 아니다. 동작상태는 또한 flag가 수신되고 있는 상태일때도 존재하며 이 경우에는 어떠한 정보도 교환되지 않은 채 그 데이터링크는 동작상태에 있게 된다.

전이중 데이터링크는 동시에 양쪽 방향의 채널을 제공할 수 있으므로 이런 데이터 링크는 어떤 시점에서 각 방향으로 서로 다른 상태에 있을 수 있다(예를들어 한쪽에서는 동작상태이고 다른 한쪽에서는 휴지상태). 전송 프레임은 SDLC 데이타링크상에서 이동되는 모든 제어 및 메세지는 "프레임"이라 불리는 특정한 양식으로 구성되어지는데, 이것은 수신국으로 하여금 전송이 시작하고 끝나는 것을 가르쳐 그 전송으로 인하여 무슨 작용을 해야하며, 그 국을 위한 특정한 정보 그리고 그 프레임이 에러없이 수신되었는가를 점검하는 데이터를 제공해 주는데, 프레임형식(Frame Format)을 다음과 같이 구성되어 있다. 프레임의 시작을 나타내는 시작 표시기(flag)와, 프레임을 송수신하는 종속국을 나타내는 주소부(address field)와, 독특한 프레임의 성격을 기입하는 제어부(control field)와, 수신국이 프레임전송의 정확도를 점검하게 해주는 프레임검사 시컨스부(FCS field)와, 프레임의 마지막을 나타내는 끝맺음 표시기(flag)로 여기서 각 부(flag)들은 8비트 또는 이의 배수로 표현된다.

상기한 바와 같은 종래의 SDLC 수행은 프로토콜(Protocal)에 따라 소프트 웨어적으로 구성한 후에 프로토콜 구동용 전용 마이크로 프로세서를 사용하여 컴퓨터간의 데이타통신을 수행하여 왔었다. 즉 프로토콜을 소프트 웨어적으로 수행하기 위해서는 제1도와 같은 회로에서 롬(ROM)에 SDLC프로그램을 내장하여 소프트웨어적으로 수행하여 왔었다. 그러므로 하나의 SDLC 전용프로토콜 시스템이 필요하였다.

이에 따라 시스템이 구성이 복잡해지고 원가상승의 문제점이 있었다. 따라서 본 발명의 목적은 SDLC 콘트롤러를 사용하여 퍼스널 컴퓨터에 내장된 기존의 프로세서를 이용하여 하드웨어적으로 SDLC기능을 수행할 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 제2도는 본 발명에 따른 회로도로서 SDLC기능을 전용으로 수행기능을 SDLC 콘트롤러(10)와, 퍼스널 컴퓨터에 내장되어 있으면서 상기 SDLC 콘트롤러(10)를 제어하는 중앙처리장치(20)와, 모뎀(도시하지 않았음)으로부터 수신데이타를 받아 상기 SDLC콘트롤러(10)로 드라이빔 하는 수신드라이버(30)와, 상기 SDLC콘트롤러(10)로부터 모뎀으로 송신데이타를 완충하는 송신드라이버(40)와, 송수신용 데이타를 랜덤으로 저장할 수 있는 디램(50)과, 상기 디램(50)의 데이타를 상기 중앙처리장치(20)의 제어권 없이 직접 억세스 할 수 있는 다이렉터 메모리 억세스 제어기(DMAC)(60)와, 상기 SDLC 콘트롤러(10)에서 SDLC 프레임으로부터 화일(File)을 전송하거나 수신할시 데이타 입출력 요구신호를 출력하여 AND화하는 앤드게이트(70)와, 상기 앤드게이트(70)의 출력에 따라 상기 다이렉터 메모리 억세스 제어기(60)에서 직접 메모리 억세스(DMA) 요구신호를 출력하는 직접 메모리 억세스 논리기(80)와, 상기 직접 메모리 억세스 논리기(80)의 출력에 따라 상기 직접 메모리 억세스(이하 DMA라 칭함) 제어기(60)에서 디램(50)을 직접 억세스할 시 상기 DNA 제어기(60)에서 발생된 어드레스 신호를 래치하는 제1, 2래치회로(90, 100)와, 상기 중앙처리장치(20)의 출력 어드레스신호(AD₀-AD₇)를 인버터(N₁)의 출력에 따라 트랜시빙(Transceiving)하는 트랜시버(110)와, 상기 중앙처리장치(20)의 출력 어드레스신호(AD₀-AD₁₅)를 래치하는 제3, 4래치회로(120,130)와, 상기 트랜시버(110)의 출력을 드라이빙하는 버스드라이버(140)와, 상기 제1-4래치회로(90-130)의 래치된 어드레스가 상기 디램(50)의 번지를 지정하도록 래치하는 제 5,6래치회로(150,160)과, 프로그램어블하게 주변장치와 인터페이싱 할 수 있도록 핸드세이킹 신호 및 인터럽터 신호를 제어하는 프로그램어블 주변장치 인터페이스회로(170)와, 상기 트랜시버(110) 어드레스 신호와 SDLC콘트롤러(10)의 데이타를 양방향으로 제어하는 양방향 트랜시버(180)와, 상기 제3래치회로(120)의 출력을 반전하는 인버터(190)와, 상기 디램(50)의 로우(ROW)와 칼럼(Columm)을 선택하기 위해 선택 지연신호를 발생하는 지연회로(200)와, 상기 양방향 트랜시버(180)와 인버터(190)의 입출력을 제어하는 오아게이트(210)와, 상기 제4래치회로(130)의 출력을 디코딩하여 상기 오아게이트(210), 지연회로(200), 프로그램어블 주변장치 인터페이스회로(170)를 제어하는 디코더(220)으로 구성된다. 제3도는 본 발명에 따른 제2도의 초기화 흐름도이다.

따라서 본 발명의 구체적 일실시예를 제2, 3도를 참조하여 상세히 설명하면 공중망(PSTN : Public Switched Telephone Network)을 통한 아나로그신호가 모뎀에서 디지털로 변조되어 수신드라이버(30)을 통해 SDLC콘트롤러(10)로 입력되면 SDLC콘트롤러(10)는 순수한 데이타 화일만을 분리하여 입력한다. 상기 데이타는 데이타 버스를 통해서 DMA제어기(60)가 가르치는 디램(50)에 기억시킨다.

그런데 SDLC콘트롤러(10)로 데이타가 입력되기전 제3도 초기화 흐름도에 의해 중앙처리장치(20)가 (3a)과정에서 SDLC 콘트롤러(10)에서는 SDLC프로토콜에 따라 각 레지스터는 송수신 포멜 및 통신규격 전송속도에 따라 세팅하고, (3b)과정에서 DMA제어기(60)의 채널을 세팅하며, (3c)에서 프로그램어블 주변장치 인터페이스회로(170)를 세팅한다. 그리고 중앙처리장치(20)는 사용자가 로딩시킨 프로그램을 수행하여 일반기능의 퍼스널 컴퓨터 기능을 수행한다.

상기한 바와 같이 SDLC프로토콜로서 데이타를 통신할시 즉, SDLC프레임으로 화일을 전송하거나 수신할 경우 중앙처리장치(20)에서는 제3래치회로(13)을 통해 명령어를 출력하여 디코더(220)에서 디코딩한다. 이때 디코더(220)의 출력단(Y₀)이 프로그램어블 주변장치 인터페이스회로(170)을 제어하여 SDLC콘트롤러(100)의 해당 데이타 코딩방식으로 세트한다. 그리고 SDLC콘트롤러(10)의 데이타 요구입출력(DRQI, DRQO)신호를 앤드게이트(70)에 입력하는데, 이때 데이타 요구입출력신호를 동시에 요구할 수 없으므로 "로우"가 출력된다. 이 신호가 DMA논리기(80)에 입력되면 각 출력단으로 "로우"가 출력되어 DMA제어기(60)의 DMA요구신호단을 액티브하고, 제 1, 2래치회로(90,100)을 인에이블한다. 상기 액티브상태의 DMA요구신호를 받은 DMA제어기(60)은 버스요구신호를 중앙처리장치(20)의 홀드(HOLD)단자에 인가하여 상기 중앙처리장치(20)를 홀딩하며 상기 홀드 인식신호를 DMA 제어기(60)의 버스인식신호단에 인가한다.

이후부터는 중앙처리장치(20)의 버스는 트라이 스테이트가 되고 버스의 마스터 포토세서는 DMA 제어기(60)가 된다. 만일 디램(50)상의 정보를 SDLC 프레임으로 할 경우에는 DMA제어기(60)가 발생하는 어드레스가 제1, 2래치회로(90,100)를 통해 제5, 6래치회로(150,160)을 통해 디램(50)의 번지를 지정하여 디코더(220)의 출력(Y₀)에 의해 오아게이트(210)에서 논리화되어 양방향 트랜시버(180)를 제어하여 SDLC제어기(10)의 수신된 데이타를 데이타버스

와 열려진 양방향 트랜시버(180)를 통해 버스드라이버(150)에서 드라이빙되어 디코더(220)에서 로우와 칼럼을 선택하여 지정된 어드레스에 따라 데이타를 디램(50)에 저장한다. 그리고 디램(50)에 저장된 데이타를 SDLC제어기로(10)로 보내고자 할 경우 DMA제어기(60)가 출력한 어드레스의 지정에 의해 지정한 번지의 데이타가 SDLC 제어기(10)으로 보내진다. 그러면 SDLC제어기(10)에서는 디램(50)으로부터 받은 데이타를 SDLC프레임으로 만든후에 RS-232C으로 모뎀에 전송한다. 즉 SDLC프레임으로 구성된 디램(50)상의 데이타는 모뎀을 통해서 외부로 전송하게 된다. 데이타 송수신이 완료된 후에는 SDLC콘트롤러(10)의 데이타요구 입출력신호(DRQI, DRQO)가 액티브되지 않게 되어서 버스제어권을 중앙처리장치(20)로 넘겨져 버스 마스터는 중앙처리장치(20)가 되며 이때부터는 고유의 퍼스널 컴퓨터로서 동작을 한다. 또 어드레스 블럭을 중앙처리장치(20)가 억세스하는 소자를 선택하여 프로그램어블 주변장치 인터페이스회로(170)의 출력포트는 SDLC프레임 전송시 코딩모드를 선택한다.

상술한 바와같이 SDLC를 제어하는 프로토콜 전용 시스템이 필요치 않고 단지 퍼스널 컴퓨터에 확장 슬롯 하나를 간단히 이용하여 SDLC콘트롤러에 의해 하드웨어적으로 SDLC프로토콜을 간단히 수행할 수 있는 이점이 있다.

Claims

SDLC기능을 전용으로 수행기능을 SDLC콘트롤러(10)와, 퍼스널 컴퓨터에 내장되어 있으면서, 상기 SDLC콘트롤러(10)를 제어하는 중앙처리장치(20)와, 모뎀(도시하지 않았음)으로부터 수신 데이타를 받아 상기 SDLC콘트롤러(10)로 드라이빙하는 수신드라이버(30)와, 상기 SDLC콘트롤러(10)로부터 모뎀으로 송신데이타를 완충하는 송신드라이버(40)와, 송수신용 데이타를 램덤으로 저장할 수 있는 디램(50)과, 상기 디램(50)의 데이타를 상기 중앙처리장치(20)의 제어권 없이 억세스 할 수 있는 다이렉터 메모리 억세스 제어기(DMAC)(60)와, 상기 SDLC콘트롤러(10)에서 SDLC프레임으로부터 화일(File)을 전송하거나 수신할 시 데이타 입출력 요구신호를 출력하여 AND화하는 앤드게이트(70)와, 상기 앤드게이트(70)의 출력에 따라 상기 다이렉터 메모리 억세스 제어기(60)에서 직접 메모리 억세스(DMA) 요구신호를 출력하는 직접 메모리 억세스 논리기(80)와, 상기 직접 메모리 억세스 논리기(80)의 출력에 따라 상기 직접 메모리 억세스(이하 DMA라 칭함) 제어기(60)에서 디램(50)을 직접 억세스할시 상기 DMA 제어기(60)에서 발생된 어드레스 신호를 래치하는 제1, 2래치회로(90,100)와, 상기 중앙처리장치(20)의 출력 어드레스신호(AD₀-AD₇)를 인버터(N₁)의 출력에 따라 트랜시빙(Transceiving)하는 트랜시버(110)와, 상기 중앙처리장치(20)의 출력 어드레스 신호(A₀-A₁₅)를 래치하는 제3, 4래치회로(120,130)와, 상기 트랜시버(110)의 출력을 드라이빙하는 버스드라이버(140)와, 상기 제1-4래치회로(90-130)의 래치된 어드레스가 상기 디램(50)의 번지를 지정하도록 래치하는 제5, 6래치회로(150,160)와, 프로그램어블하게 주변장치와 인터페이싱할 수 있도록 핸드세이킹 신호 및 인터럽터 신호를 제어하는 프로그램 어블 주변장치 인터페이스회로(170)와, 상기 트랜시버(110) 어드레스신호와 SDLC콘트롤러(10)의 데이타를 양방향으로 제어하는 양방향 트랜시버(180)와, 상기 제3래치회로(120)의 출력을 반전하는 인버터(190)와 상기 디램(50)의 로우(ROW)와 칼럼(Columm)를 선택하기 위해 선택지연신호를 발생하는 지연회로(200)와, 상기 양방향 트랜시버(180)와 인버터(190)의 입출력을 제어하는 오아게이트(210)와, 상기 제4래치회로(130)의 출력을 디코딩하여 상기 오아게이트(210), 지연회로(200), 프로그램어블 주변장치 인터페이스회로(170)를 제어하는 디코더(220)으로 구성함을 특징으로 하는 회로.