Claims (6)
4차군 디지틀 다중화 계위에서 검출기는 140mb/s데이터를 140MHZ로 분주하여 구동하고 직렬로 연결된 3개의 플립플롭은 상기 데이터를 읽으며 첫번째 플립플롭의 출력은 140/3MHZ로 구동되고 이와 직렬로 플립플롭(Q 02)(Q 12)(Q 22)(Q 32)(Q 42)으로 상기 데이터를 읽고, 두번째 플립플롭의 출력은 140/3MHZ로 구동되고 이와 직렬로 연결된 플립플롭(Q 01)(Q 11)(Q 21)(Q 31)(Q 41)으로 상기 데이터를 읽고, 세번째 플립플롭의 출력은 140/3MHZ로 구동되고 이와 직렬로 연결된 플립플롭(Q 00)(Q 10)(Q 20)(Q 30)으로 상기 데이터를 읽는 것을 특징으로 하는 직접형 검출기를 사용한 병렬식 프레임 동기회로.In a fourth-order digital multiplexing system, the detector drives 140 mb / s of data at 140 MHZ, the three flip-flops in series read the data, and the output of the first flip-flop is driven at 140/3 MHZ and in series with the flip-flop (Q). Read the data with (Q 12) (Q 22) (Q 32) (Q 42), and the output of the second flip-flop is driven at 140 / 3MHZ and connected in series with this flip-flop (Q 01) (Q 11) Read the data with (Q 21) (Q 31) (Q 41), and the output of the third flip-flop is flip-flop (Q 00) (Q 10) (Q 20) 30) A parallel frame synchronization circuit using a direct detector, characterized in that for reading the data.
제 1 항에 있어서, 프레임 동기신호(111110100000)를 3 비트씩 나누어 병렬로 검출할때 140mb/s데이터에 대한 140/3MHZ클럭의 위상에 따라 3가지로 분주되며 이는 The method of claim 1, wherein the frame synchronization signal 111110100000 is divided into three bits according to the phase of the 140 / 3MHZ clock for 140 mb / s data when the frame synchronization signal 111110100000 is divided in three bits.
를 각각 논리적으로 노아(NOR)시킴으로써 상기 프레임 동기신호를 3가지 분주중 어느경우에도 검출할 수 있도록 한 것을 특징으로 하는 직접형 검출기를 사용한 병렬식 프레임 동기회로. A logical frame synchronizing circuit using a direct detector, characterized in that logically NOR to detect the frame synchronizing signal in any of three divisions.
5차군 디지틀 다중화 계위에서 검출기는 565mb/s데이터를 565MHZ로 구동하고 직렬로 연결된 4개의 플립플롭은 상기 데이터를 읽으며 상기 4개의 플립플롭의 출력은 565/4MHZ로 구동되고 이와 직렬로 연결된 플립플롭(Q 03)(Q13)(Q23)(Q 33)과, 플립플롭(Q 02)(Q 12)(Q 22)(Q 32)R과, 플립플롭(Q 01)(Q 11)(Q21)(Q 31)과, 플립플롭(Q 00)(Q 10)(Q 20)으로 각각 데이터를 읽는것을 특징으로 하는 직접형 검출기를 사용한 병렬식 프레임 동기회로.In fifth-order digital multiplexing, the detector drives 565mb / s data at 565MHZ, four flip-flops in series read the data, and the outputs of the four flip-flops are driven at 565 / 4MHZ and connected in series with the flip-flops. Q 03) (Q13) (Q23) (Q 33), flip-flop (Q 02) (Q 12) (Q 22) (Q 32) R, flip-flop (Q 01) (Q 11) (Q21) ( A parallel frame synchronization circuit using a direct detector, characterized in that Q 31) and flip-flops (Q 00) (Q 10) (Q 20) are respectively read.
제 3 항에 있어서, 프레임 동기신호(111110100000)를 4비트씩 나누어 병렬로 검출할때 565mb/s데이터에 대한 565/4MHZ클럭의 위상에 따라 4가지로 분주되며 이는 The method of claim 3, wherein the frame synchronization signal 111110100000 is divided into four bits according to the phase of the 565 / 4MHZ clock for the 565mb / s data when the frame synchronization signal 111110100000 is detected in parallel.
을 각각 논리적으로 노아(NOR)시킴으로써 프레임 동기신호를 3가지 분주중 어느 경우에도 검출할 수 있도록 한 것을 특징으로 하는 직접형 검출기를 사용한 병렬식 프레임 동기회로. A parallel frame synchronization circuit using a direct detector, characterized in that each frame is logically NOR so that the frame synchronization signal can be detected in any of three divisions.
프레임 동기모드 제어기에서 프레임 동기검출기의 출력은 게이트(G 1)와 클립플롭(D 4)을 통하여 플립플롭(RS 0)의 세트단자(S)와 게이트(NOR 1)에 인가되고, 상기 게이트(NOR 1)는 프레임계수기(U 0)와 플립플롭(D 3)(D 1)을 통하여 신호를 입력받아 그 출력은 상기 플립플롭(RS 0)의 리세트단자(RS)에 인가하고, 상기 플립플롭(RS 0)의 출력은 플립플롭(D 2)을 통하여 게이트(NOR 0)를 거쳐 상기 프레임 계수기(U 0)에 접속됨과 동시에 동이모드안정기(U 5)의 플립플롭(D 5~D 8)을 통하여 게이트(NOR 2)(NOR 3)를 거쳐 플립플롭(RS 1)에 접속되어 상기 게이트(NOR 0)의 출력에 따라 상기 프레임 계수기(U 0)가 인에이블/디스에이블 되는 것을 특징으로 하는 직접형 검출기를 사용한 병렬식 프레임 동기회로.In the frame sync mode controller, the output of the frame sync detector is applied to the set terminal S and the gate NOR 1 of the flip-flop RS 0 through the gate G 1 and the clip flop D 4. NOR 1 receives a signal through a frame counter U 0 and a flip-flop D 3 (D 1), and its output is applied to a reset terminal RS of the flip-flop RS 0. The output of the flop RS 0 is connected to the frame counter U 0 via the gate NOR 0 through the flip flop D 2 and at the same time the flip flop D 5 to D 8 of the same mode stabilizer U 5. Is connected to flip-flop RS 1 via gate NOR 2 and NOR 3 so that the frame counter U 0 is enabled / disabled according to the output of gate NOR 0. Parallel frame synchronization circuit using direct type detector.
제 5 항에 있어서, 게이트(NOR 0)의 출력이 0가 되어 프레임 계수기(U 0)를 인에이블 시킨후 한 프레임후마다 플립플롭(D3)(D1)을 통하여 게이트(NOR1)에 입력되도록 상기 프레임 계수기(U 0)의 출력에 음(Negative)의 펄스를 발생시키며 플립플롭(RS 0)의 출력은 플립플롭 (D 2)을 통하여 동기모드안정기(U 5)의 플립플롭(D 5~D 8)에 직렬로 연결되고, 상기 플립플롭(D 5~D 8)의 클럭으로는 프레임계수기(U 0)의 출력인 동기펄스를 사용하는 것을 특징으로 하는 직접형 검출기를 사용한 병렬식 프레임 동기회로.6. The method of claim 5, wherein the output of the gate NOR 0 becomes 0 so that the frame counter U 0 is enabled and is input to the gate NOR1 through the flip-flop D3 and D1 every frame. A negative pulse is generated at the output of the frame counter U 0, and the output of the flip-flop RS 0 is flip-flops D 5 to D of the synchronous mode stabilizer U 5 through the flip flop D 2. 8) a parallel frame synchronization circuit using a direct detector, which is connected in series and uses a synchronous pulse which is an output of the frame counter U 0 as the clock of the flip-flops D 5 to D 8. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.