KR890000714Y1 - Digital tuner interface integrated circuit - Google Patents
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Abstract
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Description
제1도는 본 고안에 따른 집적회로의 실제사용시를 예시한 블럭도.1 is a block diagram illustrating the actual use of the integrated circuit according to the present invention.
제2도는 본 고안에 따른 집적회로의 구체회로도.2 is a detailed circuit diagram of an integrated circuit according to the present invention.
제3도는 제2도의 각부의 동작 파형도.3 is an operational waveform diagram of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
7 : 제1리코더 8 : 파워 출력회로7: first recorder 8: power output circuit
9 : 제2디코더 10 : 출력드라이브회로9: second decoder 10: output drive circuit
21 : 튜우너 22 : 중앙처리장치21: tuner 22: central processing unit
23 : 외부회로23: external circuit
본 고안은 테레비죤수상기의 디지탈 튜밍시스템에서 중앙처리장치(이하CPU라함)를 중심으로 텔레비죤 방송중에 있음을 선택할 수 있는 선국과 선국시의 튜너제어와의 인터페이스를 할 수 있는 집적회로에 관한 것이다.The present invention relates to an integrated circuit capable of interfacing with a tuner control at the time of station selection and a tuner control at the time of television broadcasting in a digital tuning system of a TV receiver.
일반적으로 디지탈 튜닝시스템을 내장하고 있는 텔레비죤수상기에는 제어를 위한 CPU를 중심으로 이 CPU와 다른 시스템을 연결하여 주기 위한 많은 주변회로가 필요하게 된다.In general, a television receiver having a digital tuning system requires a large number of peripheral circuits for connecting the CPU and other systems centering on the CPU for control.
따라서 여러개의 개별소자를 사용하여 CPU를 다른 시스템과 연결하고 있는 종래의 방법은 회로가 복잡해지고 신뢰성이 낮으며, 부피가 커지며 제작공정이 많아 원가가 높아 고가인 것이 많았다.Therefore, the conventional method of connecting a CPU to another system by using several individual elements has been complicated and low in reliability, bulky, and expensive to manufacture due to the large number of manufacturing processes.
따라서 본 고안은 높은 신뢰도가 요구되는 선국회로와 디코더회로를 사용하여 시스템 동작의 신뢰성을 높일 수 있는 인터페이스 집적회로를 제공함에 있다.Accordingly, the present invention provides an interface integrated circuit that can increase the reliability of a system operation by using a tuning circuit and a decoder circuit requiring high reliability.
이하 본 고안을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안에 따른 집적회로와 외부회로를 접속하여 실제 사용시의 일 실시예를 나타낸 블럭도 있다.1 is a block diagram showing an embodiment in actual use by connecting an integrated circuit and an external circuit according to the present invention.
제1도중 위상반전회로(1), 저주파필터회로(2), 동기분리회로(3), 정전류발생회로(4), 위상보상회로(5)및 동기신호선별회로(6)로 구성된 부분은 본 출원인에 의해 출원된 출원번호 특허 85-5141호에 기재된 발명과 동일한 회로이다.The first inverted phase inversion circuit (1), low frequency filter circuit (2), synchronous separation circuit (3), constant current generating circuit (4), phase compensation circuit (5) and the synchronization signal selection circuit (6) It is the same circuit as the invention described in the application number patent 85-5141 filed by the applicant.
정방향 합성 비디오신호(a)가 위상반전회로(1)에 입력되어 이 위상 반전회로 (1)로 부터 출력된 역방향 합성 비디오신호는 저주파필터(2)에서 불필요한 고주파의 비디오 신호가 제거되며, 동기분리회로(3)에 입력되어 이 동기분리회로 (3)에서 분리 출력된 동기신호는 정전류 발생회로(4)를 작동시켜 동기시간마다 정전류가 발생하게하고 이 전류신호는 위상 보상회로(5)에서 동기신호 선별회로(6)로 입력되는 F.B.T신호의 위상과 같게 보상되며, 이 신호를 F.B.T신호로 동기신호 선별회로(6)에서 샘플링하는 방법으로 무방송 채널시의 동기 잡음신호와 구별하여 선국신호를 출력한다.The forward composite video signal a is input to the phase inversion circuit 1 and output from the phase inversion circuit 1 so that the unnecessary high frequency video signal is removed from the low frequency filter 2, and the synchronous separation is performed. The synchronous signal input to the circuit 3 and separated and output from the synchronous separation circuit 3 operates the constant current generating circuit 4 so that a constant current is generated every synchronous time, and this current signal is synchronized in the phase compensation circuit 5. The signal is compensated in the same manner as the phase of the FBT signal input to the signal selection circuit 6, and this signal is sampled by the synchronization signal selection circuit 6 as the FBT signal to distinguish the preset signal from the synchronization noise signal in the broadcast-free channel. Output
이 선국 신호는 CPT(22)로 입력되어 채널 선국과 AFC조절등을 하는 기능의 신호원으로 사용된다.This tuning signal is input to the CPT 22 and used as a signal source for function of channel tuning and AFC control.
결국 안테나(20)을 통해 튜너(21)로 입력된 신호가 발생하게 하는 비디오 신호는 CPU의 전압제어에 의해 선택되는 채널에 의해 발생하게 되는데 선국신호는 CPU가 채널변환을 위해 전압을 계속증가시키거나 하강시킬때 방송이 있는 위치이므로 큰 전압변화를 중지하라는 신호가 되고 CPU는 이 신호가 입력됨에 따라 AFT신호를 이용 미세조정을 하게 된다.As a result, the video signal generated by the signal input to the tuner 21 through the antenna 20 is generated by the channel selected by the voltage control of the CPU. The tuning signal causes the CPU to continuously increase the voltage for channel conversion. It is a signal to stop the big voltage change because it is the position of broadcasting when it is lowered or lowered, and the CPU makes fine adjustment using the AFT signal as this signal is input.
또한 CPU(22)는 외부조정 입력(24)의 신호에 따라 튜너(21)를 조정하게 되며, 일반적으로 튜너의 BU,BH,BL,BHY중 한곳을 선택 동작전류를 공급하게 된다.In addition, the CPU 22 adjusts the tuner 21 according to the signal of the external adjustment input 24, and generally supplies the selected operating current to one of the tuners BU, BH, BL, and BHY.
따라서 CPU(22)는 상술한 선국신호에 따라 방송중에 있는 텔레비죤방송국의 선국이 되었을때 외부조정입력(24)에서 입력되는 상기의 4가지의 장소중 어느 장소로 튜너 조정을 하라는 명령을 입력하면 상기 CPU(22)는 제1디코더(7)에 상기 지정장소를 지적시키는 신호를 입력시키고 이 제1디코더(7)는 상기 CPU(22)의 명령을 받아 상기 지정장소로 튜우너구동용 파워출력회로(8)로 신호를 입력시켜 튜우너 (21)를 조정하게 된다.Therefore, when the CPU 22 inputs a tuner adjustment command to any one of the four places input from the external adjustment input 24 when the TV station is tuned to the broadcasting station according to the above-described tuning signal, The CPU 22 inputs a signal indicating the designated place to the first decoder 7, and the first decoder 7 receives a command from the CPU 22 to power the tuner driving power output circuit to the designated place. The tuner 21 is adjusted by inputting a signal into (8).
한편 제2디코더(9)도 또한 상기 CPU(22)로 부터 명령신호를 받아 다른 외부회로(23)에 CPU(22)의 명령을 출력 드라이브회로(10)를 통해 전달하게 된다.On the other hand, the second decoder 9 also receives a command signal from the CPU 22 and transmits the command of the CPU 22 to the other external circuit 23 through the output drive circuit 10.
제2도는 본 고안에 따른 집적회로의 구체회로도이다.2 is a detailed circuit diagram of an integrated circuit according to the present invention.
상술한 제1도의 블럭도중 위상반전회로(1)는 제2도의 트랜지스 Q1-Q5와 저항 R1-R6에 대응하고, 저주파 필터(2)는 저항R5와 캐패시터(C1)에 대응하며, 동기 분리회로(3)는 트랜지스터 Q6-Q7과 저항 R7-R8에 대응하고, 정전류발생회로(4)는 트랜지스터 Q8-Q9에 대응하며, 위상보상회로(5)는 저항R11과 캐패시터C3에 대응하고 , 동기신호 선별회로(6)는 트랜지스터 Q10-Q24와 저항 R12-R21및 캐패시터 C4에 대응한다.The phase inversion circuit 1 of the block diagram of FIG. 1 described above corresponds to the transistors Q 1 -Q 5 and resistors R 1 -R 6 of FIG. 2, and the low frequency filter 2 has a resistor R 5 and a capacitor C 1 . The synchronous isolation circuit 3 corresponds to transistors Q 6 -Q 7 and resistors R 7 -R 8 , the constant current generating circuit 4 corresponds to transistors Q 8 -Q 9 , and the phase compensation circuit 5 ) Corresponds to a resistor R 11 and a capacitor C 3 , and the synchronization signal selector circuit 6 corresponds to a transistor Q 10 -Q 24 , a resistor R 12 -R 21, and a capacitor C 4 .
또한 제1디코더는 트랜지스터 Q25-Q32와 저항 R22-R33에 대응하고, 파워출력회로 (8)는 트랜지스터 Q33-Q52와 저항 R34-R49에 대응하고, 제2디코더(9)는 트랜지스터 Q53-Q60과 저항 R62-R78에 대응한다.In addition, the first decoder corresponds to the transistors Q 25 -Q 32 and the resistors R 22 -R 33 , and the power output circuit 8 corresponds to the transistors Q 33 -Q 52 and the resistors R 34 -R 49 , and the second decoder ( 9) corresponds to transistors Q 53 -Q 60 and resistors R 62 -R 78 .
도면중 Vcc는 전원전압이며, VEE는 파워 트랜지스터,Q37,Q42,Q50을 출력시 포화시키기 위한 전원으로 트랜지스터 Q50의 콜렉터 인가전압Vcc보다 약2VD(1.4V) 정도 높은 전원을 사용한다.In the figure Vcc is the power supply voltage, V EE is about 2V D than the power transistor, Q 37, Q 42, Q 50 to the collector voltage applied to the power supply for saturation in the output transistor Q 50 Vcc ( Use a power supply as high as 1.4V).
이것은 집적회로내에서 파워 트랜지스터가 전력을 소모하며 발열함으로서 생기는 회로 동작의 불안정성을 없애기 위함이다.This is to eliminate the instability of the circuit operation caused by the power transistor consumes power and generates heat in the integrated circuit.
제3도 (a)-(d)는 본 고안에 따른 구체회로도인 제2도의 각 부분의 파형도와 논리도를 나타낸 것이다.3 (a)-(d) show waveforms and logic diagrams of respective portions of FIG. 2, which are concrete circuit diagrams according to the present invention.
제3도(a)는 트랜지스터 Q1베이스로 입력되는 비디오신호(a)와 잡음신호(b)를 나타낸 도면이며, 제3도 (b)는 저항 R9를 통해 입력되는 F.B.T. 펄스를 나타낸 것이고, 제3도(c)는 제3도(a)의 비디오 신호(a)와 잡음신호(b)에 대한 트랜지스터 Q24의 콜랙터의 출력 d와 e를 보인 도면이다.FIG. 3 (a) shows a video signal a and a noise signal b inputted to the transistor Q 1 base, and FIG. 3 (b) shows an FBT pulse inputted through the resistor R 9 . FIG. 3C shows the outputs d and e of the collector of transistor Q 24 for the video signal a and the noise signal b of FIG.
제3도(d)는 제1디코더(7)의 입력저항 R22와 R28로 각각 f,g 상태의 신호가 CPU(22)로부터 시간T1,T2,T3,T4에 따라 변동되며, 입력될때 파워트랜지스터 Q37,Q42, Q47,Q50이 차례로 h,i,j,k와 같이 전류를 드라이브하는 상태를 나타낸 것이며, 또한 제2디코더의 입력저항 R50과 R56으로 각각ℓ,상태의 신호가 CPU(22)로 부터 입력될때 출력 트랜지스터 Q65,Q70,Q75,Q80의 콜렉터의 전압상태를 차례로 n,o,p,q와 같은 상태가 됨을 보인 도면이다.FIG. 3D shows the input resistors R 22 and R 28 of the first decoder 7, respectively. The signals in the f and g states vary from the CPU 22 according to the times T 1 , T 2 , T 3 , and T 4 . When input, power transistors Q 37 , Q 42 , Q 47 and Q 50 show the state of driving current as h, i, j, k in order, and also the input resistors R 50 and R 56 of the second decoder. ℓ, respectively When the signal of the state is input from the CPU 22, the voltage state of the collectors of the output transistors Q 65 , Q 70 , Q 75 , Q 80 is in the same state as n, o, p, q.
이하 제2도의 구체회로도를 제3도(a)-(d)의 파형도를 참조하여 상세히 설명한다.Hereinafter, the specific circuit diagram of FIG. 2 will be described in detail with reference to the waveform diagrams of FIGS. 3A to 3D.
제2도의 상단회로도인 위상반전회로(1), 저주파필터회로(2), 동기분리회로 (3), 정전류발생회로(4), 위상보상회로(5) 및 동기신호 선별회로(6)호 구성된 부분은 본 출원인이 출원한 발명과같은 구성으로서 입력단자 I1으로 제3도(a)와 같은 방송국 선국 시의신호인 비디오신호(a)가 입력되면 위상반전회로(1)에 의해 제3도(a)의 비디오신호와 역상이 되는 신호가 저항R5와 캐패시터 C1으로 구성된 저주파 필터회로(2)에 입력되어 고주파의 잡음이 제거되고 동기분리회로(3)의 결합 콘덴서 C2로 입력된다.Composed of a phase inverting circuit (1), a low frequency filter circuit (2), a synchronous separation circuit (3), a constant current generating circuit (4), a phase compensation circuit (5), and a synchronous signal selection circuit (6), which are upper circuit diagrams of FIG. The part is the same as the invention filed by the present applicant, and when the video signal a, which is a signal at the time of broadcasting station selection as shown in Fig. 3 (a), is input to the input terminal I 1 , A signal inversely opposite to the video signal of (a) is input to the low frequency filter circuit 2 composed of the resistor R 5 and the capacitor C 1 to remove high frequency noise and to be input to the coupling capacitor C 2 of the synchronous separation circuit 3. .
동기분리회로(3)의 결합 콘덴서C2와 트랜지스터 Q6은 클램핑회로로서 상기 잡음이 제거된 제3도(a)의 비디오 신호와 역상이 되는 신호의 동기신호 부분이 트랜지스터 Q7의 베이스의 최대 포화전압에 클램프되며, 이 클램프된 부분에 의해 트랜지스터 Q7이 도통되어 동기 신호가 분리된다.Coupling capacitor C 2 and the transistor Q 6 in the sync separation circuit 3 is the noise is removed, a third degree (a) up to the base of the video signal and the synchronizing signal parts of which the reverse phase signal transistor Q 7 of a clamping circuit It is clamped to the saturation voltage, and the clamped portion conducts transistor Q 7 to isolate the synchronous signal.
따라서 클램프된 부분에 의한 트랜지스터 Q7의 도통으로 인해 동기시간중 정전류 발생회로(4)의 트랜지스터 Q9의 콜렉터에는 전류가 흘러 위상보상회로(5)의 캐패시터(C3)에 충전 전압이 생기게 된다.Therefore, due to the conduction of the transistor Q 7 by the clamped portion, current flows through the collector of the transistor Q 9 of the constant current generating circuit 4 during the synchronous time, thereby generating a charging voltage in the capacitor C 3 of the phase compensation circuit 5. .
한편 입력단자 I2롤 저항 R9를 통해 입력하는 F.B.T 신호는 제3도 (b)에 도시한 파형으로서 트랜지스터 Q14의 베이스로 입력을 하게 된다.On the other hand, the FBT signal input through the input terminal I 2 roll resistor R 9 is input to the base of the transistor Q 14 as the waveform shown in FIG.
따라서 저항 R13,R14,R19로 구성되는 분압회로에 의해 트랜지스터 Q13과 Q15의 베이스에는 기준비교전압이 입력하게 되며, 상기 캐패시터 C3에 충전된 전압과 상기 비교전압에 의해 비교되고, 또한 트랜지스터 Q14의 베이스로 입력되는 F.B.T신호와 트랜지스터 Q15의 베이스에 인가되는 비교전압과에 의해 샘플링 된 위상과 동일하게 캐패시터C3를 조정하여 일치시키게 된다.Therefore, a reference comparison voltage is input to the bases of the transistors Q 13 and Q 15 by a voltage divider circuit composed of resistors R 13 , R 14 , and R 19 , and is compared with the voltage charged in the capacitor C 3 by the comparison voltage. Also, capacitor C 3 is adjusted to match with the phase sampled by the FBT signal input to the base of transistor Q 14 and the comparison voltage applied to the base of transistor Q 15 .
따라서 확실하게 동기신호를 포착하고 결국 출력단자O1에는 영의전압을 갖게 된다.Therefore, the synchronization signal is surely captured, and the output terminal O 1 has a zero voltage.
따라서 방송국 선국시에는 상기 선국회로의 출력은 제3도(c)와 같이 O의 상태가 되고, 무방송의 선국을 하였을때에는 출력단자O1에는 일정한 전압이 제3도(c)와 같이 출력하게 된다.Therefore, when the broadcasting station is tuned, the output of the tuning circuit is in the state of O as shown in FIG. 3 (c). When the station is tuned without broadcasting, a constant voltage is output to the output terminal O 1 as shown in FIG. do.
따라서 이 신호는 제1도에 도시한 바와 같이 CPU(22)로 입력되어 선국이 되고 안됨을 명령해 주는 신호로 사용된다.Therefore, this signal is input to the CPU 22 as shown in FIG. 1 and used as a signal for instructing that tuning should not be performed.
한편 제3도 (d)에 도시한 바와 같이 시간 T3에 있어서의 신호 f와g가 각각 제1디코더회로(7)의 입력단자I3와 I4로 입력하면 시간T3에 있어서의 신호f는 “1”상태이고, 신호g는“0”의 상태이므로 트랜지스터 Q27과Q30이 “온”상태가 되고 트랜지스터 Q26과 Q31이 “오프”상태가 되므로 파워출력회로(8)의 트랜지스터 Q44와Q43이 “온”상태가 되고, 따라서 트랜지스터 Q40과Q41로 구성된 복합 트랜지스터가 “온”상태가 되고, 따라서 트랜지스터 Q47의 에미터 출력단자oj로 전류를 드라이브할 수 있게 되고 시간T3에 있어서 트랜지스터Q37,Q42,Q50의 에미터 출력단자oh,oi,ok로는 전류를 드라이브할 수 없게 되므로 제4도(d)의 시간T3중에 신호상태인 h-k의 전류 파형도를 갖게 된다.Meanwhile, the signal in FIG. 3 (d) one time T 3 the signal f, and when g is inputted to the first input terminals I 3 and I 4 of the decoder circuit 7, the time T 3 in the as shown in f Is the "1" state, and the signal g is the "0" state, so the transistors Q 27 and Q 30 are in the "on" state, and the transistors Q 26 and Q 31 are in the "off" state. Q 44 and Q 43 are in the "on" state, so the composite transistor consisting of transistors Q 40 and Q 41 is in the "on" state, so that the current can be driven to the emitter output terminal oj of transistor Q 47 . transistor Q 37 at time T 3, Q 42, the emitter output terminal of Q 50 oh, oi, ok roneun therefore not be able to drive the current FIG. 4 (d) the time T 3 the signal state of the current waveform of the hk of You have a degree.
나머지시간 T2,T2또는 T4의 시간중에도 마찬가지 방법으로 출력단자 oh-ok로는 CPU(22)로 부터의 명령신호인 제4도(d)의 신호 f와g 에 의해 각각 어느한 출력단자로 전류를 드라이브할 수 있게 된다.In the same manner during the remaining time T 2 , T 2 or T 4 , the output terminal oh-ok is one of the output terminals, respectively, by the signals f and g of FIG. 4 (d) which are command signals from the CPU 22. To drive the current.
또한 제2디코더(9)의 입력단자 I5와 I6으로 CPU(22)의 명령신호인 제4도(d)의 시간 T3중의 ℓ과과 같은 신호가 입력하면 시간 T3중의 ℓ의 신호는 “1”상태의 신호는 “0”상태이므로 트랜지스터 Q55와Q58이 “온”상태가되고 트랜지스터Q54와 Q59가 “오프”상태가 되므로 출력드라이브회로(10)의 트랜지스터Q71과Q72가 모두 “온”상태가 된다.In addition, the input terminals I 5 and I 6 of the second decoder 9 correspond to l in time T 3 of FIG. 4 (d) which is a command signal of the CPU 22. When the signal like this is input, the signal of ℓ during time T 3 is “1” state. Since the transistors Q 55 and Q 58 are in the "on" state and the transistors Q 54 and Q 59 are in the "off" state, the transistors Q 71 and Q 72 of the output drive circuit 10 are both "0". On ”state.
따라서 저항 R68에는 전류가 흐르게 되며, 트랜지스터Q73과Q74로 구성되는 정전류원의 트랜지스터Q74의 콜랙터에도 전류가 흘러 트랜지스터Q75가 온상태로 되고 트랜지스터Q75의 콜랙터 출력 단자 Op 에는 0의 전위가 되므로 제4도(d)의 시간 T3에서 P신호와 같이 된다.Therefore, the resistance R 68 there are current flows, the transistors Q 73 and Q 74 is a current in the collector of the constant current source transistor Q 74 flows transistor Q 75 consisting of turns on collector output terminals Op of the transistor Q 75 is the potential of zero is because as P signals in the time T 3 in FIG. 4 (d).
이하 마찬가지로 제2디코더(9)의 입력단 I5와 I6으로 제4도(d)의 시간에 따른 ℓ과의 신호에 따라 출력드라이브회로(10)의 트랜지스터 Q65,Q70,Q75,Q80의 콜렉터 출력다자 On,Oo,OP,Oq의 출력신호는 각각 제4도(d)의 신호 n,o,p,q와 같이 되게 된다.Similarly, with the input terminals I 5 and I 6 of the second decoder 9, Collector outputs of the transistors Q 65 , Q 70 , Q 75 , Q 80 of the output drive circuit 10 according to the signal of the output signals of On, Oo, OP, and Oq are the signals n, o of FIG. , p, q
상술한 바와 같이 본 고안은 선국신호를 출력하는 선국 회로와 튜너회로에 튜닝제어를 할 수 있는 디코오더회로를 구비함으로서 CPU와 함께 시스템 동작의 신뢰성을 높일 수 있고, 집적화 시킴으로서 부피가 줄어들고 원가를 낮출수 있는 이점이 있게 된다.As described above, the present invention includes a decoder circuit capable of tuning control in a tuning circuit and a tuner circuit for outputting tuning signals, thereby increasing the reliability of system operation with the CPU, and reducing the volume and cost by integrating them. There is an advantage to this.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
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| KR2019850009084U KR890000714Y1 (en) | 1985-07-19 | 1985-07-19 | Digital tuner interface integrated circuit |
Publications (2)
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Family Applications (1)
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| KR2019850009084U KR890000714Y1 (en) | 1985-07-19 | 1985-07-19 | Digital tuner interface integrated circuit |
Country Status (1)
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1985
- 1985-07-19 KR KR2019850009084U patent/KR890000714Y1/en not_active IP Right Cessation
Also Published As
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| KR870003111U (en) | 1987-03-19 |
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Legal Events
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| N231 | Notification of change of applicant | ||
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