Claims (19)
중앙처리장치 및 각각이 인쇄기회로기판 카드를 수용하기에 접합한 슬롯 및 상기 중앙처리장치(CPU)로부터 메모리 장소의 어드레스를 수신하고 상기 CPU에 데이터를 공급하도록 상기 중앙처리장치에 접속된 메모리를 포함하는 주회로기판으로 구성되며, 상기 메모리는 적어도 하나의 상기 주회로기판 및 상기 카드에 배치되며, 상기 주회로 기판은 상기 메모리에 데이터를 공급하기 위하여 상기 메모리에 접속되며, 상기 CPU로부터 제어신호를 수신하기 위하여 상기 CPU에 접속된 입/출력 회로를 포함하며, 상기 주 회로기판은 16슬롯이하를 가지며 상기 주회로기판은 상기 메모리를 어드레스 하기 위하여 상기 CPU 및 상기 메모리에 접속된 32비트 어드레스 버스를 포함하며, 상기 CPU는 상기 32비트 어드레스 버스를 통하여 상기 메모리를 어드레싱하기 위하여 232상이한 어드레스를 발생하는 어드레스 발생수단을 포함하며, 상기 232 상이한 어드레스는 기억장소 $0000 0000 내지 기억장소 $FFFF FFFF의 범위를 가지며, 상기 기억장소는 16진 표기이며, 각 슬롯은 상기 시스템에서 구별전호를 가지며 상기 메모리를 어드레싱하기 위한 상기 버스에 접속되며, 상기 각 슬롯은 상기 주회로 기판상의 구별 판정라인 수단에 접속되며, 각 상기 구별 판정 라인수단은 구별신호를 상기 구별판정라인 수단이 접속되는 슬롯에 공급하며, 특정슬롯의 구별번호를 판정하며, 여기서 특정 슬롯에 대한 상기 구별신호는 (ID)이며, 상기 구별번호는 상기 각 슬롯에 대하여 256메가 바이트의 메모리 스페이스를 리저빙하여 상기 256메가 바이트 메모리 스페이스는 기억장소 $(ID)000 0000에서 시작하여 기억장소 (ID)FFF FFFF에서 끝나며, 이것에 의하여 슬롯 X의 어떤 카드가 16진 포기의 기억장소 $X000 0000에서 시작하여 기억장소 $FFF FFFF에서 끝나는 리저브된 메모리 스페이스를 갖는 것을 특징으로 하는 컴퓨터 시스템.And a memory connected to the central processing unit to receive an address of a memory location from the central processing unit (CPU) and to supply data to the CPU, the central processing unit and a slot each bonded to accommodate a printed circuit board card. A main circuit board, wherein the memory is disposed on at least one of the main circuit board and the card, the main circuit board is connected to the memory for supplying data to the memory, and a control signal from the CPU. And an input / output circuit connected to the CPU for receiving a signal, wherein the main circuit board has 16 slots or less and the main circuit board has a 32-bit address bus connected to the CPU and the memory to address the memory. Wherein the CPU is configured to address the memory via the 32-bit address bus. And 232 different address generation means for generating different addresses, said 232 different addresses having a range of storage locations from $ 0000 0000 to storage locations $ FFFF FFFF, said storage locations being in hexadecimal notation, and each slot being a distinctive sign in said system. Is connected to the bus for addressing the memory, wherein each slot is connected to a discrimination determination line means on the main circuit board, and each of the discrimination determination line means is a slot to which the discrimination determination line means is connected. And discriminate a distinguishing number of a specific slot, wherein the distinguishing signal for a specific slot is (ID), wherein the distinguishing number reserves 256 megabytes of memory space for each of the slots. The memory space starts at storage $ (ID) 000 0000 and ends at storage (ID) FFF FFFF. Wherein a card in slot X has a reserved memory space starting at storage $ X000 0000 of hexadecimal abandonment and ending at storage $ FFF FFFF.
중앙처리장치(CPU) 및 각각이 인쇄기회로기판 카드를 수용하기에 적합한 슬롯, 및 상기 CPU로부터 메모리장소의 어드레스를 수신하고 상기 CPU에 데이터를 제공하기 위하여 상기 CPU에 접속된 메모리를 포함하는 주회로기판으로 구성되며, 상기 메모리는 적어도 하나의 상기 주회로기판 및 상기 카드에 배치되며, 상기 주회로기판은 상기 메모리에 데이터를 공급하기 위하여 상기 메모리에 접속되며 상기 CPU로부터 제어신호를 수신하기 위하여 상기 CPU에 접속된 입/출력 회로를 포함하며, 상기 CPU 및 상기 메모리에 접속되는 32비트 어드레스 버스를 포함하며, 상기 CPU는 상기 32비트 어드레스 버스를 통하여 상기 메모리를 어드레싱 하기 위한 232 상이한 어드레스를 발생하기 위한 어드레스 발생수단을 가지며 상기 232 상이한 어드레스는 기억장소 $0000 0000 내지 기억장소 $FFFF FFFF 범위의 메모리 어드레스 스페이스를 정의하며, 상기 기억장소는 16진표기이며, 상기 각 슬롯은 상기 시스템에서 구별번호를 가지며 상기 슬롯의 상기카드에 배치된 메모리에 대한 어드레스를 수신하기 위하여 상기 32비트 어드레스 버스에 접속되며, 상기 각 슬롯은 상기 주회로기판상의 구별 판정 라인 수단에 접속되며, 상기 각 구별 판정 라인 수단은 구별신호를 상기 구별 판정 라인 수단이 접속된 슬롯에 제공하며, 상기 각 구별신호는 상기 구별신호를 수신하는 슬롯의 구별번호를 제공하며, 기억장소 $X000 0000 내지 기억장소 $XFFF FFFF 범위의 256메가 바이트의 메모리 스페이스가 $0 내지 $E사이의 어떤 정수일 수 있는 $X 구별번호를 갖는 슬롯의 카드상의 메모리에 대해 리저브되어 있는 것을 특징으로 하는 퍼스널 컴퓨터 시스템.A central processing unit (CPU) and a slot each adapted to receive a printed circuit board card, and a memory connected to the CPU for receiving an address of a memory location from the CPU and providing data to the CPU. A circuit board, wherein the memory is disposed on at least one of the main circuit board and the card, the main circuit board being connected to the memory for supplying data to the memory and for receiving a control signal from the CPU. An input / output circuit connected to said CPU, and comprising a 32-bit address bus connected to said CPU and said memory, said CPU generating 232 different addresses for addressing said memory via said 32-bit address bus. And 232 different addresses in storage location $ 0000 0000 Storage location $ FFFF defines a memory address space in the range of FFFF, where the storage location is a hexadecimal notation, each slot having a unique number in the system and receiving an address for a memory located on the card in the slot. Connected to the 32-bit address bus, each slot being connected to a discrimination determining line means on the main circuit board, each discrimination determining line means providing a discrimination signal to a slot to which the discrimination determining line means is connected, Each distinguishing signal provides a distinguishing number of a slot for receiving the distinguishing signal, wherein 256 megabytes of memory space ranging from storage $ X000 0000 to storage $ XFFF FFFF may be any integer between $ 0 and $ E. A personal computer system, which is reserved for a memory on a card of a slot having an X identification number.
제2항에 있어서, $X는 $9 내지 $E 사이의 어떤 정수일 수 있으며, 상기 주회로기판은 6슬롯을 갖는 것을 특징으로 하는 퍼스널 컴퓨터 시스템.3. The personal computer system of claim 2, wherein $ X can be any integer between $ 9 and $ E, and the main circuit board has six slots.
제3항에 있어서, 상기 구별 판정 라인 수단은 각각 2진 값을 이송하는 4라인으로 구성되며 상기 32비트 어그레스 버스는 제어신호를 더 포함하며 본질적으로 NuBus 버스인 것을 특징으로 하는 퍼스널 컴퓨터 시스템.4. The personal computer system of claim 3, wherein said discrimination determination line means each consist of four lines carrying binary values and said 32-bit address bus further comprises a control signal and is essentially a NuBus bus.
제4항에 있어서, 상기 컴퓨터 시스템은 $FXOO OOOO 내지 $FXFF FFFF까지의 16메가 바이트의 메모리 스페이스가 $X 구별번호를 갖는 슬롯에서의 카드상의 메모리에 대하 리저브되어 있다는 점에서 더 특징으로 있는 퍼스널 컴퓨터 시스템.5. The personal computer of claim 4, wherein the computer system is further characterized in that 16 megabytes of memory space from $ FXOO OOOO to $ FXFF FFFF are reserved for memory on the card in the slot with the $ X distinguishing number. Computer system.
어드레스 및 데이터신호 및 제어신호를 이송하는 32비트 어드레스 버스를 포함하는 시스템 버스를 갖는 주회로기판으로 구성되며, 상기 시스템 버스는 본질적으로 NuBus 버스이며, 상기 주회로기판은 각각 이 인쇄회로 기판 카드를 수용하기에 적합한 슬롯을 더 포함하며, 강기 각 슬롯은 상기 버스로부터 어드레스 및 데이터 신호를 수신하고 상기 데이터에 어드레스 및 데이터 신호를 공급하기 위하여 상기 시스템 버스에 접속되며, 상기 주회로기판은 16슬롯 이하를 가지며, 컴퓨터 시스템은 어느 하나에 상기 슬롯의 제1카드 및 다른 슬롯의 제2카드로 더 구성되며, 상기 제1카드는 상기 하나의 상기 슬롯을 통하여 상기 시스템버스에 접속되며, 상기 제2카드는 상기 다른 슬롯을 통하여 상기 시스템 버스에 접속되며, 상기 제1카드는 CPU 및 상기 제1카드상의 카드버스를 통하여 서로 접속된 제1메모리를 포함하며, 상기 CPU는 상기 제1메모리 및 상기 제2메모리를 상기 시스템 버스에 접속하는 디코더수단을 포함하며, 상기 CPU는 상기 제1메모리 및 제2메모리를 어드레싱하기 위하여 232 상이한 어드레스를 발생하기 위한 어드레스 발생 수단을 가지며, 상기 232 상이한 어드레스는 기억장소 $0000 0000 내지 기억장소 $FFFF FFFF 까지의 메모리 어드레스 스페이스를 정의하며, 상기 각 슬롯은 시스템에서 구별신호를 가지며, 상기 각슬롯은 상기 주회로기판상의 구별 판정 라인 수단에 접속되며, 상기 구별판정라인수단은 구별신호를 상기 구별 판정 하인수단이 접속되는 슬롯에 제공하며, 특정 슬롯에 대한 상기 구별신호는 상기 특정 슬롯의 구별번호를 공급하며, 상기 다른 슬롯은 구별번호 $X를 가지며, $X는 $0 내지 $E까지의 어떤 정수이며, 상기 디코더 수단은 상기 다른 슬롯에 대한 구별 판정 라인수단에 접속되어서 상기 디코더 수단은 상기 다른 슬롯에 대한 구별 신호인 $X 신호를 수신하며, 상기 디코더 수단은 16진 상기 구별번호가 상기 어드레스의 최상위 16진 디지트와 동일할 때를 결정하기 위하여 상기 구별번호와 상기 시스템버스에 출현하는 어드레스의 최상위 16진 디지트를 비교하며, 상기 디코더 수단은 상기 제2메모리가 $X000 0000 와 $XFFF FFFF 간의 어드레스가 상기 시스템 버스상에 출현할때마다 어드레스되도록 16진 디지트롸 동일할 때 데이터를 공급하기 위하여 상기 제2메모리가 어드레스 될 수 있으며, 이것에 의하여 기억장소 $X000 0000에서 시작하고 $XFFF FFFF에서 끝나는 256메가바이트의 메모리 스페이스가 상기 제2카드상의 메모리에 대해 리저브되는 것을 특징으로 하는 컴퓨터 시스템.It consists of a main circuit board having a system bus including a 32-bit address bus for carrying address and data signals and control signals, said system bus being essentially a NuBus bus, said main circuit boards each carrying this printed circuit board card. A slot suitable for accommodating, each slot being connected to said system bus for receiving address and data signals from said bus and for supplying address and data signals to said data, wherein said main circuit board is 16 slots or less; The computer system further comprises a first card of the slot and a second card of the other slot, the first card is connected to the system bus through the one slot, the second card Is connected to the system bus through the other slot, and the first card is connected to the CPU and the first card. A first memory connected to each other via a card bus of said CPU, said CPU including decoder means for connecting said first memory and said second memory to said system bus, said CPU including said first memory and said second memory; Having address generating means for generating 232 different addresses for addressing the memory, said 232 different addresses defining a memory address space from storage $ 0000 0000 to storage $ FFFF FFFF, wherein each slot is a distinguishing signal in the system. Wherein each slot is connected to a discrimination determination line means on the main circuit board, wherein the discrimination determination line means provides a discrimination signal to a slot to which the discrimination determination servant means is connected; Supply a distinguishing number of the particular slot, the other slot has a distinguishing number $ X, and $ X is from $ 0 to $ Is an integer up to E, and the decoder means is connected to a discrimination decision line means for the other slot such that the decoder means receives a $ X signal that is a distinguishing signal for the other slot and the decoder means is the hexadecimal Compare the distinguishing number with the most significant hexadecimal digit of an address appearing on the system bus to determine when the number is the same as the most significant hexadecimal digit of the address, wherein the decoder means is further configured to determine that the second memory is $ X000 0000; The second memory can be addressed to supply data when hexadecimal digits are the same so that an address between $ XFFF and FFFF appears every time on the system bus, thereby starting at storage $ X000 0000 256 megabytes of memory space ending in $ XFFF FFFF are reserved for memory on the second card. And a computer system.
제5항에 있어서, 상기 다른 새로운 정보가 상기 소정 레지스터에 격납되어 지는 경우 상기 레지스터제어수단은 상기 제2스위칭 수단(24)을 변경접속시켜 상기 소정레지스터의 제1셀이 상기 제2데이터버스(20)에 접속되도록 해서 상기 제2 및 제3데이터버스(20,21)를 통해 상기 제1셀의 격납내용을 상기 주메모리(14)에 저장시켜주고, 상기 제어수단은 상기 제1셀이 선택되도록 상기 셀렉터플래그(SB)를 반전시킨 다음 상기 제1셀이 상기 제1데이타버스(18)에 변경접속되도록 상기 제1스위칭 수단을 변경접속시켜 상기 제1셀에 다른 새로운 정보다 기록되도록 해주는 것을 특징으로 하는 마이크로프로세서.6. The method of claim 5, wherein when the other new information is stored in the predetermined register, the register control means changes and connects the second switching means 24 so that the first cell of the predetermined register is connected to the second data bus. 20 to store the contents of the first cell stored in the main memory 14 via the second and third data buses 20 and 21, and the control means selects the first cell. Inverting the selector flag SB so as to change the first switching means so that the first cell is connected to the first data bus 18 so that other new information is recorded in the first cell. Characterized by a microprocessor.
제7항에 있어서, 상기 제어수단은 상기 중앙처리장치(10)의 동작중에 발생되는 공백사이클에서 상기 제1셀의 격납내용을 상기 주메모리(14)에 저장시켜주는 것을 특징으로 하는 마이크로프로세서.8. The microprocessor of claim 7, wherein the control means stores the contents of the first cell in the main memory (14) in an empty cycle generated during operation of the central processing unit (10).
제8항에 있어서, 상기 주메모리(14)에 저장된 내용이 사이 소정레지스터에 복원되는 경우 상기 제어수단은 상기 제1스위칭 수단(22)을 변경접속시켜 상기 셀렉터플래그에 의해 현재 지시되는 셀에 상대되는 셀이면서 비선택셀로서 남겨져 있는 상기 제2셀을 상기 제3데이터버스(21)를 통해 상기 주메모리(14)에 접속된 상기 제1 데이터 버스(18)에 접속시켜 상기 주메모리(14)에 저장된 내용을 상기 제1 및 제3데이터 버스(18,21)를 통해 상기 제2셀에 복원시켜주며, 상기 셀렉터플래그를 반전시켜 상기 제2셀이 상기 소정레지스터에서의 선택된 셀로서 지정되도록 해주는 것을 특징으로 하는 마이크로프로세서.The control means according to claim 8, wherein when the contents stored in the main memory 14 are restored to a predetermined register, the control means changes and connects the first switching means 22 to the cell currently indicated by the selector flag. The main memory 14 is connected to the first data bus 18 connected to the main memory 14 via the third data bus 21 via the second cell remaining as a non-selected cell. Is restored to the second cell via the first and third data buses 18 and 21, and the selector flag is inverted so that the second cell is designated as the selected cell in the predetermined register. Microprocessor, characterized in that.
중앙처리장치(10)와 주메모리(14)로 구성되는 마이크로프로세서에 있어서, 동일한 어드레스를 갖는 제1 및 제2셀(C1,C2)로 이루어지는 1쌍의 셀을 각각 포함하는 레지스터(R)와, 상기 제1 및 제2셀 중에서 하나의 셀이 현대 지정된 것을 나타내는 2진 비트 데이터의 셀렉터플래그(SB)가 격납되는 제1플래그 격납부(13a) 및 대응되는 레지스터의 선택된 셀에 격납된 정보가 다른 새로운 정보로 기록되는 경우 초기의 논리치와 반대인 소정의 논리치를 갖도록 셋트되는 2진 비트데이터의 변경플래그가 격납되는 제2플래그 격납부(Bb)를 갖추고 있는 레지스터 장치(12)와, 상기 중앙처리장치(10)와 상기 레지스터 장치(12) 및 주메모리(14)사이에서 정보 전송을 다능하게 해주는 데이터 버스 수단(18,20,21), 상기 레지스터 장치(12)와 상기 데이터 버스 수단(18,20,21) 사이에 제공되어 각 레지스터정보가 상기 레지스터에 공급되도록 해주는 제1그위칭 수단(22), 상기 레지스터장치(12)와 상기 데이터 버스 수단 사이에 제공되어 각 레지스터의 1쌍의 셀중 하나의 셀을 상기 데이터 버스 수단에 선택적으로 접속시켜 상기 셀로부터의 레지스터 정보다 데이터 버스 수단에 인가되도록 해주는 제2스위칭 수단(24), 상기 중앙처리장치(10)와 상기 제1 및 제2스위칭 수단(22,24)에 접속되면서, 상기 중앙처리장치(10)의 현재 동작이 호출모드, 복귀모드인지를 나타내는 2진 비트 데이터의 실행모드플래그(MF)를 발생시켜주고, 호출모드인 경우 상기 변경플래그(WB)를 초기논리치로 셋트시킴과 더불어 상기 레지스터장치(12)외 소정레지스터에 포함된 1쌍의 셀(C1,C2)에 관한 상기 변경플래그(WB)의해 현재 선택되는 셀로서, 지정된 제1셀의 격납내용을 새로운 정보로 변경시켜주며, 상기 특정레지스터에서 상기 제2셀이 선택되도록 상기 셀렉터플래그를 반전시키는 단계들로 이루어진 방식에 따라 각레지스터에서의 제1셀에 격납된 내용의 저장처리가 독립적으로 실행되게 해주고, 상기 제1스위칭수단(22)을 변경해서 상기 제2셀을 상기 데이터 버스 수단에 접속시켜 상기 제2셀에 새로운 정보가 격납되도록 해주며, 상기 변경플래그(WB)를 소정의 논리치로 셋팅시켜주고, 상기 제1셀의 격납내용을 백업셀에 유지시켜 이 단계에서 제1셀의 격납내용을 상기 주메모리(14)에 저장시킬 필요성을 배제시켜 주도록 된 레지스터 제어수단(16,26,28)으로 구성된 것을 특징으로 하는 마이크로프로세서.In a microprocessor composed of a central processing unit (10) and a main memory (14), a register (R) each containing a pair of cells consisting of first and second cells (C 1 , C 2 ) having the same address. ) And a selector flag SB of binary bit data indicating that one of the first and second cells is a modern designation, and stored in a selected cell of the corresponding register. A register device 12 having a second flag storage portion Bb in which a change flag of binary bit data is set to have a predetermined logical value opposite to the initial logical value when the information is recorded as other new information; Data bus means (18,20,21), the register device (12) and the data bus, which make it possible to transfer information between the central processing unit (10), the register device (12) and the main memory (14). Between means 18, 20, 21 A first switching means 22, which is provided between the register device 12 and the data bus means so that each register information is supplied to the register so that one cell of a pair of cells of each register is transferred to the data bus. To the second switching means 24, the central processing unit 10 and the first and second switching means 22, 24 to selectively connect the means so that register information from the cell is applied to the data bus means. While connected, the execution mode flag MF of the binary bit data indicating whether the current operation of the CPU 10 is in the call mode or the return mode is generated, and when the call mode is selected, the change flag WB is initialized. The cell is currently selected by the change flag WB with respect to the pair of cells C 1 and C 2 included in the register other than the register device 12 as well as being set to a logical value. of mine A storage process of contents stored in the first cell of each register is independently performed in a manner consisting of inverting the selector flag to change the dragon to new information and selecting the second cell in the specific register. Change the first switching means 22 to connect the second cell to the data bus means so that new information is stored in the second cell, and the change flag WB Register control means (16, 26) to set the value of the first cell and to keep the contents of the first cell in the backup cell, thereby eliminating the need to store the contents of the first cell in the main memory 14 in this step. , 28) microprocessor.
제10항에 있어서, 상기 제1셀(C1)의 격납내용이 상기 중앙처리장치의 복귀모드에서 재차 필요하게 되는 경우 상기 레지스터제어 수단(16,26,28)은 상기 특정레지스터에서 상기 제1셀이 선택되도록 재차 상기 셀렉터플래그(SB)를 반전시켜주면 상기 제2스위칭수단(24)을 변경시켜 상기 제1셀이 상기 데이터버스수단(18,20,21)에 접속되게 해서 상기 제1셀이 격납된 내용이 상기 중아처리장치에 의해 억세스될 수 있도록 해주는 것을 특징으로 하는 마이크로프로세서.The register control means (16, 26, 28) according to claim 10, wherein if the contents of the storage of the first cell (C 1 ) are needed again in the return mode of the CPU, When the selector flag SB is inverted again to select a cell, the second switching means 24 is changed so that the first cell is connected to the data bus means 18, 20, 21 and the first cell. And the stored content can be accessed by the central processing unit.
제10항에 있어서, 상기 중앙처리장치(10)의 호출모드에서 다른 새로운 정보가 상기 특정레지스터에 기억되어지는 경우 상기 제어수단은 상기 셀렉터플래그(SB)를 반전시키는 단계로 이루어진 방식에 따라 상기 셀렉터 및 변경플래그(SB,WB)를 기초로 상기 특정레지스터의 저장처리를 실행하게 되고, 상기 제2스위칭 수단(24)을 변경시켜 상기 셀렉터플래그(SB)에 의해 현재 지정된 제2셀(C2)과 상대되는 셀인 상기 특정 레지스터의 제1셀이 데이터 버스 수단(18,20,21)에 접속되도록 해서 상기 제1셀의 상기 데이터 버스 수단메모리(14)에 저장되게 해주며, 상기 제1스위칭수단(22)을 변경시켜 상기 제1셀이 상기 데이터 버스 수단(18,20,21)에 접속되도록 해서 상기 제1셀에 다른 새로운 정보가 격납되도록 해주고, 상기 셀렉터플래그(SB)는 반전시켜 상기 제1셀(C1)을 선택되게 해주는 것을 특징으로 하는 마이크로프로세서.The selector according to claim 10, wherein the control means inverts the selector flag (SB) when other new information is stored in the specific register in the call mode of the central processing unit (10). And a second cell C 2 currently designated by the selector flag SB by changing the second switching means 24 on the basis of the change flags SB and WB. The first cell of the specific register, which is a cell corresponding to the first cell, is connected to the data bus means 18, 20, and 21 so that it is stored in the data bus means memory 14 of the first cell. (22) is changed to allow the first cell to be connected to the data bus means (18, 20, 21) so that other new information is stored in the first cell, and the selector flag (SB) is inverted to the first cell (C 1) A microprocessor, characterized in that that to be chosen.
제12항에 있어서, 상기 제어수단은 제1셀(C1)의 격납내용을 상기 중아처리장치의 동작중에 발생되는 공백사이클을 상기 주메모리(14)에 저장시켜 주는 것을 특징으로 하는 마이크로프로세서.13. The microprocessor according to claim 12, wherein the control means stores the contents of the first cell (C 1 ) in the main memory (14) in an empty cycle generated during the operation of the central processing unit.
제13항에 있어서, 상기 주메모리(14)에 저장된 내용이 상기 중앙처리장치(10)의 복귀모드에서 상기 특정레지스터에 복원되는 경우 상기 제어수단은 상기 특정레지스터의 상기 제2셀을 상기 데이터 버스 수단(18,20,21)에 접속시켜 주는 상기 제1스위칭 수단(22)의 스위칭 단계로 구성되는 방식에 따라 복원처리를 실행해서 상기 주메모리(14)로부터의 저장내용을 상기 셀렉터플래그(SB)에 의해 현재 지정된 셀에 상대되는 상기 제2셀에 복원시켜주고, 상기 셀렉터플래그(SB)를 반전시켜 상기 제2셀(C2)이 선택되도록 해주는 것을 특징으로 하는 마이크로프로세서.15. The method of claim 13, wherein when the contents stored in the main memory 14 are restored to the specific register in the return mode of the CPU 10, the control means selects the second cell of the specific register from the data bus. The restoring process is executed in accordance with a method consisting of a switching step of the first switching means 22 which connects the means 18, 20, 21 to store the contents from the main memory 14 by the selector flag SB. ) is specified relative to the current cell by giving to restore in the second cell, by inverting the selector flag (SB) a microprocessor, characterized in that that the second cell (C 2) is selected.
제14항에 있어서, 상기 제어수단은 상기 주메모리(14)로부터의 저장내용을 상기 중앙처리장치(10)의 동작중에 발생되는 공백사이클에서 상기 제2셀(C2)에 복원시켜주는 것을 특징으로 하는 마이크로프로세서.15. The method of claim 14, wherein the control means restores the contents of the main memory 14 to the second cell C 2 in a blank cycle generated during the operation of the CPU 10. Microprocessor.
제15항에 있어서, 상기 제어수단은 실행모드플래그(MF)를 격납해주기 위한 플래스레지스터를 포함하여 구성되는 것을 특징으로 하는 마이크로프로세서.16. The microprocessor of claim 15, wherein said control means comprises a flash register for storing a run mode flag (MF).
제16항에 있어서, 상기 제어수단은 저장/복원처리의 대상으로 되는 상기 소정레지스터를 포함하는 특정레지스터의 어드레스를 연속적으로 정의해주기 위한 제1카운터수단(40)과, 저장처리의 대상으로 되는 레지스터의 격납내용이 저장되는 상기 주메모리의 어드레스를 정의 해주게 됨과 더불어 격납처리대상으로 되는 상기 주메모리(14)의 어드레스를 정의해 주기 위한 제2카운터수단(44)을 포함하여 구성되는 것을 특징으로 하는 마이크로프로세서.17. The control unit as set forth in claim 16, wherein said control means comprises: a first counter means (40) for continuously defining an address of a specific register including said predetermined register to be stored / restored; And a second counter means 44 for defining an address of the main memory for storing the contents of the main memory 14 and defining an address of the main memory 14 to be stored. Microprocessor.
제17항에 있어서, 상기 제어수단은 저장/복원 처리대상으로 되는 상기 특정레지스터의 번호를 격납하기 위한 제3카운터수단(42)을 포함하여 구성되는 것을 특징으로 하는 마이크로프로세서.18. The microprocessor according to claim 17, wherein said control means comprises a third counter means (42) for storing a number of said specific register to be stored / restored.
제18항에 있어서, 상기 데이터 버스 수단은 상기 중앙처리장치(10)와 상기 레지스터장치(12) 사이에서 상기 레지스터장치(12)에 기록되는 정보를 전송해주기 위한 제1데이터버스(18)와, 상기 중앙처리장치(10)와 상기 레지스터장치(12)사이에서 상기 레지스터장치(12)로부터 독출되는 정보를 전송해주기 위한 제2데이터버스(20) 및 , 상기 주메모리(14)와 상기 제1 및 제2데이터버스(18,20)사이에서 정보를 전송해 주기위한 제3데이터버스(21)로 구성되는 것을 특징으로 하는 마이크로프로세서.19. The apparatus of claim 18, wherein the data bus means comprises: a first data bus (18) for transferring information recorded in the register device (12) between the central processing unit (10) and the register device (12); A second data bus 20 for transferring information read from the register device 12 between the central processing unit 10 and the register device 12, the main memory 14 and the first and And a third data bus (21) for transferring information between the second data buses (18, 20).
※참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is to be disclosed based on the initial application.