KR830001982B1 - Tuning data storage - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 선국 데이터 기억장치의 구성 설명도.1 is an explanatory diagram of a configuration of a conventional tuned data storage device.
제2도는 본 발명 선국 데이터 기억장치의 일실시예를 나타낸 구성 설명도이다.2 is a diagram illustrating the configuration of an embodiment of the present channel selection data storage device.
본 발명은 컬러텔레비젼 수상기 등의 전자식 선국정치의 개량에 관계되는 선국 데이터 기억장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to tuning data storage devices related to the improvement of electronic tuning politics such as color television receivers.
텔레비젼 수상기의 전자선국정치에 있어서, 튜우너 회로의 국부 발진기의 파수를 가변하는 수단으로서, 사이틀 펄스의 듀티(duty)를 가변시켜 이를 아날로그 전압으로 변환하고, 전압에 의한 가변용량 다이오우드의 단자에 가하도록 만들어진 것이 있다. 이와같은 장치에 있어서는, 사이클 펄스의 튜티를 각 체널에 대응하도록 각종 설정이 가능하다면, 선국마다 같은 튜티 소인(sweep)을 행하지 않아도 되므로, 튜티설정의 데이터를 미리 메모리 회로의 각 포지션에 기억 시켜두는 것이 행하여 진다. 그리고, 소망의 포지션을 지정하여 그 데이터를 읽어내고, 이들 동조펄스 발생회로에 가하면, 그 포지션에 기억된 데이터에 대응하는 채널이 수신 가능한 구성으로 된다.In the electron beam station value of a television receiver, as a means for varying the frequency of the local oscillator of the tuner circuit, the duty of the cycle pulse is varied and converted into an analog voltage, and applied to the terminal of the variable capacitance diode by the voltage. There is something designed to do. In such a device, if various kinds of settings can be made for the cycle pulse duty corresponding to each channel, it is not necessary to perform the same duty sweeping for each station. Therefore, the data of the duty setting is stored in advance in each position of the memory circuit. That is done. When the desired position is designated and the data is read out and applied to these tuning pulse generating circuits, a channel corresponding to the data stored in the position can be received.
상기와 같은 장치로서 종래 제1도에 나타낸 바와같은 장치가 있다. 제1도에 있어서(11)은 포지션 지정장치이며, 이것에 설치되어 있는 소망으로 하는 포지션 스위치를 조작하면, 이 스위치에 대응하는 메모리회로(12)내의 데이터가 읽어내어지며, 그 데이터는 동조펄스 발생회로(13)에 가하여 진다. 이 동조펄스 발생회로(13)은 메모리회로(12)로 부터의 읽어내기 데이터에 의거하여 그 듀티의 펄스를 발생한다. 이 동조펄스는 디지탈 아날로그 변환회로(14)에 가해지며 직류전압으로 변환된다. 그리고, 이 변환된 전압이 동조 전압으로서 튜우너 회로에 가하여 진다.As such a device, there is a device as shown in FIG. 1 conventionally. In Fig. 1, reference numeral 11 denotes a position designation device. When a desired position switch provided in this operation is operated, data in the memory circuit 12 corresponding to the switch is read out, and the data is synchronized with the pulse. Is applied to the generating circuit 13. The tuning pulse generating circuit 13 generates pulses of the duty based on the read data from the memory circuit 12. This tuning pulse is applied to the digital analog conversion circuit 14 and converted into a DC voltage. The converted voltage is then applied to the tuner circuit as the tuning voltage.
상기한 경우, 장치는 모우드스위치(15)가 접점(15), 즉 (읽어내기 모우드)으로 절환되고 있으며, 상술한 포지션 지정장치(11), 메모리회로(12), 동조펄스 발생회로(13), 디지탈 아날로그 변환회로(14)의 경로로 동작한다.In this case, the apparatus has the
다음에 모우드 스위치(15)가 써넣기 모우드로 절환되며, 접점(152)측으로 접속되면, 장치는 메모리회로(12)의 각 포지션의 데이터 내용의 바꿔쓰기가 가능해진다. 이 바꿔쓰기 조작의 순서를 설명하자면 다음과 같다.Next, when the
가. 먼저 모우드스위치(15)를 써넣기 모우드로 절환한다. 나. 메모리회로에 대한 기억시키고저 하는 포지션을 선정하는 지정장치를 조작한다. 다. 다음에 동조전압이 영으로 부터 시작하도록, 소인스위치(16)를 조작한다. 라. 이 소인동작의 도중에서 튜우너 회로로 부터 소정의 중간주파수가 얻어지면, 소인 정지신호 입력단(17)에서 소인 정지신호가 가해지며, 소인동작이 정지된다. 마. 여기서 수상되고 있는 화면이 소망으로 하는 채널의 것이라면, 메모리 스위치(18)를 ON으로 조작하고, 이때의 펄스 듀티를 설정하고 있는 데이터를 메모리회로(12)에 써넣게 한다. 다른 포지션에 다른 채널의 데이터를 써넣을 때에는, 전술한 가~마의 조작을 반복한다. 그리고 최후에 모우드 스위치(15)를 읽어내기 모우드로 되돌린다.end. First, the
상술한 장치에 의하면 조작순서가 번잡하며, 데이터의 기억 망각등의 조작의 실수를 초래할 결점이 있다.According to the above-described apparatus, the operation procedure is complicated, and there is a disadvantage that an operation mistake such as forgetting of data is caused.
본 발명은 상기한 바와같은 사정에 대처하게끔 이뤄진 것으로서, 선국 데이터를 메모리 회로에 기억시키는 것을 잊어버리는 것에 의한 동작의 실수를 방지할 수 있고 또한, 기억조작 순서를 간소화할 수 있는 선국데이터 기억장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to cope with the above circumstances, and provides a tuning data storage device which can prevent a mistake in operation by forgetting to store the tuning data in a memory circuit, and can simplify the storage operation procedure. It aims to provide.
이래에 본 발명의 일실시예를 제2도에 나타낸 바에 따라서 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to FIG. 2 as follows.
도면에 있어서 A는 메모리 회로이며, 이 회로내의 데이터 읽어내기 및 데이터 써넣기라인 A1은 동조펄스 발생회로 B의 선국데이터 입력단 B1에 접속되고 있다. 전기한 동조펄스 발생회로 B의 동조펄스 출력단은 디지탈 아날로그 변환회로 C에 접속되어 있다. 그리고, 이 디지탈 아날로그 변환회로 C의 출력단은 튜우너부의 동조전압 입력단에 접속된다.In the figure, A is a memory circuit, and the data reading and data writing lines A 1 in this circuit are connected to the channel selection data input terminal B 1 of the tuning pulse generating circuit B. FIG. The tuning pulse output stage of the tuning pulse generator circuit B described above is connected to the digital analog converter circuit C. The output terminal of the digital analog converter circuit C is connected to the tuning voltage input terminal of the tuner section.
전기한 동조펄스 발생회로 B에는, 여기서 발생하는 펄스의 튜티의 변화를 정지 시키기 위한 소인 정지신호 입력단 B2이 설치되어 있다. 더우기 이 동조펄스 발생회로 B에는, 전기한 선국데이터 입력단 B1의 데이터를 입출력 모우드로 절환하므로. 데이터 입출력 모우드 절환 제어단 B3이 설치되어 있다. 그리고 또 전기한 동조펄스 발생회로 B에는, 이로부터 발생하는 동조펄스의 듀티를 가변하기 위한 소인신호 입력단 B4이 설치되어 있다.The tuning pulse generating circuit B described above is provided with a sweep stop signal input terminal B 2 for stopping the change in the duty of the pulse generated here. In addition, in this tuning pulse generating circuit B, the data of the previously selected tuning data input terminal B 1 is switched to the input / output mode. Data input / output mode switching control stage B 3 is installed. The tuning pulse generating circuit B described above is provided with a sweep signal input terminal B 4 for varying the duty of the tuning pulse generated therefrom.
전기한 소인신호 입력단 B4은, 게이트 회로 D를 거쳐 소인스위치 회로 E에 접속되어 있다. 이 소인 스위치 회로 E는, ON으로 되었을 때에 전기한 게이트회로 D가 열려 있으면, 이 게이트 회로의 한쪽의 입력단을 거쳐서 전기한 소인신호 입력단 B4에 소인개시 펄스를 가할 수 있다. 전기한 게이트 회로 D는, 전기한 메모리회로 A를 써넣기 모우드, 읽어내기 모우드로 절환하기 위한 모우드 스위치회로 F에 의해서 제어된다. 이 모우드 스위치회로 F의 한쪽의 입력단은 전원으로 접속되며 다른쪽의 입력단은 기준전위단에 접속되며, 어느쪽인가 한쪽을 선택하는 출력단은, 전기한 게이트회로 D의 다른쪽의 입력단으로 인버어터 D1를 개재하여 접속되고 있다.The aforementioned sweep signal input terminal B 4 is connected to the sweep switch circuit E via the gate circuit D. The sweep switch circuit E can apply a sweep start pulse to the sweep signal input terminal B 4 , which has been passed through one input terminal of the gate circuit, when the gate circuit D is open when it is turned on. The above-described gate circuit D is controlled by the mode switch circuit F for switching the above-described memory circuit A into a write mode and a read mode. One input terminal of this mode switch circuit F is connected to a power supply, the other input terminal is connected to a reference potential terminal, and an output terminal of which one is selected is the other input terminal of the electric gate circuit D as the inverter D. It is connected through 1 .
다시 또, 전기한 모우드 스위치회로 F의 출력단은, 전기한 동조펄스 발생회로 B의 데이터 입출력 절환 제어수단 B3에도 접속됨과 함께, 전기한 메모리회로 A의 써넣기, 읽어내기 모우드 제어단 A2에도 접속되어 있다. 다시, 이 모우드 스위치 회로 F의 출력단은, 써넣기신호 발생회로 G에도 접속되어 있다.In addition, the output terminal of the mode switch circuit F described above is connected to the data input / output switching control means B 3 of the tuned pulse generating circuit B described above, and also to the write and read mode control stage A 2 of the memory circuit A described above. It is. Again, the output end of this mode switch circuit F is also connected to the write signal generation circuit G.
전기한 메모리 A에는, 데이터 읽어내기 및 데이터 써넣기라인 A1외에, 메모리회로 내의 어드레스를 지정하는 어드레스 지정 제어단 A3다시 써넣기 지령신호 입력단A4이 설치되어 있다. 전기한 어드레스 지정제어단 A3은, 포지션 지정장치 H의 지정신호 출력단 H1에 접속되어 있다.In addition to the data read and data write lines A 1 , the above-described memory A is provided with an address specifying control terminal A 3 for rewriting an instruction signal input terminal A 4 for specifying an address in the memory circuit. The foregoing addressing control stage A 3 is connected to the designation signal output terminal H 1 of the position designating apparatus H.
상기한 메모리회로 A는, 이것이 읽어내기 모우드, 즉 모우드 제어단 A2이 하이레벨 일때에는, 포지션 지정장치 H로 부터의 어드레스 지정 신호에 의거하여, 그 어드레스에 기억되고 있는 데이터를 데이터 읽어내기 및 데이터 써넣기라인 A1으로 독출할 수 있다. 또, 메모리회로 A는, 이것이 써넣기 모우드 제어단 A2이 로우레벨일 때는, 포지션 지정 장치 H로 부터의 어드레스 지정신호에 의거한 어드레스에 써넣기 지령 신호가 있었을 경우에, 데이터 읽어내기 및 데이터 써넣기라인 A1의 데이터를 써넣는다.The memory circuit A reads data stored at the address based on an address designation signal from the position designation device H when the read mode, that is, the mode control stage A 2 is at a high level. It can be read out by the data writing line A 1 . When the write mode control stage A 2 is at the low level, the memory circuit A reads data and writes data when there is a write command signal at an address based on the address designation signal from the position designating device H. Write the data from A 1 .
다음에, 전기한 써넣기 지령신호의 발생은 2개의 경로에서 얻어지는 것으로서, 오어회로(I)를 거쳐서 도출된다. 이 써넣기 지령신호는, 제1경로에는 전기한 포지션 지정장치 H에 있어서 지정키이(도시치 않음>의 지정에 의한 어드레스 지정상태가 절환되었을 때에 발생한다. 이 써넣기 지령신호 출력단 H2는, 게이트 회로 J의 한쪽의 입력단에 접속되며, 이 게이트 회로 J의 출력단이 전기한 오어회로 I의 한쪽의 입력단에 접속되어 있다. 써넣기 지령신호의 제2의 경로는, 전기한 써넣기 신호 발생회로 G로 부터의 경로이다. 즉 써넣기신호 발생회로 G의 출력단은, 게이트 회로 K의 한쪽의 압력단에 접속되어 있으며, 이 게이트 회로 K의 출력단은 전기한 오어회로 I의 다른쪽의 입력단에 접속되어 있다. 따라서, 전기한 메모리회로 A에 대한 써넣기 지령신호는, 전기한 게이트회로 J, K가 열리고 있으면 써넣기신호 발생회로 G 혹은 포지션 지정장치 H의 어느 것으로 부터도 가할 수 있다.Next, generation of the write command signal described above is obtained through two paths and is derived through the OR circuit I. The sseoneotgi command signal, the first path occurs when the address specified state by the designation of designated keys (not shown value> switching in the specified electrical position device H. This sseoneotgi command signal output terminal H 2, the gate circuit It is connected to one input terminal of J, and the output terminal of the gate circuit J is connected to one input terminal of the electric circuit I. The second path of the write command signal is from the electric write signal generation circuit G. That is, the output end of the write signal generation circuit G is connected to one pressure end of the gate circuit K, and the output end of the gate circuit K is connected to the other input end of the OR circuit I described above. The write command signal for the memory circuit A described above can be written from either the write signal generation circuit G or the position designating device H if the gate gates J and K are opened. Can be added.
다음에 전기한 게이트 회로 J, K는 메모리회로 A가 읽어내기 모우드의 경우에, 써넣기신호가 가하여지지 않도록 그 게이트를 닫게된다. 즉, 게이트회로 J, K의 다른쪽의 입력단에는, 래치회로 L의 출력단이 접속되어 있다. 이 래치회로 L의 세트 입력단에는, 앤드회로 M의 출력단이 접속되어 있다. 이 AND회로 M의 한쪽의 입력단에는, 전기한 소인정지신호 입력단 B2이 접속되며, 다른쪽의 입력단에는 래치회로 N의 출력단이 접속되어 있다. 그리고, 전기한 래치회로 N의 세트입력단에는 전기한 게이트 회로 D의 출력단이 접속되어 있다. 따라서, 전기한 래치회로 N는, 전기한 게이트회로 D의 출력에 의해서 세트되며, 전기한 래치회로 L는, 래치회로 N의 출력과 소인정지신호 입력단 B2의 신호 레벨과의 논리곱에 의해서 세트된다.Next, the gate circuits J and K described above close their gates so that a write signal is not applied in the case where the memory circuit A read-out mode. That is, the output terminal of the latch circuit L is connected to the other input terminal of the gate circuits J and K. The output terminal of the AND circuit M is connected to the set input terminal of the latch circuit L. The sweep stop signal input terminal B 2 described above is connected to one input terminal of the AND circuit M, and the output terminal of the latch circuit N is connected to the other input terminal. The output terminal of the aforementioned gate circuit D is connected to the set input terminal of the latch circuit N described above. Therefore, the latch circuit N described above is set by the output of the gate gate D described above, and the latch circuit L described above is set by the logical product of the output of the latch circuit N and the signal level of the sweep stop signal input terminal B 2 . do.
또, 전기한 래치신호 N, L의 리세트 입력단에 대해서는, 오어회로 O의 출력단이 접속되고 있다. 그리고, 전기한 오어회로 O의 한쪽의 입력단에는 써넣기 지령신호 출력단이 지연회로 P를 거쳐 접속되며, 다른쪽의 입력단에는 적기한 써넣기신호 발생회로 G의 출력단이 접속되어 있다. 따라서 전기한 래치신호 N, L를 리세트 가능한 경로는 써넣기 신호 발생회로 G로 부터의 경로와, 포지션 지정장치 H, 지연회로P로부터의 경로가 있다.The output terminal of the OR circuit O is connected to the reset input terminals of the latch signals N and L described above. The write command signal output terminal is connected to one input terminal of the aforementioned OR circuit O via a delay circuit P, and the output terminal of the appropriate write signal generation circuit G is connected to the other input terminal. Therefore, the paths capable of resetting the latch signals N and L described above include a path from the write signal generation circuit G, a path from the position designation device H and the delay circuit P.
본 발명의 선국 데이터 기억장치는, 상술한 바와같이 구성되는 것으로서, 동조펄스 발생회로B는, 그 선국 데이터 입력단 B1에 주어지는 선국 데이터2진수 코우드에 의거하여 듀티를 가진 펄스를 발생할 수 있다. 이 동조펄스 발생회로 B의 출력펄스는 D-A 변환회로 C에 가해지며 직류전압으로 변환된다. 그리고 이 D-A 변환회로 C의 출력이 튜우너 장치의 가변용량을 다이오우드의 단자 전압으로서 가해지며, 용량 변화에 의한 국부발진 주파수의 가변이 얻어지며 신국 주파수의 설정이 이뤄진다. 따라서, 선국 주파수와 전기한 메모리회로 A의 각 선국 데이터를 각각 대응시켜두면, 소망으로 하는 선국 데이터를 포지션 지정장치의 키이에 의하여 읽어내는 것으로서 그것에 대응하는 채널을 수신할 수 있다.The tuning data storage device of the present invention is configured as described above, and the tuning pulse generating circuit B can generate a pulse having a duty based on the tuning data binary code given to the tuning data input terminal B 1 . The output pulse of this tuning pulse generating circuit B is applied to the DA conversion circuit C and converted into a DC voltage. The output of this DA converter circuit C applies the variable capacitance of the tuner device as the terminal voltage of the diode, the local oscillation frequency is varied by the capacitance change, and the new frequency is set. Therefore, if the tuning frequency and the tuning data of each of the memory circuits A described above are respectively associated with each other, the desired tuning data can be read by the key of the position designation device, thereby receiving a channel corresponding thereto.
상술한 수신 모우드의 경우는, 모우드 스위치회로 F는 하이레벨 쪽으로 절환도니다. 또, 래치회로 N, L은 리세트상태. 게이트회로 D, J, K는 닫혀진 상태이다. 다시, 메모리회로 A에 관해서도, 데이터 읽어내기 라인만이 도통되어 있다.In the case of the reception mode described above, the mode switch circuit F switches to the high level. The latch circuits N and L are in a reset state. Gate circuits D, J, and K are closed. Again, also with respect to the memory circuit A, only the data read line is turned on.
다음에 전기한 메모리회로 A에 기억되고 있는 데이터를 고쳐쓸 경우에 대하여 설명하겠다. 이런 경우는 먼저 모우드 스위치회로 F가 써넣기 모우드, 즉 로우레벨로 절환된다. 이로인하여, 게이트회로 D가 열린 상태로 되며, 소인스위치회로 E의 출력을 동조필스 발생회로 B의 소인신호 입력단 B4에 가할 수 있다. 소인 스위치회로 E가 조작되어서, 소인 개시펄스가 소인신호 입력단에 가하여지면, 동조펄스 발생회로 B는, 그 출력펄스 듀티를 적당한 사이클마다 변환하여 가서 D-A변환회로 C에 가한다. 이것에 의해서, 튜우너 장치의 주파수 소인이 되어지며, 이 도중에 국이 수신되면, 소인정지신호 입력단 B2에 펄스가 얻어지며 동조펄스 발생회로 B의 펄스듀티가 동시에 고정된다.Next, a case of rewriting the data stored in the above-described memory circuit A will be described. In this case, the mode switch circuit F is first switched to the write mode, that is, the low level. As a result, the gate circuit D is opened, and the output of the sweep switch circuit E can be applied to the sweep signal input terminal B 4 of the tuning field generating circuit B. When the sweep switch circuit E is operated so that the sweep start pulse is applied to the sweep signal input terminal, the tuning pulse generating circuit B converts the output pulse duty every suitable cycle and applies it to the DA converter circuit C. As a result, a frequency sweep of the tuner device is performed, and when a station is received in the middle, a pulse is obtained at the sweep stop signal input terminal B 2 and the pulse duty of the tuning pulse generating circuit B is fixed at the same time.
또, 이때의 펄스듀티에 대응한 선국 데이터도 선국 데이터 입출력단 B1에 설정된다. 여기서, 조작자는 수신중의 국이 필요한 국이라면, 이국이 선국데이터를 메모리회로 A에 기억시킬 수 있다. 포지션지정장H치 의소망으로 하는 키이를 조작하므로서 이 키이에 대응하는 메모리회로 A의 어드레스를 지정하므로서 가능하다. 이 경우, 메모리회로 A는, 전기한 모우드 스위치회로 F가 로우레벨로 되어 있으므로, 써넣기 모우드로 설정되어 있다. 그리고, 포지션 지정장치 H의 키이가 눌러지면 써넣기 지령신호 출력단 H2에서 써넣기 펄스가 얻어지며, 게이트회로 J, 오어회로 I를 거쳐서 메모리회로 A의 써넣기 지령신호 입력단 A4에 가하여 진다, 따라서, 메모리 회로 A는 동조펄스 발생회로 B의 선국 데이터 입출력단 B1에 설정되고 있는 선국 데이터를 지정된 어드레스에 써넣을 수 있다. 전기한 데이트회로 J, K는 소인정지 일때 열린 상태로 된다. 이는, 소인개시 펄스가 전기한 동조펄스 발생회로 B에 가해졌을 때에 래치회로 N가 세트상태로 되며, 소인정지신호가 앤드회로 M의 한쪽의 입력단에 가하여졌을 때에 래치회로 L이 세트상태로 되는것에 기인한다.The channel selection data corresponding to the pulse duty at this time is also set in the channel selection data input / output terminal B 1 . Here, if the station being received needs a station, the operator can store the tuning data in the memory circuit A. It is possible to designate the address of the memory circuit A corresponding to this key by operating the key to which the position designation H value is desired. In this case, the memory circuit A is set to the writing mode because the mode switch circuit F described above is at a low level. When the key of the position designating device H is pressed, a write pulse is obtained from the write command signal output terminal H 2 , and is applied to the write command signal input terminal A 4 of the memory circuit A via the gate circuit J and the OR circuit I, thus, the memory. The circuit A can write the tuning data set in the tuning data input / output terminal B 1 of the tuning pulse generating circuit B to the designated address. In the previous date, J and K are opened when the postmark stops. This is because the latch circuit N is in a set state when the sweep start pulse is applied to the tuning pulse generating circuit B to which the sweep start pulse is applied, and the latch circuit L is in a set state when the sweep stop signal is applied to one input terminal of the AND circuit M. Is caused.
그러나, 메모리회로 A에 대하여 전술한 써넣기가 이뤄지면, 지연회로 P, 오어회로 O을 거쳐서 래치회로 L이 리세트 되므로, 써넣기가 끝나면 곧 게이트회로 J, K는 닫힌 상태로 된다.However, when the above-described writing is performed on the memory circuit A, the latch circuit L is reset through the delay circuit P and the OR circuit O, so that the gate circuits J and K are closed soon after the writing is completed.
그리고 상술한 소인동작에 의해서 수신된 국이 기억불필요한 것이라면, 재차 소인스위치 회로 E를 조작하므로서 동조펄스 발생회로 B는 연속하여 펄스듀티의 가변을 개시한다.If the station received by the above-described sweeping operation is unnecessary, the tuning pulse generating circuit B continuously starts to change the pulse duty by operating the sweeping switch circuit E again.
상기한 설명에 있어서는, 수신이 얻어지고 나서 이에 대응하는 포지션 지정장치의 소망으로 하는 키이를 조작하는 것으로서 설명했으나, 미리 기억시키려고 하는 소망의 어드레스의 키이를 조작해 두어도 좋다.In the above description, the reception is obtained as the operation of the desired key of the position designating device corresponding to the reception, but the key of the desired address to be stored in advance may be operated.
이런 경우는, 소망의 국을 수신했을 때에 써넣기 지령신호를 발생시키지 않으면 안된다. 이러한 써넣기 지령신호 발생수단으로 이 장치는 특징을 갖는 것으로서, 2개의 경로로 부터의 써넣기 지령신호 발생이 가능하다.In this case, the write command signal must be generated when the desired station is received. As such a write command signal generating means, this apparatus has a feature, and it is possible to generate a write command signal from two paths.
써넣기 지령신호 발생의 제1의 경로는, 포지션 지정장치에 있어서 다음의 소망으로 하는 키이를 조작함으로서 발생하는 써넣기 지령신호는 이용하는 경로이다. 제2의 경로는, 이 수신이 얻어졌을 때에, 기타의 국이 불필요하므로, 모우드 스위치회로 F를 읽어내기 모우드로 절환했을 때에, 얻어지는 써넣기 신호 발생회로 G의 출력이다.The first path of the write command signal generation is a path to be used for the write command signal generated by manipulating the next desired key in the position designating apparatus. The second path is the output of the write signal generation circuit G obtained when the mode switch circuit F is switched to the read mode since other stations are unnecessary when this reception is obtained.
이 써넣기 신호 발생회로 G의 출력이 게이트회로 K, 오어회로 I를 거쳐서 메모리회로 A의 써넣기 지령신호 입력단에 가하여지는 것에 의해서도 써넣기가 가능하다. 이런경우, 메모리회로 A의 모우드 제어단에 대한 모우드 제어전압의 시정수를 설정하여 두고, 곧 절환되는 일이 없도록 설정하여 둔다.It is also possible to write by the output of the write signal generating circuit G being applied to the write command signal input terminal of the memory circuit A via the gate circuit K and the OR circuit I. In this case, the time constant of the mode control voltage for the mode control stage of the memory circuit A is set, and is set so as not to be switched immediately.
상기한 본 발명에 의한 선국데이터 기억장치에 의하면, 메모리회로에 대한 선국데이터 써넣기가 확실히 얻어지는 것으로서, 이는, 써넣기 지령신호가 자동적으로 얻어지도록 한것에 기인한다. 더욱이 써넣기 지령 신호는, 메모리회로가 써넣기 모우드로서 소인정지신호가 존재했을 경우에만이 게이트 회로 J, K가 열리며, 써넣기 지령신호 입력단에 가하여지므로서 잘못된 기억동작이 방지된다. 다시 또, 전술한 바와 같은 써넣기 지령신호의 자동적 발생수단은, 포지션 지정장치 H에 있어서의 다음의 지정키이를 조작했을 때에 발생하는 신호와, 모우드 스위치회로 F를 읽어내기 모우드로 절환했을 때에 발생하는 신호 어느 것이든 이용하고 있으므로 써넣기의 잊어버리는 것등의 오동작을 방지할 수 있는 이점이 있다. 또 이외에 써넣기용의 조작스위치를 별도로 설치할 필요가 없고 조작순서도 간단히 할 수 있다. 다시 또, 모우드 스위치 회로 F만의 절환에 있어서도 써넣기 지령신호를 얻으므로, 하나의 채널만의 써넝기도 가능하다.According to the tuning data storage device according to the present invention described above, writing tuning data to the memory circuit is surely obtained, which is caused by the write command signal being automatically obtained. Further, the write command signal is opened only when the sweep circuit has a sweep stop signal as the write circuit, and the wrong write operation is prevented by being applied to the write command signal input terminal. Again, the automatic generation means for the write command signal as described above is generated when a signal is generated when the next designated key in the position designating device H is operated and the mode switch circuit F is switched to the read mode. Since either signal is used, there is an advantage that a malfunction such as forgetting of writing can be prevented. In addition, there is no need to provide a separate operation switch for writing, and the operation procedure can be simplified. In addition, since the write command signal is obtained also in switching only the mode switch circuit F, only one channel can be written.
이상으로 설명한 바와같이 본 발명은 선국데이터의 기억 잊어버림을 방지할 수 있고, 또 기억조작의 순서마저도 간소화할 수 있는 선국데이터 기억장치를 제공할 수 있다.As described above, the present invention can provide the tuning data storage device which can prevent the memory forgetting of the tuning data and can simplify the procedure of the storage operation.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019800001570A KR830001982B1 (en) | 1980-04-16 | 1980-04-16 | Tuning data storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019800001570A KR830001982B1 (en) | 1980-04-16 | 1980-04-16 | Tuning data storage |
Publications (2)
Publication Number | Publication Date |
---|---|
KR830003986A KR830003986A (en) | 1983-06-30 |
KR830001982B1 true KR830001982B1 (en) | 1983-09-29 |
Family
ID=19216266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019800001570A KR830001982B1 (en) | 1980-04-16 | 1980-04-16 | Tuning data storage |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR830001982B1 (en) |
-
1980
- 1980-04-16 KR KR1019800001570A patent/KR830001982B1/en active
Also Published As
Publication number | Publication date |
---|---|
KR830003986A (en) | 1983-06-30 |
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