KR800001341B1

KR800001341B1 - Semiconductor circuit

Info

Publication number: KR800001341B1
Application number: KR7403982A
Authority: KR
Inventors: 히데오 나까무라; 미쯔오 오오사와; 오사무 하마다
Original assignee: 모리다 아끼오; 소니 가부시끼가이샤
Priority date: 1974-11-04
Filing date: 1974-11-04
Publication date: 1980-10-28

Abstract

A freq. converter comprises a semiconductor device having the first semiconductor region(1) of one conductivity type, the second semiconductor region(2) of the opposite conductivity type adjacent the first region, and the third semiconductor region(3) of the same conductivity type of the first region adjacent the second region, the fourth terminal connected to the semiconductor device comprising a gate electrode(5g) formed over the first semiconductor region.

Description

반도체 회로Semiconductor circuit

제1도 및 제2도는 본 발명에 사용된 4단자 반도체소자의 한 실시예를 설명하기 위한 3단자 반도체소자의 2가지 실시예를 도시한 단면도.1 and 2 are cross-sectional views showing two embodiments of a three-terminal semiconductor device for explaining one embodiment of a four-terminal semiconductor device used in the present invention.

제3도는 본 발명에 사용한 4단자 반도체소자의 한 실시예를 도시한 단면도.3 is a cross-sectional view showing an embodiment of a four-terminal semiconductor device used in the present invention.

제4도는 제3도의 4단자 반도체소자의 특성측정 회로도.4 is a characteristic measurement circuit diagram of the four-terminal semiconductor device of FIG.

제5도는 제3도의 4단자 반도체 소자의 특성 곡선도.5 is a characteristic curve diagram of the four-terminal semiconductor device of FIG.

제6도는 본 발명의 한 실시에를 도시한 회로도.6 is a circuit diagram showing one embodiment of the present invention.

제7도는 그 파형도.7 is a waveform diagram thereof.

제8도는 본 발명의 다른 실시예를 도시한 회로도.8 is a circuit diagram showing another embodiment of the present invention.

본 발명은 새로운 반도체소자를 사용한 양파(兩派) 정류작용을 하는 반도체소자회로로서, 주파수 2체배회로 등에 적용하여 양호한 회로를 얻는 것을 제안한 것이다.The present invention proposes a semiconductor device circuit which performs onion rectification by using a new semiconductor device, and is applied to a frequency doubled circuit or the like to obtain a good circuit.

하기에서 본 발명에 사용하는 4단자 반도체소자의 한 실시예에 대하여 설명하지만, 이것은 종래의 바이폴러 트랜지스터에 비해 전류 증폭률이 크고, 포화특성이 좋고, 잡음이 적고, 더욱이 양방향성을 갖는 바이풀러 트랜지스터형인, 본 출원보다 먼저 제안된 특수구성의 3단자 반도체소자의 일종에 게이트를 설치하여 구성한 것으로서, 우선 그 3단자 반도체소자에 대하여 종래 이 바이폴러 트랜지스터와 비교하여 설명한다.Hereinafter, an embodiment of a four-terminal semiconductor device used in the present invention will be described. However, this is a bipolar transistor type having a larger current amplification rate, better saturation characteristics, less noise, and bidirectionality than a conventional bipolar transistor. In the present invention, a gate is provided on a kind of a three-terminal semiconductor device having a special configuration proposed before the present application. First, the three-terminal semiconductor device will be described in comparison with the conventional bipolar transistor.

바이플러 트랜지스터 특성평가의 파라메터(paramoter)의 하나인 hFE(에미터 접지 전류 증폭률)는, α를 베이스 접지 전류 증폭률로 하면The hFE (emitter ground current amplification factor), which is one of the parameters of the bipolar transistor characteristic evaluation, assumes that α is the base ground current amplification factor.

으로 주어진다. 여기서 α는Given by Where α is

으로 주어진다. 단 α*는 콜렉터 증폭률, β는 베이스 이송효율, r는 에미터 주입효율이다. 지금 NPN형 트랜지스터의 에미터 주입효율 r에 대하여 생각하면, 이 경우 r는Given by Where α * is the collector amplification factor, β is the base transfer efficiency, and r is the emitter injection efficiency. Now, considering the emitter injection efficiency r of the NPN transistor, in this case r is

으로 주어진다. 단 Jn은 에미터에서 베이스로 주입되는 전자에 의한 전류밀도, Jp는 베이스에서 에미터로 주입되는 정공(hole)에 의한 전류밀도이다.Given by Jn is the current density by electrons injected from the emitter to the base, and Jp is the current density by holes injected from the base to the emitter.

여기에서 Jn 및 Jp는 각각Where Jn and Jp are respectively

이므로Because of

여기에서From here

Ln : 베이스중의 소수캐리어의 확산거리Ln: Diffusion distance of minority carriers in the base

Lp : 에미터중의 소수캐리어의 확산거리Lp: Diffusion distance of minority carriers in the emitter

Dn : 베이스중의 소수캐리어의 확산정수Dn: Diffusion constant of minority carriers in the base

Dp : 에미터중의 소수캐리어의 확산정수Dp: Diffusion constant of minority carriers in the emitter

n_p: 베이스중의 평형 상태에서의 소수캐리어농도n _p : minority carrier concentration at equilibrium in base

Pn : 에미터중의 평형 상태에서의 소수 캐리어농도Pn: minority carrier concentration at equilibrium in the emitter

V : 에미터 접합에의 인가전압V: applied voltage to emitter junction

이다.to be.

그리고, 에미터의 불순물농도를 N_D, 베이스의 불순물 농도를 N_A로 하면

는

로 치환할 수 가 있고 또 Ln은 베이스폭 W로 제한되고, Ln=W로 되므로If the impurity concentration of the emitter is N _D and the impurity concentration of the base is N _A ,

Is

And Ln is limited to the base width W and Ln = W

으로 된다. 확산정수는 캐리어의 이동도와 온도의 함수이지만, 여기서는 대략 일정하다고 본다.Becomes The diffusion constant is a function of carrier mobility and temperature, but is considered to be approximately constant here.

상술한 각 식에서 명확한 바와 같이 바이폴러 트랜지스터에 있어서 그 h_FE를 올리려면 δ는 작은 편이 바람직하다.As is clear from each of the above-described formulas, δ is preferably smaller to raise the h _FE in the bipolar transistor.

그리하여 종래 일반의 바이폴러 트랜지스터에 있어서 그 δ를 작게하기 위해 에미터의 불순물 농도 N_D를 충분히 크게 하고 있다.Thus, in the conventional general bipolar transistor, the impurity concentration N _D of the emitter is sufficiently increased to reduce the δ.

그런데 에미터의 불순물농도를 충분히 크게, 예를 들면 10¹⁹원자/㎤ 정도 이상으로 하면 격자결합, 전위(轉位)등이 생겨 결정의 완전성이 얻어지지 않는 것 및 에미터의 불순물 농도가 높게 2되는 것과 자체에 있어서, 베이스에서 주입된 소수 캐리어의 수명(life time) Jp가 짧게 되는 것으로However, when the impurity concentration of the emitter is sufficiently large, for example, about 10 ¹⁹ atoms / cm 3 or more, lattice bonds, dislocations, etc. occur, and crystal integrity is not obtained. And in itself, the life time Jp of the minority carrier injected at the base is shortened.

에서 이 소수캐리어(hald)의 확산거리 Lp는 짧게 되고 (7)식으로부터 명확한 바와 같이 δ를 작게 할 수 없고, 주입효율 r도 어느정도 이상으로는 높아지지 않는다.The diffusion distance Lp of this minority carrier becomes short at. As can be seen from Equation (7), δ cannot be made small and the injection efficiency r does not increase to some extent.

거기에서 이와 같은 결점을 회피하는 것으로서 특수구성의 3단자 반도체소자가 제안되었다. 이 반도체 소자의 한예를 제1도를 참조하여 설명한다. 도시된 예는 NPN형 트랜지스터를 구성한 경우로, 이 경우 반도체기판 S에 제1도 전형, 즉 그 예로는 N형 고비저항(高比抵抗)의 제1반도체 영역인 에미터 영역(1)고, 이들과 인접하여 배치된 제2도전형, 즉 P형의 고비저항의 제2반도체 영역인 베이스 영역(2)와, 이들과 인접하여 배치된 제1도 전형, 즉 N형인 고비저항의 제3반도체 영역인 콜렉터 영역(3)이 설치되어, 제1 및 제2의 영역(1) 및 (2) 사이에 제1의 PN접합, 즉 에미터 접합 Je가 형성되고, 제2 및 제3의 영역(2) 및 (3)사이에 제2의 PN접합, 즉 콜렉터 접합 Jc가 형성된다. 그리고 제1의 영역(1) 내에 접합 Je에 대향하여 접합 Je와의 거리가 제2의 영역(2)에서 제1의 영역(1)에 주입되는 소수캐리어(hole)의 확산거리 Lp보다 작게 되는 위치에 그 소수캐리어 에너지 이상, 적어도 열에너지 이상의 전위장벽(potential barrier)(7)을 설치한다. 제1도의 예는, 제1의 영역(1)내에 이들과 같은 도전형의 고불순물 농도의 영역(1a)를 설치하고, 영역(1)내에 L-H접합 JH를 형성한 경우이다.Thereby, a three-terminal semiconductor device having a special configuration has been proposed to avoid such drawbacks. An example of this semiconductor element will be described with reference to FIG. In the illustrated example, an NPN type transistor is constructed, in this case, the semiconductor substrate S has a first conductivity type, that is, an emitter region 1 which is a first semiconductor region of an N-type high specific resistance. A base region 2 that is a second semiconductor region of a second conductivity type, i.e., a P-type high resistivity, disposed adjacent to them, and a third semiconductor of high resistivity of a first conductivity type, i.e., N-type, disposed adjacent thereto The collector region 3, which is a region, is provided so that a first PN junction, that is, an emitter junction Je, is formed between the first and second regions 1 and 2, and the second and third regions ( A second PN junction, that is, a collector junction Jc, is formed between 2) and (3). And a position in which the distance from the junction Je is smaller than the diffusion distance Lp of the minority hole injected into the first region 1 in the second region 2, as opposed to the junction Je in the first region 1. A potential barrier 7 above the minority carrier energy and at least above the thermal energy is provided in the chamber. The example of FIG. 1 is the case where the area | region 1a of such high conductivity type impurity density | concentrations are provided in the 1st area | region 1, and the L-H junction JH is formed in the area | region 1. FIG.

그리고, 제1영역의 고농도 영역(1a)와 제2의 영역(2)와 제3의 영역(3)상에는 각각 저항성(ohmic)으로 제1, 제2 및 제3의 전극 즉 에미터, 베이스 및 콜렉터 각 전극(5e)(5b) 및 (5c)가 피착되어 각각 제1, 제2 및 제3의 단자 즉 에미터, 베이스 및 콜렉터 단자 E, B 및 C가 도출된다.Then, on the high concentration region 1a, the second region 2 and the third region 3 of the first region, the first, second and third electrodes, namely, emitter, base and Collector electrodes 5e, 5b and 5c are deposited to derive the first, second and third terminals, namely emitter, base and collector terminals E, B and C, respectively.

제1의 영역(1)의 고불순물 농도(1a)를 제외한 부분은 고불순물 농도를 10¹⁵원자/㎤정도의 충분히 낮은 농도로 하고, 제2의 영역(2)는 10¹⁵내지 10¹⁷원자/㎤농도로 선택한다. 또 제3의 영역(3)도 예를 들면 10¹⁵원자/㎤정도의 제1영역(1)의 저농도 부분과 같은 정도로 선택한다.The portion excluding the high impurity concentration 1a of the first region 1 has a high impurity concentration of about 10 ¹⁵ atoms / cm 3, which is sufficiently low, and the second region 2 has a concentration of 10 ¹⁵ to 10 ¹⁷ atoms / The concentration is selected in cm 3. The third region 3 is also selected to the same extent as the low concentration portion of the first region 1 of, for example, about 10 ¹⁵ atoms / cm 3.

그리고, 이와 같이 각 영역(1),(2) 및 (3)의 적어도 접합 Je 및 Tc가 형성되는 부분의 불순물 농도가 낮게 되는 것과, 결정성이 우수하다는 것에 의해서, 제1도의 영역(1)에 있어서의 소수캐리어의 확산거리 Lp가 크게 된다.In this way, the impurity concentration of at least the junctions Je and Tc of each of the regions 1, 2 and 3 is formed, and the crystallinity is excellent, thereby making the region 1 of FIG. Diffusion distance Lp of the minority carriers in E becomes large.

더우기(3a)는 제3의 영역(3)에 접합 Jc로부터 떨어져 설치한 고불순물 농도의 저저항 영역이고, (6)은 기판 S의 표면에 형성된 SiO₃와 같은 절연층이다.Moreover, 3a is a low-resistance region of high impurity concentration provided in the third region 3 away from the junction Jc, and 6 is an insulating layer such as SiO ₃ formed on the surface of the substrate S.

이 구성에 있어서 각단자 D,B 및 C에 에미터 접합 Je에 순방향 바이어스(bias)를 주고, 코렉터 접합에 역방향 바이어스를 주는 전압을 인가한다. 이렇게 하면 트랜지스터가 동작한다. 이 경우 베이스 영역 즉 제2의 영역(2)부터 에미터 영역, 즉 제1의 영역(1)에 주입된 정공(hold)은 이 제1의 영역(1)의 불순물 농도가 낮게되는 것과, 결정성이 좋은 것 등에 의해서 그 수명이 길고 제1의 영역(1)에 있어서의 정공의 확산거리 Lp가 길다. 따라서 (6)식 및 (3)식으로부터 명확한 바와 같이 에미터 주입효율 r를 크게 할 수 가 있도록 된다. 그러나 이 확산거리 Lp를 크게 해도 실제상 그 주입된 정공이 기판표면에 도달하여 표면 재결합해 버리면, 실질적으로 확산거리 Lp보다 작게 되는 간격을 가지고 배치되어 있는 것으로, 표면 재결합은 작게되고 확산거리 Lp는 충분히 크다고 간주된다.In this configuration, a forward bias is applied to the emitter junction Je at each terminal D, B, and C, and a voltage is applied to the corrector junction at a reverse bias. This activates the transistor. In this case, holes injected from the base region, that is, the second region 2 to the emitter region, that is, the first region 1, are determined to have a low impurity concentration in the first region 1, and Due to its good properties and the like, its life is long and the diffusion distance Lp of the holes in the first region 1 is long. Therefore, as is clear from equations (6) and (3), the emitter injection efficiency r can be increased. However, even if the diffusion distance Lp is increased, when the injected holes reach the substrate surface and are recombined with the surface, they are arranged with a spacing substantially smaller than the diffusion distance Lp. The surface recombination is small and the diffusion distance Lp is It is considered large enough.

이와 같이 전위장벽(7)이 설치되어 있는 것에 의하여, 제2의 영역(2)로부터 제1의 영역(1)에 주입된 정공의 전류성분 Jp를 작게하는 효과를 갖는다. 즉 제1의 영역(1)에 있어서 L-H 접합 J_H에서는 의사 페르미 준위(Fermi-level)의 차, 혹은 봉입(封入:built-in)전장이 생기고, 이것이 소수캐리어의 정공이 확산에 역의 방향으로 작용하는 것으로, 이 준위가 충분히 클 경우에는 이 L-H 접합 J_H에서의 정공의 농도 구배(句配)에 의한 확산전류와 봉입전장에 의한 드리프트(drift)전류가 서로 소멸되어, 베이스로부터 저농도 에미터를 통해 주입되는 정공전류 Jp를 작게하는 효과가 있다. 그리고 그 효과에 의하여 에미터 전합을 통과하는 전류성분중 콜렉터에 도달하는 전자전류의 비율이 높게 되고(3)식으로부터 명확한 바와같이 에미터 주입효율 r의 값은 크게 되어 hFE가 높게 된다.Thus, since the potential barrier 7 is provided, the current component Jp of the holes injected from the second region 2 to the first region 1 is reduced. That is, in the LH junction J _H in the first region 1, a pseudo Fermi-level difference or a built-in electric field is generated, which is a direction in which minority carrier holes are reversed to diffusion. When this level is sufficiently large, the diffusion current due to the concentration gradient of holes in the LH junction J _H and the drift current due to the enclosed electric field disappear to each other, and the low concentration emi from the base It is effective to reduce the hole current Jp injected through the emitter. By the effect, the ratio of the electron current reaching the collector among the current components passing through the emitter total becomes high, and the value of the emitter injection efficiency r becomes large, as is clear from Eq. (3), resulting in high hFE.

이 준위차(전위장벽의 높이)는 정공의 에너지 이상, 적어도 열에너지 이상으로 되지 않으면 안된다. 이 열에너지는 대략 KT(단 K는 볼츠만 정수, T는 온도)로 근사하지만 상술의 준위차는 0.1eV 이상인 것이 바람직하다. 이 전위의 천이 영역에 있어서는 정공의 확산거리가 그 영역내에서 끝나서는 안된다. 즉 이 천이영역의 폭보다 정공의 확산거리 Lp가 크게 되는 것이 요구된다. 제1도와 같은 L-H 접합의 경우에는 고불순물 농도 영역(1a)의 불순물 양 및 구배를 적당히 설정하는 것에 의하여 0.2ev의 전위장벽을 설치할 수가 있다.This level difference (potential barrier height) must be equal to or higher than the energy of the hole, at least equal to the thermal energy. This thermal energy is approximated by approximately KT (where K is Boltzmann's constant and T is temperature), but the above-described level difference is preferably 0.1 eV or more. In the transition region of this dislocation, the hole diffusion distance should not end in the region. In other words, the hole diffusion distance Lp is required to be larger than the width of the transition region. In the case of the L-H junction as shown in FIG. 1, a potential barrier of 0.2 ev can be provided by appropriately setting the impurity amount and the gradient in the high impurity concentration region 1a.

제2도는 특수구성의 3단자 반도체소자의 다른 예이고, 이것은 제1의 영역(1) 내에 고불순물 농도의 영역(1a)를 설치하고, 전위장벽(7)을 형성함과 동시에 이 제1의 영역(1)에 제1의 접합 Je와 대향해서 PN접합 Js를 형성하는 P형의 부가 영역(4)을 설치한 경우이다. 이 경우에 있어서도 영역(1a)의 PN접합 Js와 접합 Je와의 사이의 거리는 제1의 영역(1)에 있어스의 소수 캐리어의 확산거리 Lp보다 작게 선정한다. 즉 이 경우 제1의 영역(1)에 주입된 정공은 상술한 바와 같이 그 확산거리가 크므로, 부가영역(4)에 유효하게 도달하고 이 P형의 부가 영역(4)에 흡수된다. 그리고 부가영역(4)가 전기적으로 부동(浮動:floating)되어 있는 경우에 그 전위는 정공의 증가에 의하여 상승하고, 이 영역(4)와 제1의 영역(1)과의 사이에 형성되는 PN접합 Js는 대략 시동전압까지 순 바이어스되고, 정공이 제1의 영역(1)내에 재주입된다. 이것에 의해 제1의 영역(1)의 부가영역(4) 근방의 정공농도가 올라간다. 따라서 제1의 영역(1)의 접합 Je 및 Js사이에 있어서의 정공의 농도분포는 같게 되어 구배는 완만하게 되고, 제2의 영역(2)로부터 제1의 영역(1)로 흐르는 확산전류 Jp는 작게되는 것이다.FIG. 2 is another example of a three-terminal semiconductor device having a special configuration, which is provided with a region 1a of high impurity concentration in the first region 1 to form a potential barrier 7 and the first It is a case where the P type additional area | region 4 which forms PN junction Js is provided in the area | region 1 facing 1st junction Je. Also in this case, the distance between the PN junction Js of the region 1a and the junction Je is selected to be smaller than the diffusion distance Lp of the minority carriers in the first region 1. That is, in this case, the holes injected into the first region 1 have a large diffusion distance as described above, so that they reach the additional region 4 effectively and are absorbed by the P-type additional region 4. In the case where the additional region 4 is electrically floating, the potential rises due to the increase of holes, and the PN formed between the region 4 and the first region 1 is increased. Junction Js is forward biased to approximately the starting voltage, and holes are reinjected into the first region 1. As a result, the hole concentration near the additional region 4 in the first region 1 increases. Therefore, the concentration distribution of holes between the junctions Je and Js of the first region 1 becomes the same, the gradient becomes smooth, and the diffusion current Jp flowing from the second region 2 to the first region 1. Is to be small.

더욱이 제2도에 도시된 예는 제2의 영역(2)와 같은 도전형의 부가영역(4)를 제2의 영역(2)로부터 분리하여 설치한 경우이지만 어떤 경우에는 이 영역(4)를 영역(2)로부터 연속하여 연장하는 것같은 구성을 행하기도 한다.Moreover, the example shown in FIG. 2 is a case where the additional type 4 of the same conductivity type as the second area 2 is provided separately from the second area 2, but in some cases the area 4 is provided. The structure which extends continuously from the area | region 2 may be performed.

또 상술의 설명에서는 제1, 제2 및 제3의 각 영역(1)(2) 및 (3)을 각각 에미터 베이스 및 콜렉터로서 동작시키는 경우이지만, 이 3단자 반도체소자에서는 제2의 영역(2)를 중심으로 하여 그 양측의 제1 및 제3의 영역(1) 및 (3)이 서로 같은 정도의 낮은 불순물 농도로 하고, 영역(2)에서 보아 대칭적 구성을 갖고 있는 것으로, 제1, 제2 및 제3의 영역(1)(2) 및 (3)을 각각 콜렉터, 베이스 및 에미터로서 동작되는 역방향 트랜지스터로서 사용해도 우수한 트랜지스터 동작을 행한다. 즉 이 3단자 반도체소자는 정(正), 역(逆) 양방향으로 동작하는 트랜지스터로서 전기적으로 대칭적인 우수한 특성을 갖는다.In the above description, the first, second, and third areas 1, 2, and 3 are operated as emitter bases and collectors, respectively. The first and third regions 1 and 3 on both sides of 2) have the same low impurity concentration as each other, and have a symmetrical configuration when viewed from the region 2, and the first The second and third regions (1) (2) and (3) are used as the reverse transistors that operate as collectors, bases, and emitters, respectively. In other words, the three-terminal semiconductor device is a transistor that operates in both positive and reverse directions, and has excellent electrical symmetry.

이 경우 역방향 트랜지스터에 관하여 보다 우수한 hFE 특성 등을 얻기 위하여서는, 기판 S의 주위측면에 있어서의 표면 재결합도 회피되도록, 제3의 영역(3)의 저저항 영역(3a)를 기판 S의 주위측면에도 연장하여 설치하고 이 영역(3a)와 제2의 영역(2)와의 사이의 거리를 각부에 있어서 제3의 영역(3)에 주입되는 소수캐리어의 확산거리 보다 작게 선정하고 영역(3)과 영역(3a)와의 사이에 상기 소수캐리어의 에너지 이상의 전위장벽을 설치한다.In this case, in order to obtain better hFE characteristics and the like with respect to the reverse transistor, the low resistance region 3a of the third region 3 is replaced by the peripheral side surface of the substrate S so that surface recombination on the peripheral side surface of the substrate S is also avoided. The distance between the area 3a and the second area 2 is set to be smaller than the diffusion distance of the minority carriers injected into the third area 3 in each part. A potential barrier above the energy of the minority carrier is provided between the region 3a.

이러한 특수구성의 3단자 반도체소자의 특성을 하기에 열거한다.The characteristics of the three-terminal semiconductor element of such a special configuration are listed below.

(1) 전류 증폭률 hFE가 높고, 3000 이상으로 할 수가 있다.(1) The current amplification factor hFE is high and can be 3000 or more.

(2) h_FE의 불균형이 적다. 즉 종래 일반의 바이폴러 트랜지스터에서는 에미터 주입효율을 높게 하는데에 에미터 영역의 농도를 충분히 높게한 것으로, 소위 에미터 영역과 베이스 영역과의 그 접합 근방의 농도차에 의존된 것이었으므로, 양영역의 농도 등의 설정은 상관적으로 선정하지 않으면 안된다. 이것에 비해 이 특수구성의 3단자 반도체소자에서는 제1의 접합 Je에 대향해서 제1의 영역(1) 내에 전위장벽을 형성하는 것에 의하여, 제1의 영역에 주입되는 소수 캐리어의 전류성분을 억제하고 에미터주입효율을 높이는 것이므로, 제1 및 제2의 영역(1) 및 (2)는 제1의 영역(1)이 비교적 낮은 농도로 선택될 수 있어 상호 영향이 적고, 영역(2)의 폭과 농도분포 등은 설계한 그대로 불균형 없이 제조되고 따라서 h_FE의 불균형을 작게 한다.(2) The imbalance of h _FE is small. That is, in the conventional general bipolar transistors, the emitter implantation efficiency is increased to increase the emitter region sufficiently, and it is dependent on the concentration difference in the vicinity of the junction between the emitter region and the base region. The setting of the concentration of the area, etc., must be selected correlated. On the other hand, in this three-terminal semiconductor device of this special configuration, a potential barrier is formed in the first region 1 opposite to the first junction Je to suppress the current component of the minority carriers injected into the first region. Since the first and second regions 1 and 2 can be selected at a relatively low concentration, the first and second regions 1 and 2 can be selected at a relatively low concentration. The width, concentration distribution, etc. are produced as designed without imbalance, thus reducing the imbalance of h _FE .

(3) 또 표면 재결합의 영향을 회피하고 있는 것에 의하여 이 h_FE는 소전류때에 있어서도 높다.(3) In addition, since the effect of surface recombination is avoided, this h _FE is high even at a low current.

(4) 잡음이 작게 된다. 즉 제1 및 제2의 접합 Je 및 Jc의 주요한 부분으 각각 저 불순물 농도의 P형 및 N형 영역에 형성되는 것으로 결정 결함이 작게 되는 것과, 더욱이 예를 들면, 제2의 영역(2)의 제2의 전극(5b) 부근의 불순물 농도를 높게 하는 것에 의하여, 트랜지스터로서 에미터-베이스간 전류의 기판표면에 따르는 횡방향 전류는 작게 되고, 이에 의하여 l/f 잡음을 작게 한다. 또 파열(burst) 잡음과 1/f 잡음과는 hFE가 높은 것에 이해서도 감소된다. 또 베이스 분포저항 rbb´을 작게하면, 신호원 임피이던스가 낮은 경우에도 잡음은 작게 된다.(4) Noise is reduced. That is, the major defects of the first and second junctions Je and Jc are formed in the P-type and N-type regions having low impurity concentrations, respectively, so that the crystal defects are reduced, and, for example, the second regions 2 By increasing the impurity concentration in the vicinity of the second electrode 5b, the lateral current along the substrate surface of the emitter-base current as the transistor becomes small, thereby making l / f noise small. Burst noise and 1 / f noise are also reduced after high hFE. If the base distribution resistance rbb 'is made small, the noise will be small even when the signal source impedance is low.

(5) 또 h_FE의 온도 특성이 좋다.(5) good temperature characteristic in addition h _FE.

(6) 정, 역 양방향성 트랜지스터로서 대칭성에 우수하다.(6) As a positive and reverse bidirectional transistor, it has excellent symmetry.

(7) 제1 및 제2의 접합 Je 및 Jc의 근방의 불순물 농도가 낮은 것으로, 정, 역 양방향성 트랜지스터로서의 BV_BEO(콜렉터 개방, 베이스 에미터간 내압)가 높다.(7) The impurity concentration in the vicinity of the first and second junctions Je and Jc is low, and the BV _BEO (collector opening, breakdown voltage between base emitters) as the positive and reverse bidirectional transistors is high.

(8) 파워(power) 트랜지스터로서 쓰이는 경우, 에미터내의 분포저항에 의해 그의 열발사(emission)가 균일화되므로 강도가 높다.(8) When used as a power transistor, its heat emission is made uniform by the distribution resistance in the emitter, so that the strength is high.

(9) 또, 포화특성이 좋다.(9) Moreover, the saturation characteristic is good.

(10) 주입 혹은 재주입을 행하는 부가영역(4)를 설치하는 경우는 베이스의 등가적 저항이 작게 된다.(10) In the case where the additional region 4 for injection or re-injection is provided, the equivalent resistance of the base becomes small.

또 상술의 각 예는 NPN형의 경우이지만 종래 일반이 바이폴러 트랜지스터와 같이 PNP형도 가능하다는 것은 물론이다.In addition, although each example mentioned above is a case of NPN type, it is a matter of course that a PNP type is also possible conventionally like a bipolar transistor.

그런데 상술한 특수구성의 3단자 반도체소자의 제1반도체 영역내에 반도체 제어 영역을 설치함과 동시에, 이것에 관련한 제어 전극(게이트)을 설치하여 구성한 4단자 반도체 소자는 그 제어전극(게이트)에 제어전압을 부여하는 것에 의하여 그 전류 증폭률을 변화시킬 수가 있다.However, the four-terminal semiconductor element formed by providing the semiconductor control region in the first semiconductor region of the three-terminal semiconductor element of the special configuration described above and providing a control electrode (gate) related thereto is controlled on the control electrode (gate). The current amplification factor can be changed by applying a voltage.

제2도에 도시한 3단자 반도체소자의 예에서는 부가영역(4) 자체를 반도체 제거 영역으로 하고 이것으로부터 제어전극(게이트)을 도출해서 4단자 반도체 소자를 구성하지만 이것은 본 발명에서는 사용하지 않는 것으로 상술한 설명을 생략한다.In the example of the three-terminal semiconductor device shown in FIG. 2, the additional region 4 itself is used as a semiconductor removal region and the control electrode (gate) is derived therefrom to form a four-terminal semiconductor device. However, this is not used in the present invention. The above description is omitted.

다음에 제3도를 참조해서 본 발명에 사용한 적절한 4단자 반도체소자에 대하여 설명하면, 이것은 상술한 제1도의 3단자 반도체소자의 제1반도체 영역(에미터 영역)의 일부(이것을 반도체 제어 영역으로 함)와 용량적으로 결합시키는 제어전극(게이트)를 설치하여 4단자 반도체소자를 구성한 것이다. 또 이 제3도에 있어서 제1도와 대응하는 부분에는 동일부호를 붙여 중복 설명을 생략한다.Next, referring to FIG. 3, a suitable four-terminal semiconductor element used in the present invention will be described, which is a part of the first semiconductor region (emitter region) of the three-terminal semiconductor element of FIG. And a capacitive coupling electrode (gate) to form a four-terminal semiconductor device. In Fig. 3, parts corresponding to those in Fig. 1 are denoted by the same reference numerals and redundant description thereof will be omitted.

제3도에 있어서는 제1도에서의 제1반도체 영역(에미터 영역)(1)의 일부에 대향해서 소정의 두께(예를들면 수 100Å)의 절연층(게이트 절연층)(8)(이것은 절연층(6)과 같이 예를 들면 SiO₂에 형성되지만 MOS형 전계효과 트랜지스터의 게이트 절연층에 대응하는 것임)을 사이에 넣고 그 위에 /ℓ등의 금속층으로 되는 소정 면적의 제어 전극(게이트)(5g)이 피착 형성된다. 그리고 이 제어 전극(5g)로부터 제4의 단자로서의 게이트 단자 G가 도출된다. 그리고 제1반도체 영역(1)의 표며의 제어전극(5g)에 대응하는 부분(9)가 반도체 제어영역이다.In FIG. 3, an insulating layer (gate insulating layer) 8 of a predetermined thickness (for example, several hundred microseconds) is opposed to a part of the first semiconductor region (emitter region) 1 in FIG. A control electrode (gate) having a predetermined area formed of, for example, SiO ₂ but corresponding to the gate insulating layer of the MOS field effect transistor, such as the insulating layer 6, and having a metal layer such as / l thereon. (5 g) is deposited. And gate terminal G as a 4th terminal is derived from this control electrode 5g. The portion 9 corresponding to the control electrode 5g at the top of the first semiconductor region 1 is the semiconductor control region.

그리고, 그 4단자 반도체소자의 게이트 에미터간 즉 게이트 단자 G 및 에미터 단자 E간에 게이트 바이어스 전압을 가하면 그 값에 대응해서 전류 증폭률, 즉 에미터 접지전류 증폭률 h_FE가 하부에 철부(凸部)를 갖고 그 철부 극소치에 관해 축대칭인 곡선상을 변화한다.When a gate bias voltage is applied between the gate emitters of the four-terminal semiconductor element, that is, between the gate terminal G and the emitter terminal E, the current amplification factor, that is, the emitter ground current amplification factor h _FE is formed in the lower portion corresponding to the value. And change the axially symmetrical curve with respect to the iron minimum.

즉 이 제3도의 예로서는 에미터 단자 E에 대하여 부(負)의 바이어스 전압을 주면, 그 바이어스 전압의 소정의 임계치 전압보다 정측의 범위에서는 정방향으로 가는데 따라 제1반도체 영역(에미터 영역)(1)내의 일부, 즉 제어영역(9)에 제1도의 전위장벽(7)로서의 L-H 접합 J_H와 같은 모양의 기능을 갖는 축척층 CG가 형성되고, 이것에 의해 제2반도체 영역(베이스 영역)(2)에서 제1반도체 영역(에미터 영역)(1)로 확산전류의 정공에 의한 전류 밀도 Jp가 감소하고 그 결과 h_FE가 증대된다.In other words, in the example of FIG. 3, when a negative bias voltage is applied to the emitter terminal E, the first semiconductor region (emitter region) 1 goes toward the positive direction in the positive range rather than the predetermined threshold voltage of the bias voltage. A portion of the inside, that is, the control layer 9 is formed with a scale layer CG having a function similar to that of the LH junction J _H as the dislocation barrier 7 in FIG. 1, thereby forming a second semiconductor region (base region) ( In 2), the current density Jp due to the hole of the diffusion current decreases to the first semiconductor region (emitter region) 1, and as a result, h _FE is increased.

또 그 바이어스 전압의 상기 소정의 임계치 전압부터 부측(負側)의 범위에서는 부(負)방향으로 가는데 따라 제1반도체 영역(에미터 영역)(1)내의 일부, 즉 제어영역(9)에 반전층 IN이 형성되고, 제2도의 부가 영역(4)가 전기적으로 부동(浮動:floating)되어 있는 경우와 같이 이 반전층 IN에서 제1반도체 영역(에미터 영역)(1)로 정공이 재주입되고, 이것에 의해 제2반도체 영역(베이스 영역)(2)에서 제1반도체 영역(에미터 영역)(1)로 확산전류의 정공에 의한 전류밀도 Jp가 감소하고, 그 결과 h_FE가 증대한다.In addition, in the range from the predetermined threshold voltage of the bias voltage to the negative side, the inverted part of the first semiconductor region (emitter region) 1, that is, the control region 9, goes in the negative direction. Holes are reinjected from the inversion layer IN to the first semiconductor region (emitter region) 1 as in the case where the layer IN is formed and the additional region 4 in FIG. 2 is electrically floating. As a result, the current density Jp due to the diffusion of holes from the second semiconductor region (base region) 2 to the first semiconductor region (emitter region) 1 decreases, and as a result, h _FE increases. .

이 제3도의 4단자 반도체소자를, 제4도의 측정회로로 구성하여 측정한 특성곡선의 예는 제5도에 도시되어 있다. 제4도에 있어서, Q는 그 4단자 반도체소자를 표시한 것이며 이것의 기호는 종래의 바이폴러 트랜지스터의 기호에, 에미터와 평행으로 짧은 선을 추가하여 이것을 게이트로서 표시한다. 제4도의 회로에서는 그 4단자 반도체소자 Q를 에미터 접지형으로 한 경우로 R_L은 그 콜렉터 부하저항, Vcc는 콜렉터 전원전압, Ic는 콜렉터 전류, I_B는 베이스 전류(정전류) V_GE는 게이트 에미터간 전압을 각각 표시한다. 그리고 콜렉터 에미터간 전압 V_CE=3(V), I_B=1(μA)인 때의 게이트, 에미터간 전압(게이트 바이어스 전압)h_FE(V)-콜렉터 전류 Ic(μA), 에미터 접지 전류 증폭률 h_FE특성 곡선이 제5도에 도시되어 있다. 이 제5도의 곡선에 의하면 게이트 바이어스 전압의 변화에 반응해서 전류증폭률 h_FE가 하부로 철부(凸部)를 갖고, 그 철부극소치(이 경우의 게이트 에미터간 전압은 상술한 임계치 전압임)에 관하여 대략 축 대칭인 곡선상을 변화하는 것을 알 수 있다.An example of the characteristic curve measured by configuring the four-terminal semiconductor element of FIG. 3 with the measurement circuit of FIG. 4 is shown in FIG. In Fig. 4, Q denotes the four-terminal semiconductor element, and its symbol is added to the symbol of the conventional bipolar transistor, and a short line in parallel with the emitter is added to display it as a gate. In the circuit of FIG. 4, the 4-terminal semiconductor element Q is an emitter ground type, where R _L is the collector load resistance, Vcc is the collector supply voltage, Ic is the collector current, and I _B is the base current (constant current) V _GE is Displays the voltage between gate emitters respectively. And gate when the collector emitter voltage V _CE = 3 (V), I _B = 1 (μA), the emitter voltage (gate bias voltage) h _FE (V)-collector current Ic (μA), emitter ground current The amplification factor h _FE characteristic curve is shown in FIG. According to the curve of FIG. 5, in response to the change of the gate bias voltage, the current amplification factor h _FE has a convex portion downward, and the convex minimum value (in this case, the voltage between gate emitters is the threshold voltage described above). It can be seen that the curved line is approximately axial symmetrical.

더욱이 제3도의 제1반도체 영역(에미터 영역)(1)의 두께를 정공(주입캐리어)의 확산거리 Lp보다 작게 선정하는 경우는 게이트 베이스간 전압 V_GE가 임계치 전압에 대략 같게 되는 경우에 있어서, 표면 재결합의 경향이 크게 되어, 주입캐리어(소수 캐리어)의 수명시간(life time)이 짧게 되고, 이것에 의해 h_FE의 철부(凸部) 극소치를 한층 작게 할 수가 있다.Furthermore, in the case where the thickness of the first semiconductor region (emitter region) 1 of FIG. 3 is selected to be smaller than the diffusion distance Lp of the hole (injection carrier), when the gate-base voltage V _GE becomes approximately equal to the threshold voltage, As a result, the tendency of surface recombination becomes large, and the life time of the injection carrier (the minority carrier) is shortened, whereby the convex minimum of h _FE can be further reduced.

상술한 제3도의 예는 NPN형의 경우이지만 종래 일반의 바이폴러 트랜지스터와 같이 PNP형도 가능하다는 것음 물론이다.Although the example of FIG. 3 described above is of the NPN type, the PNP type is also possible as in the conventional general bipolar transistor.

본 발명의 반도체소자 회로에 있어서는, 에미터 콜렉터 베이스 및 게이트를 구비하고, 게이트 에미터간에 부여하는 게이트 바이어스 전압의 변화에 반응해서 전류 증폭률이 하부에 철부(凸部)를 갖고, 이 철부 극소치에 관해서 대략 축대충인 곡선상을 변화하는 특성을 나타내는 4단자 반도체소자를 갖고, 베이스에 정해진 바이어스 전류가 흐로도록 하여, 게이트 에미터간에 전류 증폭률이 철부 극소치와 같은 게이트 바이어스 전압이 주어지고, 게이트에 입력신호를 공급하고, 콜렉터로부터 출력신호를 얻도록 한 것이다.In the semiconductor device circuit of the present invention, the emitter collector base and the gate are provided, and the current amplification factor has a convex portion at the bottom in response to a change in the gate bias voltage applied between the gate emitters, A four-terminal semiconductor device exhibiting a characteristic of changing the shape of an approximately axis-to-shape curve, and having a bias current defined in the base flows, a gate bias voltage equal to the minimum of the iron amplification rate is given between the gate emitters, The input signal is supplied and the output signal is obtained from the collector.

하기에 본 발명을 주파수 2체배회로에 적용한 한가지 실시예를 제6도를 참조하여 설명한다. 제6도에 있어서 Q는 상술한 4단자 반도체소자이고, 그 베이스가 저항기(14)를 통해서 전원 +B₁에 접속되어, 그 베이스에 정해진 바이어스전류가 흐름과 동시에, 게이트는 저항기(13)을 통해서 전원 -B₂에 접속되어, 그 게이트 에미터간에 전류 증폭률(에미터 접지 전류 증폭률)이 철부(凸部) 극소치로 되는 것과 같은 게이트 바이어스 전압이 주어지도록 되어 있다. 이 게이트로부터 콘덴사(12)를 개재하여 입력신호를 공급하는 입력단자(11)이 도출된다. 에미터는 접지되고 콜렉터는 콘덴사(16) 및 코일(18)로 된 동조회로(15)를 통해서 전원 +B₁에 접속된다. 이 동조회로(15)의 동조 주파수는 입력단자(11)에 공급되는 입력신호 주파수의 2배의 주파수로 선정된다:An embodiment in which the present invention is applied to a frequency doubled circuit will be described below with reference to FIG. In FIG. 6, Q is the four-terminal semiconductor element described above, the base of which is connected to the power supply + B ₁ through the resistor 14, and at the same time as the bias current defined in the base flows, the gate opens the resistor 13. The gate bias voltage is connected to the power supply -B ₂ so that the current amplification factor (emitter ground current amplification factor) becomes a minimum value between the gate emitters. From this gate, an input terminal 11 for supplying an input signal via the condenser 12 is derived. The emitter is grounded and the collector is connected to the power supply + B ₁ via a tuning circuit 15 of condensate 16 and coil 18. The tuning frequency of this tuning circuit 15 is selected to be twice the frequency of the input signal frequency supplied to the input terminal 11:

상기 코일(18)을 1차 코일로 하고 2차 코일(19)를 갖는 트랜스(17)의 2차 코일(19)의 한쪽단이 접지되고, 타단에서 출력단자(20)이 도출된다.One end of the secondary coil 19 of the transformer 17 having the coil 18 as the primary coil and the secondary coil 19 is grounded, and the output terminal 20 is derived from the other end.

제6도의 주파수 2채배 회로의 동작에 대하여 설명하면 다음과 같다. 입력단자(11)에 제7도 A의 (22)로서 나타낸 것같은 파형(이 경우는 SIN파)의 입력신호가 공급되면, 게이트 에미터간 전압은 상기 전류 증폭률이 철부(凸部) 극소치로 되는 것과 같은 게이트 바이어스 전압을 중심으로 해서 그 입력신호에 따라서 정, 부로 진동하고, 콜렉터 전류 Ic는 전류 증폭률 h_FE및 베이스 전류 I_B의 적(積)으로 나타나고, 더우기 I_B는 일정하므로 콜렉터 전류는 입력신호(22)가 양파(兩波) 정류되고, 또한 동조회로(15)에 의하여 파형정형(波形整形)된 전류로 되고 따라서 출력단자(20)부터 제7도의 (23)으로 표시한 것같이 입력신호(22)의 2배의 주파수 출력신호가 얻어진다.The operation of the frequency doubler circuit of FIG. 6 will be described as follows. When an input signal having a waveform (in this case, a SIN wave) as shown at 22 in FIG. 7A is supplied to the input terminal 11, the voltage between the gate emitters is such that the current amplification factor is a minimum of the convex portion. It vibrates positively and negatively according to the input signal with respect to the gate bias voltage, and the collector current Ic is represented by the product of the current amplification factor h _FE and the base current I _B , and the collector current is constant because I _B is constant. The input signal 22 is onion rectified and is a waveform-shaped current by the tuning circuit 15, and thus the output terminals 20 to 23 shown in FIG. Similarly, a frequency output signal twice that of the input signal 22 is obtained.

이 주파수 2채배 회로는 종래 다이오드 혹은 바이폴리 트랜지스터의 비직선성을 이용한 것에 비하여 효율이 좋다.This frequency doubler circuit is more efficient than the conventional nonlinearity of diodes or bipoly transistors.

다음에 본 발명을 동조지시 회로에 적용한 한가지 실시예를 제8도를 참조하여 설명한다. 이 실시예는 FM라디오(radio) 수신기의 동조 지시회로의 경우이다. 제8도에 있어서(24)는 FM검파회로이고, (25)는 그 검파출력단자, (27)은 AFC신호 출력단자이다.Next, an embodiment in which the present invention is applied to a tuning instruction circuit will be described with reference to FIG. This embodiment is the case of the tuning indicator circuit of the FM radio receiver. In Fig. 8, 24 denotes an FM detection circuit, 25 denotes a detection output terminal, and 27 denotes an AFC signal output terminal.

Q는 상술한 4단자 반도체소자이고, 그 베이스가 저항기(32)를 통해서 전원 +B₃에 접속됨과 동시에 저항기(33)을 통해서 전원 +B₄(그 전압은 전원 +B₃의 전압보다 낮다)에 접속되어 베이스에 정해진 바이어스 전압이 흐르도록 되어 있다. 또 콜렉터는 표시소자로서의 발광 다이오드(diode)(34)를 통해서 전원+B₃에 접속됨과 동시에 그 에미터는 저항기(가변저항기)(35)를 통해서 전원+B₄에 접속된다.Q is the four-terminal semiconductor element described above, the base of which is connected to the power supply + B ₃ through the resistor 32 and at the same time the power supply + B ₄ through the resistor 33 (the voltage is lower than the voltage of the power supply + B ₃ ). The bias voltage is connected to the base so as to flow through the base. The collector is connected to the power supply + B ₃ via a light emitting diode 34 as a display element, and the emitter is connected to the power supply + B ₄ via a resistor (variable resistor) 35.

그리고, FM검파회로(24)의 검파 출력은 증폭기(28)에 공급되고 그 증폭출력이 저항기(29)(30)에 분압(分壓)되어 게이트에 공급되도록 되어 있다. 또 게이트는 콘덴사(31)을 통해서 접지되어 있다.The detection output of the FM detection circuit 24 is supplied to the amplifier 28, and its amplification output is divided by the resistors 29 and 30 so as to be supplied to the gate. The gate is grounded through the condensate yarn 31.

다음에 그 동조지시회로의 동작을 설명한다. 게이트 에미터간 전압은 전류증폭률(에미터 접지 전류증폭률)이 철부(凸部) 극소치로 되는 소정 전압을 중심으로 하여 FM검파 출력인 S자 곡선에 다라서 정, 부양방향으로 진동하고, 이 때문에 콜렉터전류는 이 S자 곡선을 양파 정류한 것같은 파형으로 되고, 따라서 발광 다이오드(34)는 동조가 되지 않은 경우 점등하고 동조한 경우 소등된다.Next, the operation of the tuning instruction circuit will be described. The voltage between the gate emitters oscillates in the positive and buoyant directions based on the S-shaped curve, which is the FM detection output, with the center of the predetermined voltage at which the current amplification factor (emitter ground current amplification factor) becomes the minimum of the convex part. The current becomes a waveform like onion rectified by the S curve, and thus the light emitting diode 34 is turned on when not tuned and turned off when tuned.

더우기 이 경우 4단자 반도체소자 Q의 발광다이오드 대신 부하를 접속해서 출력을 추출하고, 이 출력으로부터 뮤팅(muting) 신호를 만들도록 한 뮤팅 회로도 구성할 수 이다. 이 경우 입력 임피이던스(게이트 입력)가 높으므로 뮤팅 회로로서 매우 좋다.Furthermore, in this case, a muting circuit may be configured in which a load is extracted instead of a light emitting diode of the 4-terminal semiconductor element Q to extract an output, and a muting signal is generated from the output. In this case, since the input impedance (gate input) is high, it is very good as a muting circuit.

상술한 본 발명에 의하면, 새로운 반도체소자를 사용하는 것에 의해서, 간단한 구성의 양파 정류작용을 갖는 반도체소자 회로를 얻을 수가 있다.According to the present invention described above, by using a new semiconductor device, a semiconductor device circuit having an onion rectifying action with a simple configuration can be obtained.

또 본 발명에 의한 반도체소자 회로는 고입력 임피이던스, 저잡음(noise), 저출력 임피던스를 나타내는 것과 함께 입출력 변환율이 높은 특징을 갖는다.In addition, the semiconductor device circuit according to the present invention exhibits high input impedance, low noise, and low output impedance, and has a high input / output conversion ratio.

Claims

제1도 전형의 제1반도체영역과, 상기 제1영역에 접한 제2도전형의 제2반도체영역과, 상기 제2영역에 접한 제1도전형의 제3반도체 영역과, 상기 제1영역으로부터 상기 제2영역에 접한 저농도영역과, 상기 제1영역내에서 상기 저농도영역에 접하고 이 접합면과 상기 제2영역과의 거리가 저농도영역내의 소수캐리어의 확산거리보다 작은 고농도영역과, 상기 제1영역에 접속된 제1전극(에미터)과, 상기 제2여역에 접속된 제2전극(베이스)과, 상기 제3영역에 접속된 제3전극(콜렉터)고, 상기 저농도영역에 절연층을 통하여 접속된 제4전극(게이트)을 갖고, 이 제4전극에 인가된 전압에 따라 전류증폭율이 소정전압을 중심으로 대칭으로 변화하는 4단자 반도체소자를 갖고, 상기 제2전극에 정바이어스전류가 공급되고, 상기 제4, 제1전극사이에 상기 소정의 전압이 게이트 바이어스 전압으로서 공급되는 동시에 상기 제4전극에 입력신호가 공급되며, 상기 제3전극으로부터 상기 입력신호의 주파수가 2체배된 출력신호가 얻어지도록한 것을 특징으로 하는 반도체 회로.From the first semiconductor region of the first conductive type, the second semiconductor region of the second conductive type in contact with the first region, the third semiconductor region of the first conductive type in contact with the second region, and the first region. A low concentration region in contact with the second region, a high concentration region in contact with the low concentration region in the first region, and a distance between the junction surface and the second region is smaller than a diffusion distance of a minority carrier in the low concentration region; A first electrode (emitter) connected to the region, a second electrode (base) connected to the second region, a third electrode (collector) connected to the third region, and an insulating layer in the low concentration region. It has a fourth electrode (gate) connected through it, and has a four-terminal semiconductor device whose current amplification factor is symmetrically changed about a predetermined voltage according to the voltage applied to the fourth electrode. A positive bias current is applied to the second electrode. Is supplied, and the predetermined voltage is supplied between the fourth and first electrodes. And an input signal is supplied to the fourth electrode at the same time as a bit bias voltage, and an output signal of which the frequency of the input signal is doubled is obtained from the third electrode.