KR800001272B1

KR800001272B1 - Method for producing the semiconductive device

Info

Publication number: KR800001272B1
Application number: KR7600881A
Authority: KR
Inventors: 제이 맥엘로이 데이비드
Original assignee: 죤 에드워드 반디그리프; 텍사스 인스트루멘츠 인코포레이티드
Priority date: 1976-04-12
Filing date: 1976-04-12
Publication date: 1980-10-26

Abstract

In a method of manufg. the semiconductor device, random defects or inaccuracies in precise registrations of certain patterns are compensated by the introduction of selected impurities. The selected impurities bring about changes in the electrical characteristics of those portions of the semiconductor affected by the random defects or registration inaccuracies to prevent them from causing malfunctions in the complete device.

Description

반도체 장치의 제조방법Manufacturing Method of Semiconductor Device

제1도는 본 발명의 특징적인 기하학적 위치를 묘사하는 MOS IC의 부분 평면도.1 is a partial plan view of a MOS IC depicting the characteristic geometric positions of the present invention.

제2도는 제1도의 2-2선을 따라 취한 단면도.2 is a cross-sectional view taken along the line 2-2 of FIG.

제3도는 제1도의 다수의 셀에서 하나를 확대한 도면으로 게이트전극의 얼라인먼트(alignment)가 어긋나 있음을 보여주는 제1도의 예시적인 부분 확대도.3 is an enlarged view of one of a plurality of cells of FIG. 1 and an exemplary partial enlarged view of FIG. 1 showing that alignment of gate electrodes is misaligned.

제4도는 제3도의 4-4선을 따라 취한 단면도.4 is a cross-sectional view taken along line 4-4 of FIG.

본 발명은 기하학적 배치에 있어서의 부정확성이 즉각적인 오기능이나 지연적인 오기능을 유발시키는 것으로부터 막는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which inaccuracies in geometrical arrangements prevent immediate or delayed malfunctions.

본 기술에 숙련된 자에게 잘 알려져 있듯이, 반도체 기술의 계속적인 진보로 복잡한 반도체 장치의 크기가 크게 줄어들게 되었고, 매우 좁은 기하학적 구조체내에 수백수천의 조그마한 반도체소자(예를들어, 바이포올러(bipolar) 트랜지스터나 MOS트랜지스터)가 포함되겠끔 되었다. 바이포올러 IC나 MOS IC와 같은 복잡한 반도체장치의 크기가 줄어듬에 따라 이들 장치내에 형성되는 소자의 기하학적 위치설계의 어려움도 증가되었다. 게다가, 하나의 집적 회로장치내에 형성되는 각 소자의 수의 증대와 함께, 이 장치를 신빙성있고 재현시킬 수 있게 제조할 필요성이 증가하였고, 또한 만족할만한 양품률(良品率, yield)을 얻기 위하여, 필요한 마스크(mask), 확산, 금속배선(metallization) 또는 다른 제조공정 파라미터(parameter)들을 정밀하게 정합(registeration)시킬 수 있는 복잡하고 비용이 많이 드는 제조기술에 의존하는 것이 불가피하였다.As is well known to those skilled in the art, continued advances in semiconductor technology have resulted in a significant reduction in the size of complex semiconductor devices, and hundreds of thousands of tiny semiconductor devices (e.g. bipolar) within very narrow geometries. Transistors or MOS transistors). As the size of complex semiconductor devices, such as bipolar ICs and MOS ICs, is reduced, the difficulty in designing the geometrical position of the devices formed within these devices has increased. In addition, with the increase in the number of each element formed in one integrated circuit device, the necessity of manufacturing the device in a reliable and reproducible manner has increased, and also in order to obtain a satisfactory yield, It was inevitable to rely on complex and expensive manufacturing techniques that could precisely register the required mask, diffusion, metallization or other manufacturing process parameters.

기하학적 배치를 정밀하게 조절하는데에 있어서의 개선점이 있었지만, 집적회로 장치내의 회로소자의 크기가 극히 작음에 따라 동작하지 않는 소자의 비율이 상당히 높은 연유로, 전체 회로내에서 동작하는 소자들을 시험하고 시험결과가 양호한 것만 서로 연결시킴으로써 완성된 집적회로 장치의 양품률을 증가시키도록 제안되어 있다. 이에따라 제품의 양품률에 있어서 실제적이고 유효한 개선점을 가져왔지만, 이에 관련된 부수적인 비용이 증가되었기 때문에 집적회로기술에 있어서 다른 개량에 대한 연구가 계속되어 왔다.Although improvements have been made to precisely control the geometrical arrangements, due to the extremely small size of the circuitry in the integrated circuit device, the proportion of non-operational devices is quite high, thus testing and testing the components operating within the overall circuit. It is proposed to increase the yield of the finished integrated circuit device by interconnecting only those with good results. This resulted in a practical and effective improvement in the yield of the product, but research on other improvements in integrated circuit technology has continued because the associated costs have increased.

본 발명의 1 목적은 집적회로 제조에 있어서의 크기와 양품률을 개선시키는 것이다.One object of the present invention is to improve the size and yield in integrated circuit fabrication.

본 발명의 다른 목적은 초기에는 양호하지만 시간의 경과와 함께 동작을 안하는 회로소자의 수를 제거하거나 현저히 줄이는 것이다.Another object of the present invention is to eliminate or significantly reduce the number of circuit elements that are initially good but not working over time.

본 발명의 1 특징에 따르면, 시간의 경과와 함께 회로소자들의 특성의 열화(degradation)되었었던 것이 선택된 불순물을 집적회로 표면내에 그 처리공정이 끝날 즈음에 주입시킴으로서 제거되거나 현저하게 줄어 들었다.According to one aspect of the invention, what has been degraded in the characteristics of the circuit elements with time has been eliminated or significantly reduced by injecting selected impurities into the integrated circuit surface at the end of its processing.

본 발명의 또 한 특징에 따르면, 선택된 불순물을 제어된 량만큼 주입시킴으로써 임의의 결점, 집적회로 제조에 사용된 마스크의 정합과 기하학적 배치의 어느 한쪽 또는 양쪽의 부정확성 때문에 또는 의도적으로 다른 기하학적 위치를 개선시키기 위해 불필요하게 노출되는 집적 회로의 이러한 부위의 표면상태에 바람직한 변화를 가져온다.According to another feature of the invention, by introducing a controlled amount of selected impurities, any defects, inaccuracies in either or both of the matching of the masks and geometrical arrangements used in integrated circuit fabrication or intentionally improving other geometric positions are improved. This results in a desirable change in the surface state of this portion of the integrated circuit which is unnecessarily exposed to make it difficult.

본 발명의 또 다른 특징에 따르면, 표면상태의 변화는 항존하는 오염 불순물의영향으로 시간의 경과와 함께 충분히 회로소자의 오기능을 유발할 수 있는 전기적인 특성이 변경되지 않게 한다.According to another feature of the invention, the change in the surface state does not change the electrical properties which can cause the malfunction of the circuit element sufficiently with time due to the influence of the constant pollutant impurities.

본 발명의 또 다른 특징에 의하면, 반도체 소자들의 제조는 선택된 불순물을 주입시키는 것과 조합되어 특성이 우수하고 양품률이 높은 회로장치를 생산하는 일련의 적합한 공정단계를 통해 이루어진다.According to another feature of the invention, the fabrication of semiconductor devices is carried out through a series of suitable process steps which produce a circuit device with good properties and high yield in combination with injecting selected impurities.

본 발명의 또 다른 특징은 반도체 소자의 제조에 사용되는 마스크의 정합과 반도체의 기하학적인 배치에 있어서 부정확성이나 어떤 임의의 결함을 확인할때 반도체 장치를 완성할 순간에 상이한 불순물을 그 반도체 표면에 주입시키고, 그에 따라 그 상이한 불순물은 즉시 기하학적인 배치가 아주 결함이 있거나 잘못 정렬된 부분의 전기적인 기능을 부적당하게 만들게 되므로, 최초부터 결함이 있는 부분을 식별하고 또한 파라미터가 양호한 부분과 잠재적으로 결함이 있는 부분을 잘못 식별하는 일이 없게끔 한다.Another feature of the present invention is to inject different impurities into the surface of the semiconductor at the moment of completion of the semiconductor device when identifying inaccuracies or any defects in the matching of masks used in the manufacture of the semiconductor device and the geometrical arrangement of the semiconductor. Therefore, the different impurities immediately make the geometric arrangement improperly impair the electrical function of the very defective or misaligned parts, thus identifying the defective parts from the outset and also having good parameters and potentially defective parts. Do not misidentify parts.

이제까지 설명한 본 발명의 목적과 설명은 도면을 참고로하여 상술한 다음의 설명을 보면 명확히 알 수 있다.The purpose and description of the invention described so far will be apparent from the following description taken in conjunction with the accompanying drawings.

도면을 전반적으로 보면, 제1도는 R. H.크로포드(crawford)씨 등이 1966년 7월 25일에 출원하여 1977년 11월 17일에 미합중국특허 제3,541,543호로서 허여된 미합중국 특허원 제567,459호에 아주 상세하게 설명된 형태의 전형적인 MOS IC의 일부분을 보여주고 있음을 알 수 있다. 이러한 MOS IC는 수천개의 독립된 능동소자를 포함할 수도 있지만, 본 발명의 설명을 명료하게 하기 위하여(제1도에서 참고번호 1로 표시된) 단지 하나의 능동소자가 상세하게 표시되어져 있다. 트랜지스터 1은 소오스 2, 드레인 3, 채널 4, 게이트 5와 게이트 절연층 6을 포함하게끔 표시된 제2도의 단면도에 상세히 도시되어 있다. MOS 트랜지스터의 동작이론은 본 기술에 숙련된 자에게는 잘 알려져 있고, 또한 로버트 H. 크로포드씨가 저술한 맥그로 힐(McGraw-Hill)사에서 발행되고 1967년 텍사스 인스트루멘츠 인코포레이티드에서 그 판권을 얻은 “회로설계에 있어서의 MOSFET”라는 책과, 윌리엄 N.카씨와 잭 P.마이즈씨가 저술한 맥그로힐 사에서 발행하고 1972년 텍사스 인스트루멘츠 인코포레이티드에서 판권을 얻은 “MOS/LSI 설계와 응용”이라는 책에 상세히 설명되어 있으므로, 그와 같은 장치의 동작 특징과 특성의 보다 더 상세한 설명은 본 발명이 관련된 특징에 관해서만 설명될 것이다.Overall, Figure 1 is very detailed in U.S. Patent Application No. 567,459, filed on July 25, 1966 by RH Crawford et al. And issued as U.S. Patent No. 3,541,543 on November 17, 1977. It can be seen that a portion of a typical MOS IC of the type described is shown. Such a MOS IC may include thousands of independent active devices, but only one active device has been shown in detail (indicated by reference numeral 1 in FIG. 1) in order to clarify the description of the present invention. Transistor 1 is shown in detail in the cross-sectional view of FIG. 2 shown to include source 2, drain 3, channel 4, gate 5 and gate insulating layer 6. FIG. The theory of operation of MOS transistors is well known to those skilled in the art and is also published by McGraw-Hill, authored by Robert H. Crawford and copyrighted by Texas Instruments Inc. in 1967. "MOS /" in circuit design, which was published by McGraw-Hill, authored by William N. Carr and Jack P. Maiz, and copyrighted by Texas Instruments Inc. in 1972. LSI design and application ”, a more detailed description of the operating characteristics and characteristics of such a device will be described only in terms of the features to which the present invention relates.

설명 목적상, 소오스와 드레인영역은 P형인 재료로 되어있고 반도체 웨이퍼(wafer) 7의 본체(main body)는 N형인 재료로 되어 있어서, P채널 MOS반도체 장치를 구성한다고 생각한다. 그러나, 본 발명의 원리는 N채널로 구성된 변종의 반도체 장치를 포함하여 다른 반도체 장치에도 응용할 수 있다.For the purpose of explanation, it is considered that the source and drain regions are made of a P-type material, and the main body of the semiconductor wafer 7 is made of an N-type material, thereby forming a P-channel MOS semiconductor device. However, the principles of the present invention can be applied to other semiconductor devices, including a semiconductor device of a variant composed of N channels.

이제 제1도를 참조한다. MOS 트랜지스터 1은 어느 형태의 리이드 온리 메모리(read only memory) 즉 ROM의 많은 셀(cell)중에서 하나의 셀을 형성함을 알수 있다. 이 ROM은 확산영역 8과 금속배선 스트라이프(stripe) 9의 교차 매트릭스(matrix)에 의해 형성된다. 예시한 실시예를 위해, 금속 배선스트라이프 9는 보통의 기술로 성장되고 패턴(pattern)화 되는 얇은 층의 알루미늄일 수 있다. 반도체 소오스 영역과 드레인 영역뿐만 아니라 알루미늄으로 된 이들 얇은 층에 또한 제1도에 도시된 반도체 웨이퍼의 가장자리부분을 넘어선 지점에까지 상기 특허에 언급된 공지의 방법으로 전기적인 연결이 행해진다.Reference is now made to FIG. 1. It can be seen that the MOS transistor 1 forms one cell of many types of read only memory, that is, a ROM. This ROM is formed by the intersecting matrix of the diffusion region 8 and the metallization stripe 9. For the illustrated embodiment, metal interconnect stripe 9 may be a thin layer of aluminum that is grown and patterned by conventional techniques. Electrical connections are made to these thin layers of aluminum as well as to the semiconductor source and drain regions and to the point beyond the edge of the semiconductor wafer shown in FIG. 1 by the known method mentioned in the patent.

보통 MOS IC를 제조하는데 있어서, 제2도에서 참고번호 7로 표시된 한 형태의 도전율을 가진 반도체 물질의 얇은 웨이퍼는 처음에 두꺼운 산화물 층으로 마스크되고, 산화물은 도전율에 영향을 미치는 불순물이 확산되어질 영역들(예를들어, 소오스 및 드레인 영역 2,3을 제공하는 영역 8)만 노출시키게 패턴을 이루면서 제거된다. 그 후 웨이퍼에는 이러한 확산에 적합한 온도에서 기대한 불순물들이 확산되어지며, 또한 기대한 불순물의 침투와 집중이 이루어지고 산화물이 영역 8의 전반에 걸쳐 재성장되어진 후에 이 웨이퍼는 확산 환경에서 벗어나게 된다. 실리콘의 필드(field)산화물이라고 하는 표면절연층 10은 이 공정의 산화물 성장 및 확산 단계에서 생겨 충분한 두께의 층으로 되므로, 후에 얇은 층의 금속배선이 가해졌을 때 장치의 평상시 동작에서 형성되는 어떠한 전장이(예를들어, 제2도의 영역 6에서와 같이) 절연층을 고의적으로 얇게 한 것 이외의 반도체 소자부분의 동작을 역으로 영향을 미치기에 불충분하다.Usually, in the manufacture of MOS ICs, a thin wafer of semiconductor material with one type of conductivity, indicated by reference numeral 7 in FIG. 2, is initially masked with a thick oxide layer, and the oxide is a region to which impurities which diffuse the conductivity are to be diffused. Only (e.g., region 8 providing source and drain regions 2,3) are removed in a pattern to expose them. The wafer is then diffused with the expected impurities at a temperature suitable for this diffusion, and the wafer leaves the diffusion environment after the expected penetration and concentration of the impurity has been achieved and the oxide has been regrown throughout region 8. The surface insulating layer 10, called the field oxide of silicon, is a layer of sufficient thickness that occurs during the oxide growth and diffusion stages of this process, so that any electrical field formed during normal operation of the device when a thin layer of metal wiring is applied later It is insufficient to adversely affect the operation of the semiconductor element portion other than intentionally thinning the insulating layer (as in, for example, region 6 in FIG. 2).

휠드 산화물 즉 두꺼운 절연층 10에서, 보다 얇은 부분 6의 패턴은 ROM이나 다른 회로군을 규정짓는다. 보통, 이것은 박막화(thinning)가 요구되는 휠드 산화물의 영역만을 노출시키도록 웨이퍼를 마스크시킴으로써 이루어진다. 이것은 표면을 포토레지스트(photoresist)로 도포시키고 기대한 패턴을 규정짓는 마스크를 통하여 자외선에 노출시켜 포토레지스트를 현상시킴으로써 성취된다. 그 후 이 웨이퍼를 실리콘의 주표면에 이르도록 산화물이 제거되어질 때까지 현상된 포토레지스트를 마스크로 사용하면서 적절한 에칭(etching)물질로 에칭시킨다. 그 후에 포토레지스트를 제거시키고 얇은 영역 6을 공지기술에 따라 표면에 산화물을 성장 즉 용착시킴으로써 마련된다. 얇은 영역 6을 완성시키자 마자, 다시 이 반도체장치는 사진 석판술을 사용하는 보통의 방법으로 금속 배선을 할 준비가 되어진다.In wheeled oxide, ie thick insulating layer 10, the pattern of thinner portion 6 defines a ROM or other circuit group. Usually this is done by masking the wafer to expose only the areas of wheeled oxide where thinning is desired. This is accomplished by developing the photoresist by applying the surface with a photoresist and exposing it to ultraviolet light through a mask that defines the expected pattern. The wafer is then etched with a suitable etching material using the developed photoresist as a mask until the oxide is removed to reach the major surface of the silicon. Thereafter, the photoresist is removed and a thin region 6 is prepared by growing or depositing an oxide on the surface according to the known art. As soon as the thin region 6 is completed, the semiconductor device is ready for metal wiring in the usual way using photolithography.

본 기술에 숙련된 자에게 잘 알려져 있듯이, 얇게된 영역 6의 적당한 위치를 잡는 것이 반도체 소자의 최적 동작에 특히 중요하다. 얇게된 영역 6이 확산된 영역 2의 오른쪽 경계를 이루는 돌출부 11이나 확산된 영역 3의 왼쪽 경계 12를 지나치도록 연장되면, 소오스 2, 드레인 3, 게이트 5사이에 과도한 용량성(capacitance)이 도입될 수 있다. 반면, 얇은 영역 6이 돌출부 11과 12까지 바같쪽으로 연장되지 않을때 게이트 5에 적절한 전위를 가하면, 이 장치는 “턴온(turn-on)되지 않고 그 저항이 높게 되므로, 얼라인먼트(alignment)에 있어서의 치수를 정하는 것은 중요하게 된다.As is well known to those skilled in the art, proper positioning of the thinned region 6 is particularly important for the optimal operation of the semiconductor device. If the thinned region 6 extends beyond the protrusion 11, which forms the right boundary of the diffused region 2, or the left boundary 12 of the diffused region 3, excessive capacitance may be introduced between the source 2, the drain 3, and the gate 5. Can be. On the other hand, applying a suitable potential to gate 5 when thin region 6 does not extend straight to protrusions 11 and 12, the device is “turned on” and its resistance is high, resulting in alignment. Dimensioning becomes important.

치수와 기하학적인 위치의 정밀성을 얻기위한 다른 이유도 중요하다. 이들 이유에는 대량생산에 필요한 제조공차를 낮출뿐만 아니라 장치의 실제적인 크기를 최소화시키는 것이 포함된다.Other reasons for obtaining the precision of the dimensions and geometric positions are also important. These reasons include minimizing the actual size of the device as well as lowering the manufacturing tolerances required for mass production.

얇은 절연 영역을 만들고 금속배선을 가하는 것은 여러가지 다른 마스크를 사용하는 연속적인 제조공정에 의해 이룩된다. 이러한 마스크가 정밀하게 얼라인먼트되어 있지 않으면, 얇은 절연영역의 작은 부위가 얇은 금속층에 의해 덮히지 않은 채로 남아있을 가능성이 있다. 크기가 정밀하게 얼라인먼트 되었을때 약간 겹쳐진 부분을 포함하기에 충분하게끔 제조공차가 주어질 수 있지만, 겹쳐진 부분으로 인해 수반되는 실장밀도의 비효율로 겹쳐진 부분을 작게하는 것이 절대 필요하게 된다. 따라서, 정밀한 마스크 얼라인먼트에 보통 일어나는 부정확성을 보상하기 위해 겹쳐진 부분의 공차를 충분히 크게 함으로써 실리콘 붕silicon bar)에서 공간을 소모하게되어 회로기능의 밀도를 줄이고 또한 비용을 증가시키며, 어떤 경우에는 최종 생성물의 특성을 열화시키는 것이 발견되었다. 이제 경제적인 목적상 정상적인 제조공정에 있어서 상당한 비율의 반도체 장치가 제3도의 참고번호 13으로 표시된 것과 같은 얇은 절연층의 어느 작은 부위의 잉여 노출면(residual exposure)을 지니며 생산될 수 있게 겹쳐진 부분의 공차는 충분히 제한되어져야 한다는 것을 알수 있게 되었다.Creating thin insulating regions and applying metallization is accomplished by a continuous manufacturing process using several different masks. If such a mask is not precisely aligned, there is a possibility that a small part of the thin insulating region remains uncovered by the thin metal layer. Although manufacturing tolerances may be given when the size is precisely aligned to include a slightly overlapping portion, it is absolutely necessary to make the overlapping portion small due to the inefficiency of the mounting density accompanying the overlapping portion. Thus, by sufficiently increasing the tolerance of the overlapping portion to compensate for the inaccuracies that normally occur in precise mask alignment, the space is consumed in the silicon bar, reducing the density of the circuit function and also increasing the cost, and in some cases the Deterioration of the properties has been found. Now, for economic purposes, a substantial proportion of semiconductor devices in a normal manufacturing process can be produced with a residual exposure of a small portion of a thin insulating layer as indicated by reference number 13 in FIG. It can be seen that the tolerance of.

본 기술 분야에서 숙련된 자에게 알려져 있듯이, 절연재료인 게이트 절연체 6은 필드 산화물층 10의 보통 두께와 비교하여 충분히 얇게하여, 밑에 놓인 반도체 영역에서 발생된 전장으로 바람직한 약 2볼트의 드레시호울드(threshold) 전압에서 채널 4를 가로질러 통전상태가 이루어지고, 동시에 밑에 놓인 반도체 영역의 다른 부위에서는 전하 캐리어 농도가 충분히 변화되지 않게하여 바라지 않는 동작이 일어나지 않도록 하여야 한다. 이것을 이루기 위해서 영역 6의 두께를 아주 작게하여야 하고, 전 박막의 영역이(예를들어, 게이트 금속배선 9와 같은 것으로) 도포되어 있지 않으면, 주위의 불순물 고유의 내부전압 구배에 기인한 이동 표면전하 또는 그 후에 그 표면에까지 도달하는 전하로 그 특성이 변화하게 되어 표면 바로 아래에 있는 재료에서 불필요한 도전상태를 가져온다는 사실을 알게되었다. 이러한 이유로, 얇은영역 6의 부위 13을 노출시키기에 충분할 정도로 잘못 정합되어 있으면, 아주 짧은 시간이 지난 후에 즉시 또는 빈번하게 오동작하는 반도체 장치가 생기는 결과를 가져온다. 어셈블리 라인(assembly line)에서 반도체 장치가 나올때의 시험은 양호하다. 그 후 목적하는 장비에 그 반도체장치를 사용했을 때 고장을 일으키면 특히 곤란하다.As is known to those skilled in the art, the insulating material, gate insulator 6, is sufficiently thin compared to the normal thickness of the field oxide layer 10, so that a desired field length of about 2 volts is desired for the electric field generated in the underlying semiconductor region. At the voltage, the state of energization occurs across channel 4, and at the same time the charge carrier concentration should not be sufficiently changed in other parts of the underlying semiconductor region to prevent unwanted operation. In order to achieve this, the thickness of the region 6 must be made very small and the moving surface charge due to the internal voltage gradient inherent in the surrounding impurities, unless the entire thin film region (for example, the gate metal wiring 9) is applied. Or later, the charges reaching the surface changed its properties, resulting in unnecessary conduction in the material directly below the surface. For this reason, misalignment enough to expose the region 13 of the thin region 6 results in a semiconductor device malfunctioning immediately or frequently after a very short time. The test when the semiconductor device emerges from the assembly line is good. It is particularly difficult if a failure occurs when the semiconductor device is used for the desired equipment.

제조 과정중에 있어서의 어떤 임의의 결함은(예를들어) 마스크 결함이나 불필요한 거품이 있는 포토레지스트에 의해 나타날 수 있다는 것도 알게 되었다. 이러한 이유로 얇은 산화물층의 작은 영역이 전반적으로 금속배선에 의하여 도포되지 않고 노출되는 결과를 가져온다.It has also been found that any defects in the manufacturing process may be manifested (eg) by mask defects or by photoresist with unwanted bubbles. For this reason, a small area of the thin oxide layer is generally exposed without being applied by the metal wiring.

이러한 경우에, 이 장치는 즉시 또는 극히 짧은 시간 후에 불안정하게 작동할 것이다. 그러나, 본 발명에 따르면 적어도 참고번호 13은 같은 노출된 영역에 선택된 도전을 지배 불순물을 효과적으로 주입시킴으로써, 전하 캐리어가 충분치 증가하여 바라지 않은 표면효과를 방지한다. 이것은 제4도에 예시되어져 있다.In this case, the device will operate unstable immediately or after an extremely short time. According to the present invention, however, at least reference numeral 13 effectively injects the dominant impurity into the selected exposed conduction in the same exposed region, thereby increasing the charge carriers sufficiently to prevent unwanted surface effects. This is illustrated in FIG.

본 발명에 의해 계획된 어떤 구성(예를 들어, 최대 실장 밀도가 기대되는 곳)에 있어서, 금속배선의 폭을 얇은 영역의 폭보다 고의로 더 작게 하여, 고의로 얇은 영역의 부위를 노출시킬 수도 있다. 이러한 구성에 있어서, 본 발명의 실시로 산화물층을 두껍게 하거나 다른 정교한 표면 안정화(passivation) 기술에 의존함이 없이 동작 가능하고 신빙성있는 회로를 만들 수 있다.In some configurations (e.g. where the maximum mounting density is expected) planned by the present invention, the width of the metal wiring may be deliberately smaller than the width of the thin area, and the area of the thin area may be exposed on purpose. In such a configuration, the practice of the present invention allows the operation and reliable circuits to be made without thickening the oxide layer or relying on other sophisticated surface passivation techniques.

제4도에서, 금속 배선의 어긋난 얼라인먼트와 이에 수반되는 얇은 절연재료 6의 표면 영역 13의 노출을 보여 주는 제3도에서 취한 단면을 볼 수 있다.In FIG. 4, a cross section taken in FIG. 3 showing the misalignment of the metal wiring and the exposure of the surface area 13 of the thin insulating material 6 accompanying it is seen.

또한 파도 형상의 화살표 14로 표시되고 묘사된 것은 우선적으로 이온 주입방법에 의해 표면 도입될 선택된 도전을 지배 불순물이다. 이들 불순물들은 소자들이 연속적으로 배열된 반도체에서는 전 표면에 가해져야 한다. 이러한 경우에, 표면의 대부분을 덮는 금속 배선과 보다 더 두꺼운 절연층은 도전을 지배 불순물이 그 전기적인 특성을 역으로 바꾸는 것을 방지한다. 그러나, 극히 얇은 표면이 노출된 영역에 있어서는 도전을 지배 불순물이 얇은 층을 통하여 침투하여 밑에 있는 물질이 있는 도전을 지배 불순물(제4도의 15)을 충분히 증강시켜, 이후의 공정에 의한 불순물 또는 이전의 공정에서 잔류한 불순물, 또는 얇은 층의 표면이나 속에 있는 기생표면전하가 이 장치의 동작특성에 불리하게 동작시키는 것을 방지한다.Also indicated and depicted by the arrow 14 in the wave shape is the impurity that predominantly governs the selected conductivity to be surface introduced by the ion implantation method. These impurities must be applied to the entire surface in semiconductors in which devices are arranged in series. In this case, the metallization and the thicker insulating layer covering most of the surface prevent the conducting impurities from changing their electrical properties in reverse. However, in regions where extremely thin surfaces are exposed, the dominating impurity penetrates through the thin layer and sufficiently enhances the dominating impurity (15 in FIG. 4) with the underlying material, resulting in impurity or transfer by subsequent processes. Any impurities left in the process or parasitic surface charges in or on a thin layer are prevented from operating against the operating characteristics of the device.

본 발명의 원리에 의한 또 한가지의 실시예는 상기 설명된 불순물과 반대의 도전을 지배 불순물을 사용하는 것을 의도하고 있다. 이러한 경우에, 소자들의 열화가 즉각적인데, 그 이유는 이러한 불순물이 아주 얇은 층에서 잔류하고 있거나 이후에 부착하는 불필요한 불순물의 역효과를 강화시키거나 증가시키고 의문시되는 소자의 즉각적인 오동작을 유발시키기 때문이다. 이러한 경우에, 얇은 영역을 노출시킬 정도로 충분히 잘못 얼라인먼트된 소자들이 없는 집적 회로 어레이(array)만이 완전히 동작하게 될 것이다.Another embodiment based on the principles of the present invention intends to use the dominant impurity in the opposite challenge to the above described impurity. In this case, the deterioration of the devices is immediate because these impurities enhance or increase the adverse effect of unnecessary impurities remaining or subsequently deposited in a very thin layer and cause an immediate malfunction of the device in question. In this case, only an integrated circuit array without elements misaligned enough to expose a thin area will be fully operational.

이제까지 설명된 실시예에서, MOS IC가 반복적인 구성이 유사한 소자로 구성되고, 얼라인먼트가 충분히 잘못되거나 금속배선의 폭이 보다 작아서 얇은 영역의 부위를 노출시키는 경우를 제외하고 최종적으로 도입된 도전을 지배 불순물의 역효과를 예방하기 위해 표면의 전 영역이 충분히 도포되어 지게끔 이 MOS IC가 구조를 이루고 있지만, 본 발명의 원리는 도전을 지배 불순물이 표면의 특정부분에 국한되는 다른 집적 회로에도 적용할 수 있다. 이러한 경우에 이온 주입 방법이 특히 유용한데, 그 이유는 이러한 기술로 정밀하게 윤곽을 이룬 표면 부위에만 조심스럽게 선택된 불순물을 가할 수 있기 때문이다. 그러나, 본 발명을 상술한 것에 적용하고 다른 장치에도 변경시켜 적용할 수 있다는 것은 본 기술 분야에서 숙달된 자에게는 용이하게 이해될 수 있는 사실이다.In the embodiments described so far, the MOS IC is composed of elements with similar repetitive configurations, and dominates the finally introduced challenge except that the alignment is sufficiently misaligned or the width of the metal wiring is smaller to expose the thinner areas. Although this MOS IC is structured so that the entire area of the surface is sufficiently coated to prevent adverse effects of impurities, the principles of the present invention can be applied to other integrated circuits where the dominant impurities are confined to specific parts of the surface. have. In this case, the ion implantation method is particularly useful because it allows the carefully selected impurities to be added only to precisely contoured surface areas. However, it can be easily understood by those skilled in the art that the present invention can be applied to the above and other applications.

특정한 1예로서, n형이고, 3 내지 6[Ω.cm]의 저항과 111면을 가지며, 인으로 도우프(dope)되었으며, 직경이 5.08[cm]이며, 두께가 4.064-4.572×10^-4[cm]인 실리콘 웨이퍼를 먼저 잠시 노광시켜 그 표면의 산을 제거시키는 청정화(淸淨化)에 이어서 산화물 층이 약 3,000Å 정도의 두께로 성장될 때까지 약 20분동안 1000℃의 노(爐) 속에 놓았다가, 이 웨이퍼를 노로부터 이동시킨다. 이 웨이퍼는 실내 온도에 이를 때까지 냉각시킨 후에, 얇은 포토레지스트재료(이스트맨 코닥사의 형 KMER)의 코우팅 막(두께가 약 8,000Å)으로 도포시킨다.As a specific example, it is n-type, has a resistance of 3 to 6 [Ω.cm], is doped with phosphorus, is doped with phosphorus, has a diameter of 5.08 [cm], and has a thickness of 4.064-4.572 x 10- ^{. A} silicon wafer of ⁴ [cm] was first exposed for a while to purify the acid to remove the acid from its surface, followed by a furnace at 1000 DEG C for about 20 minutes until the oxide layer was grown to a thickness of about 3,000 kPa. The wafer is then moved from the furnace. After the wafer is cooled down to room temperature, it is coated with a coating film (thickness of about 8,000 Pa) of a thin photoresist material (type KMER of Eastman Kodak).

이 포토레지스트 재료를 스핀(spin), 즉 웨이퍼 표면에 포토레지스트를 가한 후 균일하게 퍼지게 하기 위하여 이 웨이퍼를 고속으로 회전시킨다. 그 후 즉시, 약 60-70℃의 온도로 불활성(N₂) 가스체(atmosphere)에서 15분 정도 베이킹(baking) 시킨다. 이 때 포토마스를 포토레지스트가 도포된 표면 위에 인접하게 위치시켜 소오스와 드레인 확산이 필요한 곳을 제외한 영역을 도포시킨다. 그 후 즉시, 이 포토마스크에 자외선을 가해 이 포토마스크로 도포되지 않은 포토레지스트의 부위를 노광시킨다. 노광시킨 후에, 이 웨이퍼를 약 27℃의 온도에서 약 2분 동안 KMER 현상액에 넣으면 포토레지스트가 현상되어진다.The wafer is rotated at high speed to spin the photoresist material, i.e., apply photoresist to the wafer surface and then spread it evenly. Immediately afterwards, it is baked for 15 minutes in an inert (N ₂ ) gas sphere at a temperature of about 60-70 ° C. At this time, the photomask is placed adjacent to the surface on which the photoresist is applied to apply an area except where source and drain diffusion is required. Immediately thereafter, ultraviolet rays are applied to the photomask to expose portions of the photoresist that are not coated with the photomask. After exposure, the wafer is placed in a KMER developer at a temperature of about 27 ° C. for about 2 minutes to develop the photoresist.

현상시키고 세척시킨 후에, 포토레지스트 물질이 확산이 필요한 영역을 제외한 표면에 도포된 채로 남는다. 그 후 이 웨이퍼를 170℃동안(처음 15분은 천천히 온도가 오르고, 나중 15분은 170℃를 유지함) 강렬하게 베이킹시킨 다음, 이 웨이퍼를 반도체 산업에서 공통 산화물 에치(common oxideetch, 고순도의 비이온화된 물에 HF가 49% 녹아 있는 액체에서 10[용량%]를 취한 산)로 알려져 있는 액체에 담근다.After developing and washing, the photoresist material remains applied to the surface except for the areas where diffusion is needed. The wafer was then intensely baked for 170 ° C. (first 15 minutes slowly warmed up and 15 minutes later at 170 ° C.), and the wafer was then subjected to a common oxide etch (high purity, non-ionized) process in the semiconductor industry. Soaked water is dipped in a liquid known as 10 [volume of acid] from 49% HF dissolved liquid.

약 4분 후에, 이 산화물은 노출된 영역에 에칭 작용을 하고, 웨이퍼를 공통 산화를 에치에서 꺼내서 비이온화된 물에서 철저하게 세척시킨다. 그 후 남아있는 포토레지스트 재료를 제거시키기 위해 포토레지스트 용매에 담근 후에, H₂SO₄와 H₂O₂를 포함한 용액에의 침액(浸液)을 수반하는 산 제거 공정을 행한다. 산이 제거된 후에, 다시 이 웨이퍼를 비이온화된 물에서 철저하게 세척하고 공기로 건조시키면, 제1확산의 준비가 이루어진 셈이다.After about 4 minutes, the oxide etches the exposed areas and removes the common oxide from the etch and thoroughly washes in non-ionized water. Subsequently, after dipping in a photoresist solvent to remove the remaining photoresist material, an acid removal process involving immersion in a solution containing H ₂ SO ₄ and H ₂ O ₂ is performed. After the acid has been removed, the wafer is again thoroughly washed in non-ionized water and air dried, ready for first diffusion.

상술한 공정이 끝난 후에, 이 웨이퍼를 확산 노에 넣어, 붕소를 함유하는 증기가 약 45분 동안 웨이퍼의 표면에 도입되어지는 1,050℃의 온도에 이를 때까지 가열한다. 45분이 지난 후에, 붕소 증기의 도입을 차단하고 웨이퍼를 실내 온도로 냉각시키면서 불활성 기체(질소)를 웨이퍼의 전 표면에 쓰이게 한다.After the above-described process is completed, the wafer is placed in a diffusion furnace and heated until a temperature of 1,050 ° C. at which steam containing boron is introduced to the surface of the wafer for about 45 minutes. After 45 minutes, the introduction of inert gas (nitrogen) is applied to the entire surface of the wafer while blocking the introduction of boron vapor and cooling the wafer to room temperature.

웨이퍼 전 표면에 붕규산 유리(BSG, boron silicateglass)의 막이 형성되어져 있으므로, 이 붕규산 유리가 휘발되어져 제거될 때까지 약 30초 동안 웨이퍼를 HF 증기에 노출시킨다. 그 후 즉시, 웨이퍼를 노에 다시 넣어 약 900℃까지 가열한 후에, 웨이퍼 전 표면에 약 14,000Å의 두꺼운 산화막이 형성되어질 때까지 약 12시간 동안 산화가스에 노출시킨다.Since a film of borosilicate glass (BSG) is formed on the entire surface of the wafer, the wafer is exposed to HF vapor for about 30 seconds until the borosilicate glass is volatilized and removed. Immediately thereafter, the wafer was put back into the furnace and heated to about 900 ° C., and then exposed to oxidizing gas for about 12 hours until a thick oxide film of about 14,000 kPa was formed on the entire surface of the wafer.

웨이퍼를 냉각시킨 후에, 다시 포토레지스트 재료로 코우팅시키고, 베이킹시키며, 게이트 영역을 규정짓는 마스크를 도금한 다음에 자외선에 노출시킨다. 그 후, 이 포토레지스트는 현상되어지는데, 게이트가 형성될 영역을 제외한 영역의 웨이퍼의 전 표면에 걸쳐 포토레지스트 재료가 남게 된다. 이때, 게이트 위의 노출된 영역을 제외하고 산화물을 제거시키기 위하여 이 웨이퍼가 적당히 에칭되어지게 한다. 이 공정이 이루어진 후에, 웨이퍼를 포토레지스트 용매에 담금으로써 이 포토레지스트는 표면에서 제거된다. 다시 앞서 설명하였듯이 이 웨이퍼에서 산을 제거시키는 공정을 행해야 한다. 이 공정이 끝난 후에 이 웨이퍼를 비이온화된 물에서 철저하게 세척하여 950℃까지 가열되어지는 노에 다시 넣고 두께가 약 1,000Å인 게이트 산화물 층이 형성되어질 때까지 산화 가스체(스티임)애 노출시킨다.After cooling the wafer, it is again coated with photoresist material, baked, plated a mask defining the gate area and then exposed to ultraviolet light. This photoresist is then developed, leaving the photoresist material over the entire surface of the wafer in areas other than the areas where gates are to be formed. This allows the wafer to be properly etched to remove oxides except for the exposed areas on the gate. After this process, the photoresist is removed from the surface by dipping the wafer in a photoresist solvent. Again, as described above, a process must be performed to remove the acid from the wafer. After this process, the wafer is thoroughly washed in non-ionized water and placed back into the furnace heated to 950 ° C and exposed to oxidizing gas bodies until a gate oxide layer of approximately 1,000 mm thickness is formed. Let's do it.

웨이퍼를 냉각시킨 후에, 이 웨이퍼는 이온 주입실에 넣어지게 되고, 거기서 50[kev]의 전위로 가속되어지는 붕소 이온의 비임에 쓰이게 된다. 약 6[μA]의 비임 강도가 총 조사량이 3×10″ion/cm²이 되도록 약 10초 동안 지속된 후에 이온 주입이 끝나고 웨이퍼를 이온주입실에서 이동시켜서 다시 산을 제거시키는 공정을 행한다.After cooling the wafer, it is placed in an ion implantation chamber where it is used for a beam of boron ions that are accelerated to a potential of 50 [kev]. After the beam intensity of about 6 [μA] is maintained for about 10 seconds so that the total irradiation amount is 3 x 10 " ion / cm ² , the ion implantation is completed and the wafer is moved from the ion implantation chamber to remove acid again.

이온의 속도와 산화를 게이트 층의 두께는 붕소 이온의 대부분이 게이트 영역을 덮는 두꺼운 산화물 층을 통과하여 그 바로 밑의 반도체 재료의 표면에 침투할 정도로 상관되어 있다. 그러나, 붕소 이온의 속도는 그 슬라이스(Slice)의 나머지 부분에 존재하는 훨씬 두꺼운 산화물 층을 완전히 침투하기에는 충분하지 않다.The rate of oxidation and the thickness of the gate layer correlate to the extent that most of the boron ions pass through the thick oxide layer covering the gate region and penetrate the surface of the semiconductor material immediately below it. However, the rate of boron ions is not sufficient to fully penetrate the much thicker oxide layer present in the rest of the slice.

청정화 작업이 끝난 후, 이 슬라이스를 재차 노에 넣고 불활성 가스체 내에서 약 900℃에 이를 때까지 가열시켜 약 15분 가량 그 상체를 유지시킨다. 이 수준까지 가열하면 주입된 이온이 반도체 재료의 결정과 격자 구조를 통해 적당히 분포되도록 활성화하는 경향이 있다.After the cleansing operation, the slices are placed in the furnace again and heated in an inert gas body to about 900 ° C. to maintain the upper body for about 15 minutes. Heating to this level tends to activate the implanted ions so that they are properly distributed through the crystal and lattice structure of the semiconductor material.

다음에, 전기적인 연결을 할 영역만 에칭되게끔 노출되도록 웨이퍼는 포토레지스트 재료로 코우팅되어지고, 마스크되며, 노광되고 현상된다. 그 후 즉시, 이 웨이퍼는 전기적인 접점이 만들어질 영역으로부터 산화물이 제거되게끔 에칭 용액에 충분한 기간 동안 담겨진 후에 그 에칭 용액에서 이동되어 세척되어지고 또한 포토레지스트 재료가 제거된다.The wafer is then coated with the photoresist material, masked, exposed and developed so that only the area to be electrically connected is etched away. Immediately thereafter, the wafer is immersed in the etching solution for a sufficient time so that oxides are removed from the area where the electrical contact is to be made and then moved out of the etching solution to be cleaned and the photoresist material is removed.

그 후 알루미늄이 (전기적인 접점을 위한) 양쪽의 에칭된 영역을 포함한 전 표면에 성장되어지고 또한 여전히 산화물로 도포된 나머지 영역위에도 성장되어 진다. 이것은 실내 온도에서 웨이퍼를 회전 홀더(planetary holder)에 놓고 종래의 필라멘트형 진공 증착방법을 사용하므로써 이루어진다. 이 진공증착에 의한 성장은 코우팅의 두께가 약 1미크론(micron)이 될 때까지 계속된다. 이때(상술한 방법과 유사한 기술을 사용하는) 포토레지스트 재료의 패턴이 불필요한 금속을 제거할 영역을 노출시키도록 형성되고, 웨이퍼는 그후 노출된 금속을 제거하기 위해 용해액에 담겨진다. 이 공정이 끝난 후에, 웨이퍼는 비이온화된 물에서 철저하게 세척되고 건조된다.Aluminum is then grown on the entire surface, including the etched areas on both sides (for electrical contacts) and also on the remaining areas that are still coated with oxide. This is accomplished by placing the wafer in a planetary holder at room temperature and using conventional filamentary vacuum deposition methods. Growth by this vacuum deposition continues until the thickness of the coating is about 1 micron. At this time, a pattern of photoresist material (using a technique similar to the method described above) is formed to expose the area to remove unnecessary metal, and the wafer is then immersed in the solution to remove the exposed metal. After this process, the wafer is thoroughly washed and dried in unionized water.

이제 금속 상호연결 패턴과 웨이퍼위에 형성되는 능동 소자의 소오스, 드레인 및 게이트 영역이 완성되었다. 그러나, 본 발명의 특징에 따라서 웨이퍼는 이온 주입실에 도입되어 총조사량이 약 8×10¹²ion/cm²이 되는 인이온이 비임이 웨이퍼 전면에 쓰여진다. 이들 이온이 충분한 속도를 얻어 표면상에 노출될 수도 있는 어떤 얇은 산화물 영역을 관통하고 이 산화물과 그 하부를 이루는 반도체 재료사이의 공유 영역내에 또는 그에 인접하여 위치하게끔 약 100[kev]이 전위로 가속되어 진다. 이 공정이 이루어진 후에, 웨이퍼를 이온 주입실에서 이동시킨다음 불활성 가스체내에서 약 450℃에 이를때까지 60분간 가열시킨다. 이로 인해 반도체 재료의 결정 격자내에서 이온의 이동이나 재배치를 통하여 주입된 이온이 활성화된다. 이 공정이 이루어진 후에, 전표면에 걸쳐 보호 코우팅막이 성장된다. 이것은 두께가 3,000Å∼4,000Å인 코우팅이 형성되어질 때까지 300℃에서 Si₃H₄를 성장시키는 것이다. 그후(이미 설명한 것과 유사한 마스킹 단계와 포토레지스트를 사용하여) 후속하는 본딩용 금속영역을 노출시키기 위해서 상술한 Si₃H₄코우팅막에 적절한 창이 만들어진다.The source, drain, and gate regions of the active interconnects formed on the wafer and the metal interconnect patterns are now complete. However, according to the characteristics of the present invention, the wafer is introduced into the ion implantation chamber so that the phosphorus ion beam having a total irradiation amount of about 8x10 ¹² ions / cm ² is written on the entire surface of the wafer. About 100 [kev] accelerates to a potential such that these ions penetrate any thin oxide region that may be exposed on the surface and are located at or near the shared region between the oxide and the underlying semiconductor material It is done. After this process, the wafer is moved in an ion implantation chamber and then heated for 60 minutes in an inert gas body until it reaches about 450 ° C. This activates the implanted ions through the movement or rearrangement of the ions in the crystal lattice of the semiconductor material. After this step, the protective coating film is grown over the entire surface. This is to grow Si ₃ H ₄ at 300 ° C. until a coating having a thickness of 3,000 Pa to 4,000 Pa is formed. An appropriate window is then made in the Si ₃ H ₄ coating film described above to expose subsequent bonding metal regions (using a masking step and photoresist similar to those already described).

이제 웨이퍼는 완성되었고 약 1,000시간동안 높은 온도에서의 동작을 수반하는 수명시험을 한다. 얇은 산화물의 특정부분이 노출되도록 마스크의 얼라인먼트를 고의로 어긋나게 하였지만, 1,000시간의 기간중 불량품이 발견되지 않았다. 한편 붕소 이온주입을 하지않은 종래의 슬라이스에 있어서는 같은 시간내에 대부분의 반도체장치에서 고장이 발생하였다.The wafer is now complete and subjected to life tests involving operation at elevated temperatures for about 1,000 hours. The mask alignment was deliberately misaligned to expose certain portions of the thin oxide, but no defects were found during the 1,000 hour period. On the other hand, in the conventional slice without boron ion implantation, a failure occurs in most semiconductor devices within the same time.

상기 실시예가 특정한 재료, 시간과 온도등을 수반하는 것으로서 설명하였지만, 본 기술에 숙련된 사람은 다른 재료, 시간, 온도등을 사용하여 본 발명의 영역과 원리를 벗어나지 않고 다르게도 실시할 수 있음이 명백하다. 따라서, (예를들어) 가속전압과 비임의 강도가 상대적으로 조정된다면 붕소이온 대신 비소이온을 사용할 수 있다. 또한, 이 기술에 숙련된 자가 이와 다르게 수정시키고 변경시킬 수도 있음은 물론이다.Although the above embodiments have been described as involving specific materials, times, and temperatures, those skilled in the art may be practiced differently without departing from the scope and principles of the invention using other materials, times, temperatures, and the like. It is obvious. Thus, arsenic ions can be used instead of boron ions if the acceleration voltage and the beam intensity are relatively adjusted, for example. Of course, those skilled in the art can also make other modifications and changes.

지금까지 사용한 말과 표현은 설명을 위해 사용되었고 제한을 하려고 하는 것은 아니며, 특히 등가적이 것의 사용을 제외하는 것이 아니라 오히려 본 발명의 영역과 정신을 벗어나지 않는한 이용될 수 있는 모든 수정, 응용, 대치를 포함시킬 목적으로 이제까지 설명하였다.The words and expressions used so far have been used for the purpose of description and are not intended to be limiting, and in particular do not exclude the use of equivalents, but rather all modifications, applications, and substitutions that may be made without departing from the scope and spirit of the invention. It has been described so far for the purpose of including.

Claims

동작 특성을 결정하는 특정 부위들이 있으며, 상기 부위중에서 최소한 1부위를 다른 1부위에 관해 정밀하게 위치를 정하는 단계를 포함한 반도체 장치의 제조방법에 있어서, 지나칠 정도로 잘못 얼라인먼트된 세그먼트(segment)에 선택된 불순물을 주입시킴으로써 1쌍 혹은 그 이상의 쌍의 상관된 영역의 얼라인먼트가 지나칠 정도로 잘못된 것에 기인하여 잠재적으로 결함이 있는 반도체 장치를 식별하고, 상기 선택된 불순물의 도전성 형태는 시간의 경과와 함께 상기 반도체 장치의 잘못 얼라인먼트된 부위들의 동작 특성을 열화시킴으로써 동작하지 않게하는 표면을 포위하는 우세한 불순물과 유사한 전기적인 특성을 가져오는 도전성을 지니고 있으며, 또한 상기 선택된 불순물은 상기 열화를 달성하는데 충분한 양만큼 주입되어지지만 잘못 얼라인먼트되어 있지않은 부위의 동작 특성을 열화시키는데에 충분한 양보다는 적게 주입되어지는 특징을 지닌 반도체장치의 제조방법.In a method of fabricating a semiconductor device, in which there are specific regions that determine operating characteristics, and at least one of the portions is precisely positioned relative to another portion, impurities selected in an excessively misaligned segment are selected. By injecting a pair of one or more pairs of correlated regions in order to identify potentially defective semiconductor devices due to excessively wrong, the conductive form of the selected impurity may cause the semiconductor device to It has conductivity that results in electrical properties similar to the predominant impurities surrounding the surface that renders it inoperable by degrading the operating characteristics of the aligned parts, and the selected impurities are injected in an amount sufficient to achieve the deterioration but erroneously freeze. Human A method for manufacturing a semiconductor device, characterized by being injected less than an amount sufficient to deteriorate the operating characteristics of an unopened portion.