KR20240100097A - 산화물 반도체를 포함하는 디스플레이 장치 - Google Patents

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KR20240100097A
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이복영
김용일
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엘지디스플레이 주식회사
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Abstract

본 발명은 산화물 반도체를 포함하는 디스플레이 장치에 관한 것이다. 디스플레이 장치는 각 화소 영역 내에 위치하는 발광 소자와 전기적으로 연결되는 구동 박막 트랜지스터를 포함할 수 있다. 구동 박막 트랜지스터는 구동 반도체 패턴을 포함할 수 있다. 구동 반도체 패턴은 산화물 반도체를 포함할 수 있다. 구동 반도체 패턴은 불소화 실리콘 질화물(SiNF)로 이루어진 절연막에 의해 둘러싸일 수 있다. 이에 따라, 디스플레이 장치에서는 구동 반도체 패턴 방향으로 수소 및 산소의 유입이 방지될 수 있다. 따라서, 디스플레이 장치에서는 수소 및 산소의 유입에 의한 구동 박막 트랜지스터의 특성 변화 및 이미지의 품질 저하가 방지될 수 있다.

Description

산화물 반도체를 포함하는 디스플레이 장치{Display apparatus having an oxide semiconductor}
본 발명은 각 화소 영역의 구동 반도체 패턴이 산화물 반도체를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 사용자에게 이미지를 제공할 수 있다. 예를 들어, 디스플레이 장치는 다수의 발광 소자를 포함할 수 있다. 각 발광 소자는 특정한 색을 나타낼 수 있다. 예를 들어, 각 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
각 발광 소자는 화소 구동 회로에 의해 제어될 수 있다. 예를 들어, 디스플레이 장치는 발광 소자와 전기적으로 연결된 화소 구동 회로가 위치하는 화소 영역들을 포함할 수 있다. 각 화소 영역의 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 해당 화소 영역의 발광 소자에 공급할 수 있다. 예를 들어, 각 화소 영역의 화소 구동 회로는 구동 전류를 생성하는 구동 박막 트랜지스터 및 게이트 신호에 따라 데이터 신호를 구동 박막 트랜지스터에 전달하는 적어도 하나의 스위칭 박막 트랜지스터를 포함할 수 있다.
구동 박막 트랜지스터는 구동 반도체 패턴, 구동 게이트 전극, 구동 소스 전극 및 구동 드레인 전극을 포함할 수 있다. 구동 반도체 패턴은 구동 게이트 전극에 인가되는 전압에 대응하는 전기 전도도를 가질 수 있다. 예를 들어, 구동 전류는 구동 게이트 전극에 인가되는 전압에 따라 달라질 수 있다. 구동 반도체 패턴은 반도체 물질을 포함할 수 있다. 예를 들어, 구동 반도체 패턴은 산화물 반도체를 포함할 수 있다.
그러나, 산화물 반도체의 전기적 특성은 수소 및/또는 산소의 함량에 따라 달라질 수 있다. 예를 들어, 디스플레이 장치에서는 구동 반도체 패턴에 유입되는 수소 및/또는 산소에 의해 구동 박막 트랜지스터의 문턱 전압이 달라질 수 있다. 이에 따라, 디스플레이 장치에서는 구동 박막 트랜지스터들의 특성 편차가 발생될 수 있다. 따라서, 디스플레이 장치에서는 이미지의 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 수소 및 산소의 유입에 의한 구동 박막 트랜지스터들의 특성 편차를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 각 화소 영역의 구동 반도체 패턴으로 수소 및 산소의 유입을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판 상에는 제 1 절연막 및 구동 박막 트랜지스터가 위치한다. 구동 박막 트랜지스터는 제 1 절연막 상에 위치하는 구동 반도체 패턴을 포함한다. 제 1 절연막 상에는 제 2 절연막이 위치한다. 제 2 절연막은 구동 반도체 패턴을 덮는다. 제 2 절연막 상에는 발광 소자가 위치한다. 발광 소자는 구동 박막 트랜지스터와 전기적으로 연결된다. 구동 반도체 패턴은 산화물 반도체를 포함한다. 제 1 절연막 및 제 2 절연막은 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막이다.
구동 반도체 패턴은 제 1 절연막 및 제 2 절연막과 접촉할 수 있다.
제 2 절연막과 발광 소자 사이에는 층간 절연막이 위치할 수 있다. 층간 절연막은 제 1 절연막 및 제 2 절연막과 식각 선택비를 가질 수 있다.
층간 절연막은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다.
소자 기판은 홀 영역과 화소 영역 사이에 위치하는 분리 영역을 포함할 수 있다. 구동 박막 트랜지스터 및 발광 소자는 소자 기판의 화소 영역 상에 위치할 수 있다. 소자 기판의 분리 영역 상에는 제 2 절연막과 층간 절연막에 의한 언더 컷 구조가 위치할 수 있다. 발광 소자의 발광층은 분리 영역의 언더 컷 구조에 의해 단선될 수 있다.
소자 기판의 분리 영역 상에는 댐이 위치할 수 있다. 언더 컷 구조는 댐과 홀 영역 사이에 위치할 수 있다.
소자 기판과 제 1 절연막 사이에는 제 3 절연막이 위치할 수 있다. 소자 기판의 회로 영역 상에는 회로 박막 트랜지스터가 위치할 수 있다. 회로 박막 트랜지스터는 제 3 절연막과 제 1 절연막 사이에 위치하는 회로 반도체 패턴을 포함할 수 있다. 제 3 절연막은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다.
회로 반도체 패턴은 산화물 반도체를 포함할 수 있다.
제 3 절연막과 제 1 절연막 사이에는 제 4 절연막이 위치할 수 있다. 제 4 절연막은 회로 반도체 패턴을 덮을 수 있다. 제 4 절연막은 불소화 실리콘 산화물(SiOF)로 이루어진 무기 절연막일 수 있다.
회로 반도체 패턴은 제 3 절연막 및 제 4 절연막과 접촉할 수 있다.
해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 홀 영역과 화소 영역 사이에 위치하는 분리 영역을 포함한다. 소자 기판의 화소 영역 및 분리 영역 상에는 상부 버퍼막이 위치한다. 소자 기판의 화소 영역 상에는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터가 위치한다. 제 1 박막 트랜지스터는 상부 버퍼막 상에 위치하는 제 1 반도체 패턴을 포함한다. 상부 버퍼막 상에는 제 1 반도체 패턴을 덮는 제 1 게이트 절연막이 위치한다. 제 2 박막 트랜지스터는 제 1 게이트 절연막 상에 위치하는 제 2 반도체 패턴을 포함한다. 제 1 게이트 절연막 상에는 제 2 반도체 패턴을 덮는 제 2 게이트 절연막이 위치한다. 제 2 게이트 절연막 상에는 층간 절연막이 위치한다. 층간 절연막은 제 1 게이트 절연막 및 제 2 게이트 절연막과 식각 선택비를 갖는다. 층간 절연막 상에는 발광 소자가 위치한다. 발광 소자는 제 2 박막 트랜지스터와 전기적으로 연결된다. 제 1 반도체 패턴 및 제 2 반도체 패턴은 산화물 반도체를 포함한다. 제 1 게이트 절연막 및 제 2 게이트 절연막은 불소화 실리콘 질화물(SiNF)로 이루어진 절연막이다. 분리 영역 상에 위치하는 제 2 게이트 절연막의 단부는 분리 영역 상에 위치하는 층간 절연막의 단부보다 화소 영역에 가까이 위치한다.
제 1 게이트 절연막의 두께는 제 2 게이트 절연막의 두께보다 작을 수 있다.
분리 영역의 제 1 게이트 절연막과 제 2 게이트 절연막 사이에는 분리 패턴이 위치할 수 있다. 분리 패턴은 제 1 게이트 절연막 및 제 2 게이트 절연막과 식각 선택비를 가질 수 있다. 분리 영역 상에 위치하는 제 1 게이트 절연막의 단부는 홀 영역을 향한 분리 패턴의 단부보다 화소 영역에 가까이 위치할 수 있다.
분리 패턴은 제 2 반도체 패턴과 동일한 물질을 포함할 수 있다.
소자 기판과 상부 버퍼막 사이에는 하부 버퍼막이 위치할 수 있다. 상부 버퍼막은 하부 버퍼막, 제 1 게이트 절연막 및 제 2 게이트 절연막과 식각 선택비를 가질 수 있다. 분리 영역 상에 위치하는 하부 버퍼막의 단부는 분리 영역 상에 위치하는 상부 버퍼막의 단부보다 화소 영역에 가까이 위치할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판의 화소 영역 내에 위치하는 발광 소자 및 구동 박막 트랜지스터를 포함하되, 발광 소자와 전기적으로 연결되는 구동 박막 트랜지스터의 구동 반도체 패턴이 산화물 반도체를 포함하고, 구동 반도체 패턴이 불소화 실리콘 질화물(SiNF)로 이루어진 절연막에 의해 둘러싸일 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 수소 및 산소에 의한 각 화소 영역 내에 위치하는 구동 박막 트랜지스터의 특성 변화가 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 사용자에게 제공될 이미지의 품질이 향상될 수 있다.
또한, 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판과 평탄화막 사이에 위치하는 절연막들의 식각 선택비를 이용하여 홀 영역과 화소 영역들 사이에서 발광층의 단선을 위한 언더 컷 구조를 형성할 수 있다. 즉, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 추가적인 층의 형성 공정 없이, 발광층이 단선될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다.
도 3은 도 1의 I-I'선을 따라 절단한 단면 및 단위 화소 영역의 단면을 나타낸 도면이다.
도 4는 도 1의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 5 내지 11은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
본 발명의 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 제 1 구성 요소가 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 제 1 구성 요소와 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다. 도 3은 도 1의 I-I'선을 따라 절단한 단면 및 단위 화소 영역의 단면을 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(DP)을 포함할 수 있다. 표시 패널(DP)은 사용자에게 제공할 이미지를 생성할 수 있다. 예를 들어, 표시 패널(DP)은 다수의 화소 영역(PA)을 포함할 수 있다.
각 화소 영역(PA)에는 신호 배선들(GL, DL, PL)을 통해 다양한 신호가 제공될 수 있다. 예를 들어, 신호 배선들(GL, DL, PL)은 각 화소 영역(PA)에 게이트 신호를 인가하는 게이트 라인들(GL), 각 화소 영역(PA)에 데이터 신호를 인가하는 데이터 라인들(DL) 및 각 화소 영역(PA)에 전원전압을 공급하는 전원전압 공급라인들(PL)을 포함할 수 있다. 게이트 라인들(GL)은 게이트 드라이버(GD)와 전기적으로 연결되고, 데이터 라인들(DL)은 데이터 드라이버(DD)와 전기적으로 연결될 수 있다. 전원전압 공급라인들(PL)은 전원 유닛(PU)과 전기적으로 연결될 수 있다.
게이트 드라이버(GD) 및 데이터 드라이버(DD)는 타이밍 컨트롤러(TC)에 의해 제어될 수 있다. 예를 들어, 게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 클럭 신호들, 리셋 신호들 및 스타트 신호를 전달받고, 데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터 및 소스 타이밍 신호를 전달받을 수 있다.
각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 발광 소자(500)와 전기적으로 연결되는 화소 구동 회로(DC)가 위치할 수 있다. 각 화소 영역(PA)의 발광 소자(500) 및 화소 구동 회로(DC)는 소자 기판(100) 상에 위치할 수 있다. 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
발광 소자(500)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 발광 소자(500)는 소자 기판(100) 상에 순서대로 적층된 제 1 전극(510), 발광층(520) 및 제 2 전극(530)을 포함할 수 있다.
제 1 전극(510)은 도전성 물질을 포함할 수 있다. 제 1 전극(510)은 높은 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 전극(510)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 제 1 전극(510)은 다중층 구조를 가질 수 있다. 예를 들어, 제 1 전극(510)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극들 사이에 금속으로 이루어진 반사 전극이 위치하는 구조를 가질 수 있다.
발광층(520)은 제 1 전극(510)과 제 2 전극(530) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 발광층(520)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 발광 표시 장치일 수 있다.
발광층(520)은 다중층 구조를 가질 수 있다. 예를 들어, 발광층(520)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 발광층(520)의 발광 효율이 향상될 수 있다.
제 2 전극(530)은 도전성 물질을 포함할 수 있다. 제 2 전극(530)은 제 1 전극(510)과 다른 물질을 포함할 수 있다. 제 2 전극(530)의 투과율은 제 1 전극(510)의 투과율보다 클 수 있다. 예를 들어, 제 2 전극(530)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 발광층(520)에 의해 생성된 빛이 제 2 전극(530)을 통해 외부로 방출될 수 있다.
화소 구동 회로(DC)는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 한 프레임 동안 발광 소자(500)에 공급할 수 있다. 예를 들어, 화소 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴(211), 제 1 게이트 전극(213), 제 1 소스 전극(215) 및 제 1 드레인 전극(217)을 포함할 수 있다. 제 1 박막 트랜지스터(T1)는 게이트 신호에 따라 데이터 신호를 제 2 박막 트랜지스터(T2)에 전달할 수 있다. 예를 들어, 제 1 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터일 수 있다. 제 1 게이트 전극(213)은 게이트 라인(GL)과 전기적으로 연결되고, 제 1 소스 전극(215)은 데이터 라인(DL)과 전기적으로 연결될 수 있다.
제 1 반도체 패턴(211)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 패턴(211)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 제 1 반도체 패턴(211)은 제 1 소스 영역, 제 1 채널 영역 및 제 1 드레인 영역을 포함할 수 있다. 제 1 채널 영역은 제 1 소스 영역과 제 1 드레인 영역 사이에 위치할 수 있다. 제 1 소스 영역의 저항 및 제 1 드레인 영역의 저항은 제 1 채널 영역의 저항보다 작을 수 있다. 예를 들어, 제 1 소스 영역 및 제 1 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 제 1 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
제 1 게이트 전극(213)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(213)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 제 1 게이트 전극(213)은 제 1 반도체 패턴(211) 상에 위치할 수 있다. 예를 들어, 제 1 게이트 전극(213)은 제 1 반도체 패턴(211)의 제 1 채널 영역과 중첩할 수 있다. 제 1 반도체 패턴(211)의 제 1 소스 영역 및 제 1 드레인 영역은 제 1 게이트 전극(213)의 외측에 위치할 수 있다. 제 1 게이트 전극(213)은 제 1 반도체 패턴(211)과 절연될 수 있다. 예를 들어, 제 1 반도체 패턴(211)의 제 1 소스 영역은 게이트 신호에 의해 제 1 반도체 패턴(211)의 제 1 드레인 영역과 전기적으로 연결될 수 있다.
제 1 소스 전극(215)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 소스 전극(215)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 제 1 소스 전극(215)은 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 제 1 소스 전극(215)은 제 1 게이트 전극(213)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 1 소스 전극(215)은 제 1 게이트 전극(213)과 절연될 수 있다. 제 1 소스 전극(215)은 제 1 반도체 패턴(211)의 제 1 소스 영역과 전기적으로 연결될 수 있다.
제 1 드레인 전극(217)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 드레인 전극(217)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 제 1 드레인 전극(217)은 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 제 1 드레인 전극(217)은 제 1 게이트 전극(213)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 1 드레인 전극(217)은 제 1 소스 전극(215)과 동일한 층 상에 위치할 수 있다. 제 1 드레인 전극(217)은 제 1 소스 전극(215)과 동일한 물질을 포함할 수 있다. 제 1 드레인 전극(217)은 제 1 게이트 전극(213)과 절연될 수 있다. 예를 들어, 제 1 드레인 전극(217)은 제 1 반도체 패턴(211)의 제 1 드레인 영역과 전기적으로 연결될 수 있다.
제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(221), 제 2 게이트 전극(223), 제 2 소스 전극(225) 및 제 2 드레인 전극(227)을 포함할 수 있다. 제 2 박막 트랜지스터(T2)는 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 제 2 박막 트랜지스터(T2)는 구동 박막 트랜지스터일 수 있다. 제 2 게이트 전극(223)은 제 1 드레인 전극(217)과 전기적으로 연결되고, 제 2 소스 전극(225)은 전원전압 공급라인(PL)과 전기적으로 연결될 수 있다. 발광 소자(500)는 제 2 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다. 예를 들어, 제 2 드레인 전극(227)은 발광 소자(500)의 제 1 전극(510)과 전기적으로 연결될 수 있다.
제 2 반도체 패턴(221)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 반도체 패턴(221)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 제 2 반도체 패턴(221)은 제 2 소스 영역과 제 2 드레인 영역 사이에 위치하는 제 2 채널 영역을 포함할 수 있다. 제 2 채널 영역은 제 2 소스 영역 및 제 2 드레인 영역보다 큰 저항을 가질 수 있다. 예를 들어, 제 2 소스 영역 및 제 2 드레인 영역은 산화물 반도체의 도체화된 영역을 포함하고, 제 2 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
제 2 반도체 패턴(221)은 제 1 반도체 패턴(211)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 2 반도체 패턴(221)은 제 1 반도체 패턴(211)과 다른 물질을 포함할 수 있다. 제 2 반도체 패턴(221)의 전기적 특성은 제 1 반도체 패턴(211)의 전기적 특성과 다를 수 있다. 예를 들어, 제 2 반도체 패턴(221) 내에서 전자의 이동도는 제 1 반도체 패턴(211) 내에서 전자의 이동도보다 작을 수 있다.
제 2 게이트 전극(223)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 게이트 전극(223)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 제 2 게이트 전극(223)은 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 예를 들어, 제 2 게이트 전극(223)은 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 1 게이트 전극(213)과 제 1 반도체 패턴(211) 사이의 거리가 제 2 게이트 전극(223)과 제 2 반도체 패턴(221) 사이의 거리와 다를 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 2 박막 트랜지스터(T2)의 전기적 특성이 제 1 박막 트랜지스터(T1)의 전기적 특성과 다를 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 화소 구동 회로(DC)의 효율이 향상될 수 있다.
제 2 게이트 전극(223)은 제 2 반도체 패턴(221) 상에 위치할 수 있다. 예를 들어, 제 2 게이트 전극(223)은 제 2 반도체 패턴(221)의 제 2 채널 영역과 중첩할 수 있다. 제 2 반도체 패턴(221)의 제 2 소스 영역 및 제 2 드레인 영역은 제 2 게이트 전극(223)의 외측에 위치할 수 있다. 제 2 게이트 전극(223)은 제 2 반도체 패턴(221)과 절연될 수 있다. 예를 들어, 제 2 반도체 패턴(221)의 제 2 채널 영역은 제 2 게이트 전극(223)에 인가되는 전압에 대응하는 전기 전도도를 가질 수 있다.
제 2 소스 전극(225)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 소스 전극(225)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 제 2 소스 전극(225)은 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 제 2 소스 전극(225)은 제 2 게이트 전극(223)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 2 소스 전극(225)은 제 2 게이트 전극(223)과 절연될 수 있다. 제 2 소스 전극(225)은 제 2 반도체 패턴(221)의 제 2 소스 영역과 전기적으로 연결될 수 있다.
제 2 소스 전극(225)은 제 1 소스 전극(215)과 동일한 층 상에 위치할 수 있다. 제 2 소스 전극(225)은 제 1 소스 전극(215)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 소스 전극(225)은 제 1 소스 전극(215)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
제 2 드레인 전극(227)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 2 드레인 전극(227)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 제 2 드레인 전극(227)은 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 제 2 드레인 전극(227)은 제 2 게이트 전극(223)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 2 드레인 전극(227)은 제 2 게이트 전극(223)과 절연될 수 있다. 제 2 드레인 전극(227)은 제 2 반도체 패턴(221)의 제 2 드레인 영역과 전기적으로 연결될 수 있다.
제 2 드레인 전극(227)은 제 1 드레인 전극(217)과 동일한 층 상에 위치할 수 있다. 제 2 드레인 전극(227)은 제 1 드레인 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 드레인 전극(227)은 제 1 드레인 전극(217)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
스토리지 커패시터(Cst)는 제 2 박막 트랜지스터(T2)의 제 2 게이트 전극(223)에 인가되는 신호를 한 프레임 동안 유지할 수 있다. 예를 들어, 스토리지 커패시터(Cst)는 제 2 박막 트랜지스터(T2)의 제 2 게이트 전극(223)과 제 2 드레인 전극(227) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 커패시터 전극들(201, 202)의 적층 구조를 가질 수 있다. 스토리지 커패시터(Cst)는 제 1 박막 트랜지스터(T1) 및 제 2 박막 트랜지스터(T2)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 스토리지 커패시터(Cst)는 제 2 게이트 전극(223)과 동일한 층 상에 위치하는 제 1 커패시터 전극(201) 및 제 2 드레인 전극(227)과 동일한 층 상에 위치하는 제 2 커패시터 전극(202)을 포함할 수 있다. 제 1 커패시터 전극(201)은 제 2 게이트 전극(223)과 동일한 물질을 포함할 수 있다. 제 2 커패시터 전극(202)은 제 2 드레인 전극(227)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
소자 기판(100) 상에는 각 화소 영역(PA) 내에서 불필요한 전기적 연결을 방지하기 위한 다수의 절연막(110, 120, 130, 140, 150, 160)이 위치할 수 있다. 예를 들어, 소자 기판(100) 상에는 버퍼 절연막(110), 게이트 절연막(120), 층간 절연막(130), 제 1 평탄화막(140), 제 2 평탄화막(150) 및 뱅크 절연막(160)이 위치할 수 있다.
버퍼 절연막(110)은 소자 기판(100)에 가까이 위치할 수 있다. 버퍼 절연막(110)은 각 화소 영역(PA) 내에 위치하는 화소 구동 회로(DC)의 형성 공정에서 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 화소 구동 회로(DC)를 향한 소자 기판(100)의 상부면은 버퍼 절연막(110)에 의해 완전히 덮일 수 있다. 각 화소 영역(PA)의 제 1 반도체 패턴(211) 및 제 2 반도체 패턴(221)은 해당 화소 영역(PA)의 버퍼 절연막(110) 상에 위치할 수 있다. 버퍼 절연막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 버퍼 절연막(110)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다.
각 화소 영역(PA)의 소자 기판(100)과 버퍼 절연막(110) 사이에는 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)이 위치할 수 있다. 예를 들어, 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 소자 기판(100) 및 버퍼 절연막(110)과 직접 접촉할 수 있다. 제 2 차광 패턴(320)은 제 1 차광 패턴(310)과 이격될 수 있다. 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 빛을 차단할 수 있는 물질을 포함할 수 있다. 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
제 1 차광 패턴(310)은 제 1 반도체 패턴(211)과 중첩할 수 있다. 소자 기판(100)을 통과하여 제 1 반도체 패턴(211) 방향으로 진행하는 외광은 제 1 차광 패턴(310)에 의해 차단될 수 있다. 예를 들어, 제 1 차광 패턴(310)의 크기는 제 1 반도체 패턴(211)의 크기보다 클 수 있다. 제 2 차광 패턴(320)은 제 2 반도체 패턴(221)과 중첩할 수 있다. 소자 기판(100)을 통과하여 제 2 반도체 패턴(221) 방향으로 진행하는 외광은 제 2 차광 패턴(320)에 의해 차단될 수 있다. 예를 들어, 제 2 차광 패턴(320)의 크기는 제 2 반도체 패턴(221)의 크기보다 클 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1) 및 제 2 박막 트랜지스터(T2)의 특성 변화가 방지될 수 있다.
각 화소 영역(PA)의 제 1 차광 패턴(310)에는 특정 전압이 인가될 수 있다. 예를 들어, 각 화소 영역(PA)의 제 1 차광 패턴(310)은 해당 화소 영역(PA)의 제 1 게이트 전극(213)과 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 제 1 차광 패턴(310)은 해당 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1)의 게이트 전극으로 기능할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1)의 온/오프가 빠르게 전환될 수 있다.
각 화소 영역(PA)의 제 2 차광 패턴(320)에는 일정한 전압이 인가될 수 있다. 예를 들어, 각 화소 영역(PA)의 제 2 차광 패턴(320)은 해당 화소 영역(PA)의 제 2 소스 전극(225)과 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제 2 차광 패턴(320)에 인가되는 전압 변화에 의한 제 2 반도체 패턴(221)의 전기적 특성 변화가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 2 박막 트랜지스터들(T2)의 특성 편차에 의한 이미지의 품질 저하가 방지될 수 있다.
게이트 절연막(120)은 버퍼 절연막(110) 상에 위치할 수 있다. 게이트 절연막(120)은 각 박막 트랜지스터(T1, T2)의 반도체 패턴(211, 221)과 게이트 전극(213, 223) 사이를 절연할 수 있다. 예를 들어, 게이트 절연막(120)은 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 제 1 게이트 전극(213) 사이를 절연하는 제 1 게이트 절연막(121) 및 각 화소 영역(PA)의 제 2 반도체 패턴(221)과 제 2 게이트 전극(223) 사이를 절연하는 제 2 게이트 절연막(122)을 포함할 수 있다.
각 화소 영역(PA)의 제 1 반도체 패턴(211)은 해당 화소 영역(PA)의 제 2 반도체 패턴(221)보다 소자 기판(100)에 가까이 위치할 수 있다. 예를 들어, 제 1 게이트 절연막(121)은 각 화소 영역(PA)의 제 1 반도체 패턴(211)을 덮고, 각 화소 영역(PA)의 제 2 반도체 패턴(221)은 제 1 게이트 절연막(121) 상에 위치할 수 있다. 제 1 게이트 절연막(121)은 버퍼 절연막(110)과 제 2 게이트 절연막(122) 사이에 위치할 수 있다. 각 화소 영역(PA)의 제 2 반도체 패턴(221)은 제 1 게이트 절연막(121)과 제 2 게이트 절연막(122) 사이에 위치할 수 있다. 각 화소 영역(PA)의 제 2 반도체 패턴(221)은 제 2 게이트 절연막(122)에 의해 덮일 수 있다. 예를 들어, 각 화소 영역(PA)의 제 2 반도체 패턴(221)은 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)과 직접 접촉할 수 있다.
제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)은 절연성 물질을 포함할 수 있다. 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)은 각 화소 영역(PA)의 제 2 반도체 패턴(221) 방향으로 수소 및 산소의 유입을 방지할 수 있는 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)은 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소 및 산소의 유입에 의한 각 화소 영역(PA) 내에 위치하는 제 2 반도체 패턴(221)의 특성 변화가 방지될 수 있다.
수소 및/또는 산소의 유입에 의해 각 화소 영역(PA)의 제 2 반도체 패턴(221)이 인접한 화소 영역(PA)의 제 2 반도체 패턴(221)과 다른 전기적 특성을 가지면, 각 화소 영역(PA)의 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류는 동일한 데이터 신호가 인가되는 화소 영역(PA)의 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류와 다를 수 있다. 각 화소 영역(PA)의 발광층(520)로부터 방출되는 빛은 구동 박막 트랜지스터인 해당 화소 영역(PA)의 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류에 대응하는 휘도를 가질 수 있다. 이에 따라, 각 화소 영역(PA) 내에 위치하는 제 2 반도체 패턴(221)의 전기적 특징이 인접한 화소 영역(PA) 내에 위치하는 제 2 반도체 패턴(221)의 전기적 특성이 다르면, 각 화소 영역(PA)의 발광 소자(500)로부터 방출되는 빛의 휘도는 동일한 데이터 신호가 인가되는 화소 영역(PA)의 발광 소자(500)로부터 방출되는 빛의 휘도와 다를 수 있다. 즉, 수소 및/또는 산소의 유입에 의한 제 2 반도체 패턴들(221)의 특성 편차는 표시 패널(DP)에 의해 구현되는 이미지의 품질을 저하할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막에 의해 각 화소 영역(PA)의 제 2 반도체 패턴(221)으로 수소 및 산소의 유입이 방지되므로, 각 화소 영역(PA)의 제 2 박막 트랜지스터(T2)는 인접한 화소 영역(PA)의 제 2 박막 트랜지스터(T2)와 동일한 전기적 특성을 가질 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소 및 산소의 유입에 의한 제 2 박막 트랜지스터들(T2)의 특성 편차가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소 및 산소의 유입에 의한 이미지의 열화가 방지될 수 있다.
불소화 실리콘 질화물(SiNF)은 테트라플루오로실란(SiF4)을 이용하여 형성될 수 있다. 예를 들어, 불소화 실리콘 질화물(SiNF)은 고밀도 PECVD 챔버 내에 테트라플루오로실란(SiF4) 가스와 질소(N2) 가스를 공급하여 형성될 수 있다. 이에 따라, 불소화 실리콘 질화물(SiNF)은 모노실란(SiH4)을 이용하여 형성된 실리콘 질화물(SiNx)보다 매우 적은 함량의 수소를 포함할 수 있다. 예를 들어, 모노실란(SiH4)을 이용하여 형성된 실리콘 질화물(SiNx)로 이루어진 무기 절연막 내에는 약 18.37%의 수소 함량을 가지지만, 테트라플루오로실란(SiF4)을 이용하여 형성된 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막은 수소가 1% 미만의 수소 함량을 가질 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122) 내에 함유된 수소에 의한 각 화소 영역(PA) 내에 위치하는 제 2 반도체 패턴(221)의 특성 변화가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소 및 산소에 의한 이미지의 열화가 효과적으로 방지될 수 있다.
각 화소 영역(PA)의 제 1 반도체 패턴(211)은 버퍼 절연막(110)과 제 1 게이트 절연막(121) 사이에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 제 1 반도체 패턴(211)은 버퍼 절연막(110) 및 제 1 게이트 절연막(121)과 직접 접촉할 수 있다. 각 화소 영역(PA)의 제 1 박막 트랜지스터(T1)는 해당 화소 영역(PA)에 인가되는 게이트 신호에 따라 빠르게 턴-온/오프될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1)의 특성 편차가 이미지의 품질에 미치는 영향이 크지 않을 수 있다. 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제 1 반도체 패턴(211)이 버퍼 절연막(110)에 함유된 산소에 의해 에이징(aging)될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 과정에서 발생하는 제 1 박막 트랜지스터들(T1)의 문턱 전압 편차가 완화될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 이미지의 품질이 개선될 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)이 산화물보다 상대적으로 높은 유전율을 갖는 질화물을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1) 및 제 2 박막 트랜지스터(T2)의 온-전류(on-current)가 증가될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1)의 전기적 특성 및 제 2 박막 트랜지스터(T2)의 전기적 특성이 향상될 수 있다.
각 화소 영역(PA)의 제 2 차광 패턴(320)과 제 2 반도체 패턴(221) 사이에는 버퍼 절연막(110)과 제 1 게이트 절연막(121)이 위치하고, 각 화소 영역(PA)의 제 2 반도체 패턴(221)과 제 2 게이트 전극(223) 사이에는 제 2 게이트 절연막(122)이 위치할 수 있다. 각 화소 영역(PA) 내에서 제 2 차광 패턴(320) 상에 위치하는 제 2 박막 트랜지스터(T2)에서 유효 게이트 전압의 변화량은 아래의 수식에 의해 결정될 수 있다. 여기서, ΔVeff는 유효 게이트 전압의 변화량을 의미하고, ΔVGAT는 제 2 게이트 전극(223)에 인가되는 전압의 변화량을 의미하고, C1은 제 2 차광 패턴(320)과 제 2 반도체 패턴(221) 사이에 형성된 기생 커패시터의 커패시턴스를 의미하고, C2는 제 2 반도체 패턴(221)과 제 2 게이트 전극(223) 사이에 형성된 기생 커패시턴의 커패시턴스를 의미하며, CACT는 제 2 반도체 패턴(221)의 제 2 소스 영역과 제 2 드레인 영역에 인가되는 전압에 의해 형성되는 기생 커패시터의 커패시턴스를 의미한다.
[수식]
Figure pat00001
일반적으로 커패시터의 커패시턴스는 해당 커패시터를 구성하는 도전체들 사이의 거리에 반비례한다. 예를 들어, 제 2 게이트 절연막(122)의 두께를 기준으로 제 1 게이트 절연막(121)의 두께가 작아지면, 제 2 박막 트랜지스터(T2)의 유효 게이트 전압은 감소될 수 있다. 또한, 제 2 박막 트랜지스터(T2)의 유효 게이트 전압이 감소하면, 제 2 박막 트랜지스터(T2)의 제 2 게이트 전극(223)에 인가되는 전압의 변동에 따른 전류 변화량의 역비(inverse ratio)를 의미하는 S-factor가 증가한다. 예를 들어, 제 2 박막 트랜지스터(T2)의 유효 게이트 전압이 감소하면, 제 2 박막 트랜지스터(T2)의 제 2 게이트 전극(223)에 인가되는 전압에 따른 구동 전류의 변동율이 작아질 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치는 제 1 게이트 절연막(121)이 상대적으로 얇은 두께로 형성하여, 제 2 게이트 전극(223)에 인가되는 전압에 따른 구동 전류의 변동율을 감소할 수 있다. 예를 들어, 제 1 게이트 절연막(121)의 두께는 제 2 게이트 절연막(122)의 두께보다 작을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 저계조에서 얼룩의 발생이 방지될 수 있다.
층간 절연막(130)은 제 2 게이트 절연막(122) 상에 위치할 수 있다. 층간 절연막(130)은 각 화소 영역(PA)의 제 1 게이트 전극(213) 및 제 2 게이트 전극(223)을 덮을 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2)의 게이트 전극(213, 223)은 층간 절연막(130)에 의해 해당 박막 트랜지스터(T1, T2)의 소스 전극(215, 225) 및 드레인 전극(217, 227)과 절연될 수 있다. 각 박막 트랜지스터(T1, T2)의 소스 전극(215, 225) 및 드레인 전극(217, 227)은 층간 절연막(130) 상에 위치할 수 있다. 층간 절연막(130)은 각 화소 영역(PA)의 제 1 커패시터 전극(201)과 제 2 커패시터 전극(202) 사이로 연장할 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 층간 절연막(130)의 일부 영역은 해당 화소 영역(PA) 내에 위치하는 스토리지 커패시터(Cst)의 커패시터 절연막으로 기능할 수 있다. 층간 절연막(130)은 절연성 물질을 포함할 수 있다. 층간 절연막(130)은 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)과 식각 선택비를 가질 수 있다. 예를 들어, 층간 절연막(130)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다.
제 1 평탄화막(140)은 층간 절연막(130) 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 소스 전극들(215, 225), 드레인 전극들(217, 227) 및 제 2 커패시터 전극(202)은 제 1 평탄화막(140)에 의해 덮일 수 있다. 제 2 평탄화막(150)은 제 1 평탄화막(140) 상에 위치할 수 있다. 제 1 평탄화막(140) 및 제 2 평탄화막(150)은 각 화소 영역(PA)의 화소 구동 회로(DC)에 의한 단차를 제거할 수 있다. 예를 들어, 소자 기판(100)과 대향하는 제 2 평탄화막(150)의 상부면은 평평한 평면일 수 있다.
제 1 평탄화막(140) 및 제 2 평탄화막(150)은 절연성 물질을 포함할 수 있다. 제 1 평탄화막(140) 및 제 2 평탄화막(150)은 층간 절연막(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 평탄화막(140) 및 제 2 평탄화막(150)은 유기 절연 물질을 포함하는 유기 절연막일 수 있다. 제 2 평탄화막(150)은 제 1 평탄화막(140)과 동일한 물질을 포함할 수 있다. 제 2 평탄화막(150)은 소자 기판(100)과 대향하는 제 1 평탄화막(140)의 상부면과 직접 접촉할 수 있다. 예를 들어, 제 1 평탄화막(140)과 제 2 평탄화막(150)은 물리적으로 연결될 수 있다. 제 1 평탄화막(140)과 제 2 평탄화막(150)의 경계면은 인식되지 않을 수 있다.
각 화소 영역(PA)의 발광 소자(500)는 제 2 평탄화막(150) 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 제 1 전극(510), 발광층(520) 및 제 2 전극(530)은 해당 화소 영역(PA) 내에 위치하는 제 2 평탄화막(150) 상에 순서대로 적층될 수 있다. 각 화소 영역(PA)의 제 1 전극(510)은 제 2 평탄화막(150)의 상부면과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(500)로부터 방출되는 빛의 생성 위치에 따른 휘도 편차가 방지될 수 있다.
제 1 평탄화막(140)과 제 2 평탄화막(150) 사이에는 중간 전극들(410)이 위치할 수 있다. 중간 전극들(410)은 도전성 물질을 포함할 수 있다. 예를 들어, 중간 전극들(410)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 각 화소 영역(PA)의 제 1 전극(510)은 중간 전극들(410) 중 하나를 통해 해당 화소 영역(PA)의 제 2 드레인 전극(227)과 전기적으로 연결될 수 있다. 예를 들어, 각 중간 전극(410)은 각 화소 영역(PA)의 제 1 평탄화막(140)을 관통하여 해당 화소 영역(PA)의 제 2 드레인 전극(227)과 직접 접촉하고, 각 화소 영역(PA)의 제 1 전극(510)은 해당 화소 영역(PA)의 제 2 평탄화막(150)을 관통하여 중간 전극들(410) 중 하나와 직접 접촉할 수 있다.
뱅크 절연막(160)은 제 2 평탄화막(150) 상에 위치할 수 있다. 뱅크 절연막(160)은 각 화소 영역(PA) 내에 발광 영역을 정의할 수 있다. 예를 들어, 뱅크 절연막(160)은 각 화소 영역(PA) 내에 위치하는 제 1 전극(510)의 가장 자리를 덮을 수 있다. 각 화소 영역(PA)의 발광층(520) 및 제 2 전극(530)은 뱅크 절연막(160)에 의해 노출된 제 1 전극(510)의 일부 영역 상에 순서대로 적층될 수 있다. 뱅크 절연막(160)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크 절연막(160)은 유기 절연 물질을 포함하는 유기 절연막일 수 있다. 뱅크 절연막(160)은 제 2 평탄화막(150)과 다른 물질을 포함할 수 있다.
각 화소 영역(PA)의 발광층(520) 중 적어도 일부는 뱅크 절연막(160) 상으로 연장할 수 있다. 예를 들어, 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나는 표시 영역(AA)의 전체 표면 상에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
각 화소 영역(PA)의 제 2 전극(530)에 인가되는 전압은 인접한 화소 영역(530)의 제 2 전극(530)에 인가되는 전압과 동일할 수 있다. 예를 들어, 각 화소 영역(PA)의 제 2 전극(530)은 인접한 화소 영역(530)의 제 2 전극(530)과 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 제 2 전극(530)은 인접한 화소 영역(530)의 제 2 전극(530)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 영역(PA)의 제 2 전극(530)은 인접한 화소 영역(530)의 제 2 전극(530)과 동시에 형성될 수 있다. 각 화소 영역(PA)의 제 2 전극(530)은 인접한 화소 영역(530)의 제 2 전극(530)과 직접 접촉할 수 있다. 예를 들어, 각 화소 영역(PA)의 제 2 전극(530)은 뱅크 절연막(160) 상으로 연장할 수 있다. 뱅크 절연막(160)은 제 2 전극(530)에 의해 덮일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 제 2 전극(530)을 형성하는 공정이 단순화될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 화소 구동 회로(DC)에 인가되는 데이터 신호에 의해 해당 화소 영역(PA)의 발광 소자(500)로부터 방출되는 빛의 휘도가 조절될 수 있다.
각 화소 영역(PA)의 발광 소자(500) 상에는 봉지 유닛(600)이 위치할 수 있다. 봉지 유닛(600)은 외부 수분 및 충격에 의한 발광 소자들(500)의 손상을 방지할 수 있다. 봉지 유닛(600)은 다중층 구조를 포함할 수 있다. 예를 들어, 봉지 유닛(600)은 순서대로 적층된 제 1 봉지층(610), 제 2 봉지층(620) 및 제 3 봉지층(630)을 포함할 수 있다. 제 1 봉지층(610), 제 2 봉지층(620) 및 제 3 봉지층(630)은 절연성 물질을 포함할 수 있다. 제 2 봉지층(620)은 제 1 봉지층(610) 및 제 3 봉지층(630)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층(610) 및 제 3 봉지층(630)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어진 무기 절연막이고, 제 2 봉지층(620)은 유기 절연 물질로 이루어진 유기 절연막일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 수분 및 충격에 의한 발광 소자들(600)의 손상이 효과적으로 방지될 수 있다.
표시 패널(DP)은 화소 영역들(PA)이 위치하는 표시 영역(AA) 및 표시 영역(AA)의 외측에 위치하는 베젤 영역(BZ)을 포함할 수 있다. 게이트 드라이버(GD), 데이터 드라이버(DD), 전원 유닛(PU) 및 타이밍 컨트롤러(TC) 중 적어도 하나는 표시 패널(DP)의 베젤 영역(BZ) 상에 위치할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 게이트 드라이버(GD)가 표시 패널(DP)의 베젤 영역(BZ)에 형성된 GIP(Gate In Panel) 타입의 디스플레이 장치일 수 있다. 게이트 드라이버(GD)는 적어도 하나의 회로 박막 트랜지스터(290)를 포함할 수 있다.
회로 박막 트랜지스터(290)는 소자 기판(100)의 베젤 영역(BZ) 상에 위치할 수 있다. 회로 박막 트랜지스터(290)는 회로 반도체 패턴(291), 회로 게이트 전극(293), 회로 소스 전극(295) 및 회로 드레인 전극(297)을 포함할 수 있다. 회로 박막 트랜지스터(290)는 각 화소 영역(PA)의 화소 구동 회로(DC)의 형성 공정을 이용하여 형성될 수 있다. 회로 박막 트랜지스터(290)는 해당 신호에 따라 빠르게 턴-온/오프될 수 있다. 예를 들어, 회로 박막 트랜지스터(290)는 각 화소 영역(PA)의 제 1 박막 트랜지스터(T1)와 동시에 형성될 수 있다.
회로 반도체 패턴(291)은 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 동일한 층 상에 위치할 수 있다. 예를 들어, 회로 반도체 패턴(291)은 베젤 영역(BZ)의 버퍼 절연막(110)과 제 1 게이트 절연막(121) 사이에 위치할 수 있다. 회로 반도체 패턴(291)은 버퍼 절연막(110) 및 제 1 게이트 절연막(121)과 직접 접촉할 수 있다. 회로 반도체 패턴(291)은 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 동일한 물질을 포함할 수 있다. 예를 들어, 회로 반도체 패턴(291)은 IGZO와 같은 산화물 반도체를 포함할 수 있다.
회로 게이트 전극(293)은 각 화소 영역(PA)의 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 예를 들어, 회로 게이트 전극(293)은 베젤 영역(BZ)의 제 2 게이트 절연막(122)과 층간 절연막(130) 사이에 위치할 수 있다. 회로 게이트 전극(293)은 각 화소 영역(PA)의 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 예를 들어, 회로 게이트 전극(293)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
회로 소스 전극(295) 및 회로 드레인 전극(297)은 각 화소 영역(PA)의 제 1 소스 전극(215) 및 제 1 드레인 전극(217)과 동일한 층 상에 위치할 수 있다. 예를 들어, 회로 소스 전극(295) 및 회로 드레인 전극(297)은 베젤 영역(BZ)의 층간 절연막(130)과 제 1 평탄화막(140) 사이에 위치할 수 있다. 회로 소스 전극(295) 및 회로 드레인 전극(297)은 각 화소 영역(PA)의 제 1 소스 전극(215) 및 제 1 드레인 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 회로 소스 전극(295) 및 회로 드레인 전극(297)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
소자 기판(100)과 회로 반도체 패턴(291) 사이에는 회로 차광 패턴(390)이 위치할 수 있다. 회로 차광 패턴(390)은 각 화소 영역(PA)의 제 1 차광 패턴(310)과 동일한 층 상에 위치할 수 있다. 예를 들어, 회로 차광 패턴(390)은 소자 기판(100)과 버퍼 절연막(110) 사이에 위치할 수 있다. 회로 차광 패턴(390)은 각 화소 영역(PA)의 제 1 차광 패턴(310)과 동일한 물질을 포함할 수 있다. 예를 들어, 회로 차광 패턴(390)은 각 화소 영역(PA)의 제 1 차광 패턴(310)과 동시에 형성될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 표시 영역(AA)이 화소 영역들(PA) 사이에 위치하는 홀 영역(HA)을 포함할 수 있다. 홀 영역(HA)은 카메로 모듈 및 지문 인식 소자와 같은 전자 기기를 위한 영역일 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 각 화소 영역(PA) 내에서 불필요한 전기적 연결을 방지하기 위한 절연막들(110, 120, 130, 140, 150, 160)은 소자 기판(100)의 홀 영역(HA) 상에서 제거될 수 있다.
홀 영역(HA)과 화소 영역들(PA) 사이에는 분리 영역(SA)이 위치할 수 있다. 소자 기판(100)의 분리 영역(SA) 상에는 적어도 하나의 댐(105)이 위치할 수 있다. 댐(105)은 유기 절연막인 제 2 봉지층(620)의 흐름을 차단할 수 있다. 예를 들어, 제 2 봉지층(620)은 댐(105)에 의해 정의된 영역 내에 형성될 수 있다. 댐(105)은 절연막들(110, 120, 130, 140, 150, 160)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 댐(105)은 제 1 평탄화막(140)과 동시에 형성될 수 있다. 댐(105)은 제 1 평탄화막(140)과 동일한 두께를 가질 수 있다. 댐(105)은 제 1 평탄화막(140)과 동일한 물질을 포함할 수 있다. 댐(105)은 제 1 평탄화막(140), 제 2 평탄화막(150) 및 뱅크 절연막(160)과 이격될 수 있다. 예를 들어, 분리 영역(SA)의 적어도 일부 영역 상에는 제 1 평탄화막(140), 제 2 평탄화막(150) 및 뱅크 절연막(160)이 위치하지 않을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 홀 영역(HA) 내에 배치되는 전자 기기의 효율이 향상될 수 있다.
발광층(520)은 분리 영역(SA) 상에서 단선될 수 있다. 예를 들어, 소자 기판(100)의 분리 영역(SA) 상에는 제 2 게이트 절연막(122)과 층간 절연막(130)에 의한 언더 컷 구조(UC)가 위치할 수 있다. 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막은 실리콘 산화물(SiOx)로 이루어진 무기 절연막보다 빠르게 식각될 수 있다. 예를 들어, 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막의 식각 속도는 약 4800Å/min이고, 실리콘 산화물(SiOx)로 이루어진 무기 절연막의 식각 속도는 약 2000Å/min일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 발광층(520)의 단선을 위한 언더 컷 구조(UC)가 한 번의 식각 공정에 의해 형성될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치에서는 불소화 실리콘 질화물(SiNF)로 이루어진 제 2 게이트 절연막(122)과 실리콘 산화물(SiOx)로 이루어진 층간 절연막(130)이 동시에 식각되어, 제 2 게이트 절연막(122)의 과식각에 의한 언더 컷 구조(UC)가 형성될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 발광층(520)의 단선을 위한 언더 컷 구조(UC)의 형성 공정이 단순화될 수 있다.
분리 영역(SA) 상에 위치하는 제 1 게이트 절연막(121)의 단부 및 제 2 게이트 절연막(122)의 단부는 분리 영역(SA) 상에 위치하는 층간 절연막(SA)의 단부보다 화소 영역(PA)에 가까이 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 2 게이트 절연막(122)과 층간 절연막(130)에 의한 언더 컷 구조(UC)이 발광층(520)의 두께보다 큰 깊이로 형성될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 언더 컷 구조(UC)에 의해 발광층(520)으로부터 분리된 유기 패턴(520p)이 발광층(520)과 충분히 이격될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 홀 영역(SA)을 통한 각 화소 영역(PA)으로 수분의 유입이 방지될 수 있다.
언더 컷 구조(UC)는 댐(105)과 홀 영역(HA) 사이에 위치할 수 있다. 무기 절연막인 제 1 봉지층(610) 및 제 3 봉지층(630)은 댐(105)의 표면을 따라 홀 영역(HA) 상으로 연장할 수 있다. 예를 들어, 언더 컷 구조(UC)에 의해 발광층(520)으로부터 분리된 유기 패턴(520p)은 제 1 봉지층(610) 및 제 3 봉지층(630)에 의해 덮일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 홀 영역(HA) 상에 적층되는 절연막의 두께를 최소화하며, 홀 영역(HA)을 통한 수분의 유입이 방지될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA) 내에 위치하는 발광 소자(500) 및 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 생성하는 화소 구동 회로(DC)를 포함하되, 화소 구동 회로(DC)가 발광 소자(500)의 제 1 전극(510)과 전기적으로 연결되는 제 2 박막 트랜지스터(T2)를 포함하고, 제 2 박막 트랜지스터(T2)의 제 2 반도체 패턴(221)이 산화물 반도체를 포함하며, 제 2 반도체 패턴(221)이 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막에 의해 둘러싸일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소 및 산소의 유입에 의한 제 2 박막 트랜지스터들(T2)의 특성 편차가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소 및 산소에 의한 이미지의 열화가 방지될 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 박막 트랜지스터(T1, T2)의 게이트 전극(213, 223)을 해당 박막 트랜지스터(T1, T2)의 소스 전극(215, 225) 및 드레인 전극(217, 227)과 절연하기 위한 층간 절연막(130)이 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)과 식각 선택비를 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 홀 영역(HA)과 화소 영역들(PA) 사이에서 발광층(520)을 단선하기 위한 언더 컷 구조(UC)의 형성 공정이 단순화될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 버퍼 절연막(110)이 단일층 구조인 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 버퍼 절연막(110)이 다중층 구조를 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 버퍼 절연막(110)이 하부 버퍼막(111)과 상부 버퍼막(112)의 적층 구조를 가질 수 있다. 하부 버퍼막(111)은 소자 기판(100)과 상부 버퍼막(112) 사이에 위치할 수 있다. 하부 버퍼막(111)은 상부 버퍼막(112)과 다른 물질을 포함할 수 있다. 하부 버퍼막(111)은 상부 버퍼막(112)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 버퍼막(111)은 실리콘 질화물(SiNx)로 이루어진 무기 절연막이고, 상부 버퍼막(112)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다. 실리콘 질화물(SiNx)로 이루어진 무기 절연막은 실리콘 산화물(SiOx)로 이루어진 무기 절연막보다 빠르게 식각될 수 있다. 예를 들어, 실리콘 질화물(SiNx)로 이루어진 무기 절연막의 식각 속도는 약 4000Å/min일 수 있다. 분리 영역(SA) 상에 위치하는 하부 버퍼막(111)의 단부는 분리 영역(SA) 상에 위치하는 상부 버퍼막(112)의 단부보다 화소 영역(PA)에 가까이 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 영역(SA) 상에 제 2 게이트 절연막(122)과 층간 절연막(130)에 의한 제 1 언더 컷 구조(UC1) 및 하부 버퍼막(111)과 상부 버퍼막(112)에 의한 제 2 언더 컷 구조(UC2)가 위치할 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 발광층(520)의 단선이 효과적으로 수행될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 제 1 게이트 절연막(121)이 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 직접 접촉하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 제 1 게이트 절연막(121) 사이에 적어도 하나의 절연막이 배치될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 제 1 게이트 절연막(121) 사이에 중간 게이트 절연막(125)이 위치할 수 있다. 중간 게이트 절연막(125)은 버퍼 절연막(110) 및 제 1 게이트 절연막(121)과 다른 물질을 포함할 수 있다. 중간 게이트 절연막(125)은 상대적으로 낮은 수소 함량을 가질 수 있다. 예를 들어, 중간 게이트 절연막(125)은 불소화 실리콘 산화물(SiOF)로 이루어진 무기 절연막일 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제 1 반도체 패턴(211)이 버퍼 절연막(110)에 함유된 산소 및 중간 게이트 절연막(125)에 함유된 산소에 의해 에이징(aging)될 수 있다. 또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 소자 기판(100) 방향에서 각 화소 영역(PA)의 제 2 반도체 패턴(221) 방향으로 진행하는 수소가 중간 게이트 절연막(125) 및 제 1 게이트 절연막(121)에 의해 차단될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1)의 문턱 전압 편차가 효과적으로 완화되며, 각 화소 영역(PA)의 제 2 반도체 패턴(221)으로 수소의 유입이 효과적으로 차단될 수 있다.
중간 절연막(125)은 층간 절연막(130)보다 빠르게 식각될 수 있다. 예를 들어, 불소화 실리콘 산화물(SiOF)로 이루어진 무기 절연막의 식각 속도는 약 4000Å/min일 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 영역(SA) 상에 위치하는 언더 컷 구조(UC)의 깊이가 증가될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 발광층(520)의 단선이 효과적으로 수행될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 베젤 영역(BZ) 상에 위치하는 회로 박막 트랜지스터(290)가 각 화소 영역(PA)의 제 1 박막 트랜지스터(T1)와 동시에 형성되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 회로 박막 트랜지스터(290)의 회로 반도체 패턴(291)이 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 다른 물질을 포함할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 회로 박막 트랜지스터(290)의 회로 반도체 패턴(291)이 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다. 회로 박막 트랜지스터(290)의 회로 반도체 패턴(291)이 각 화소 영역(PA)의 제 1 반도체 패턴(211)과 다른 층 상에 위치할 수 있다. 예를 들어, 도 7 및 8에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 버퍼 절연막(110)의 하부 버퍼막(111)과 상부 버퍼막(112) 사이에 하부 게이트 절연막(101) 및 버퍼 중간막(102)이 순서대로 적층되고, 회로 반도체 패턴(291)이 하부 버퍼막(111)과 하부 게이트 절연막(101) 사이에 위치하며, 회로 박막 트랜지스터(290)의 회로 게이트 전극(293)이 하부 게이트 절연막(101)과 버퍼 중간막(102) 사이에 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 회로 박막 트랜지스터(290)가 각 화소 영역(PA)의 제 1 박막 트랜지스터(T1)와 다른 전기적 특성을 가질 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 베젤 영역 상에 위치하는 게이트 드라이버의 구성에 대한 자유도가 향상될 수 있다.
각 화소 영역(PA)의 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 회로 게이트 전극(293)과 동일한 물질을 포함할 수 있다. 각 화소 영역(PA)의 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 회로 게이트 전극(293)과 동시에 형성될 수 있다. 예를 들어, 각 화소 영역(PA)의 제 1 차광 패턴(310) 및 제 2 차광 패턴(320)은 하부 게이트 절연막(101)과 버퍼 중간막(102) 사이에 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
하부 게이트 절연막(101) 및 버퍼 중간막(102)은 절연성 물질을 포함할 수 있다. 하부 게이트 절연막(101)은 상대적으로 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 하부 게이트 절연막(101)은 불소화 실리콘 산화물(SiOF)로 이루어진 무기 절연막일 수 있다. 버퍼 중간막(102)은 상부 버퍼막(112)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 버퍼 중간막(102)은 실리콘 질화물(SiNx)로 이루어진 무기 절연막일 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 영역(SA) 상에 위치하는 하부 게이트 절연막(101)의 단부 및 버퍼 중간막(102)의 단부는 분리 영역(SA) 상에 위치하는 상부 버퍼막(112)의 단부보다 화소 영역(PA)에 가까이 위치할 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 영역(SA) 상에 제 2 게이트 절연막(122)과 층간 절연막(130)에 의한 제 1 언더 컷 구조(UC1) 및 버퍼 중간막(102)과 상부 버퍼막(112)에 의한 제 2 언더 컷 구조(UC2)가 위치할 수 있다. 상부 버퍼막(112)은 하부 버퍼막(111)보다 큰 두께를 가질 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1) 및 제 2 박막 트랜지스터(T2)의 형성 공정에 의한 회로 박막 트랜지스터(290)의 손상이 방지될 수 있다. 또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 제 1 언더 컷 구조(UC1) 및 제 2 언더 컷 구조(UC2)에 의한 높이 차가 증가되어, 발광층(520)의 단선이 효과적으로 수행될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 소자 기판(100)의 분리 영역(SA) 상에 발광층(520)의 단선을 위한 분리 패턴(700)이 위치할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 패턴(700)이 분리 영역(SA)의 제 1 게이트 절연막(121)과 제 2 게이트 절연막(122) 사이에 위치할 수 있다. 분리 패턴(700)은 분리 영역(SA) 내에 위치할 수 있다. 예를 들어, 분리 패턴(700)은 홀 영역(HA)을 향한 제 1 단부(701e) 및 화소 영역(PA)을 향한 제 2 단부(702e)를 포함하되, 분리 패턴(700)의 제 1 단부(701e) 및 제 2 단부(702e)는 분리 영역(SA) 상에 위치할 수 있다. 분리 패턴(700)은 제 1 게이트 절연막(121) 및 제 2 게이트 절연막(122)과 식각 선택비를 가질 수 있다. 예를 들어, 분리 패턴(700)은 각 화소 영역(PA)의 제 2 반도체 패턴(221)과 동일한 물질을 포함할 수 있다. 분리 패턴(700)은 각 화소 영역(PA)의 제 2 반도체 패턴(221)과 동시에 형성될 수 있다. 분리 영역(SA) 상에 위치하는 제 1 게이트 절연막(121)의 단부 및 제 2 게이트 절연막(122)의 단부는 분리 패턴(700)의 제 1 단부(701e)보다 화소 영역(PA)에 가까이 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 영역(SA) 상에 제 2 게이트 절연막(122)과 층간 절연막(130)에 의한 제 1 언더 컷 구조(UC1) 및 제 1 게이트 절연막(121)과 분리 패턴(700)에 의한 제 2 언더 컷 구조(UC2)가 위치할 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 발광층(520)의 단선이 효과적으로 수행될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA)의 화소 구동 회로(DC)가 두 개의 박막 트랜지스터(T1, T2)를 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 화소 구동 회로(DC)가 하나의 구동 박막 트랜지스터 및 다수의 스위칭 박막 트랜지스터를 포함할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 화소 구동 회로(DC)가 여섯 개의 박막 트랜지스터(T1, T2, T3, T4, T5, T6) 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소 구동 회로(DC)의 제 1 박막 트랜지스터(T1)는 제 2 게이트 신호(GL2)에 의해 턴-온되어, 데이터 신호를 제 3 노드(N3)에 공급할 수 있다. 각 화소 구동 회로(DC)의 제 3 박막 트랜지스터(T3)는 제 1 게이트 신호(GL1)에 의해 턴-온되어, 제 1 노드(N1)와 제 2 노드(N2)를 다이오드 연결할 수 있다. 각 화소 구동 회로(DC)의 제 4 박막 트랜지스터(T4)는 제 1 발광 제어 신호(EM1)에 의해 턴-온되어, 전원전압 공급라인(PL)을 통해 인가되는 전원전압을 제 2 노드(N2)에 공급할 수 있다. 각 화소 구동 회로(DC)의 제 5 박막 트랜지스터(T5)는 제 2 발광 제어 신호(EM2)에 의해 턴-온되어, 제 3 노드(N3)를 제 5 노드와 전기적으로 연결할 수 있다. 각 화소 구동 회로(DC)의 제 6 박막 트랜지스터(T6)는 제 1 게이트 신호(GL1)에 의해 턴-온되어 기준전압 공급라인(RL)을 통해 인가되는 기준전압을 제 4 노드(N4)에 공급할 수 있다. 각 화소 구동 회로(DC)의 스토리지 커패시터(Cst)는 제 1 노드(N1)와 제 4 노드(N4) 사이에 전기적으로 연결될 수 있다. 각 화소 구동 회로(DC)의 제 2 박막 트랜지스터(T2)는 제 2 노드(N2)에 공급된 전원전압을 이용하여 제 3 노드(N3)에 인가된 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 제 2 박막 트랜지스터(T2)는 구동 박막 트랜지스터일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 구동 회로(DC)의 구성에 대한 자유도가 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA)의 스토리지 커패시터(Cst)가 해당 화소 영역(PA)의 제 1 박막 트랜지스터(T1) 및 제 2 박막 트랜지스터(T2)와 동시에 형성되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 스토리지 커패시터(Cst)가 해당 화소 영역(PA)의 박막 트랜지스터들(T1, T2)과 다른 층 상에 형성될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 스토리지 커패시터(Cst)의 제 1 커패시터 전극(201) 및 제 2 커패시터 전극(202)이 소자 기판(100)과 해당 화소 영역(PA)의 제 1 박막 트랜지스터(T1) 사이에 위치할 수 있다. 각 화소 영역(PA)의 제 1 커패시터 전극(201)과 제 2 커패시터 전극(202) 사이에 위치하는 제 1 하부 절연막(103)은 소자 기판(100)과 각 화소 영역(PA)의 제 2 차광 패턴(320) 사이로 연장할 수 있다. 제 1 하부 절연막(103)은 절연성 물질을 포함할 수 있다. 제 1 하부 절연막(103)은 상대적으로 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 하부 절연막(103)은 실리콘 질화물(SiNx)로 이루어진 무기 절연막일 수 있다. 각 화소 영역(PA) 상에 위치하는 제 1 하부 절연막(103)의 일부 영역은 해당 화소 영역(PA) 내에 위치하는 스토리지 커패시터(Cst)의 커패시터 절연막으로 기능할 수 있다.
각 화소 영역(PA)의 제 2 커패시터 전극(202)은 해당 화소 영역(PA)의 제 2 차광 패턴(320)과 동일한 층 상에 위치할 수 있다. 각 화소 영역(PA)의 제 2 커패시터 전극(202)은 해당 화소 영역(PA)의 제 2 차광 패턴(320)과 동일한 물질을 포함할 수 있다. 각 화소 영역(PA)의 제 1 커패시터 전극(201) 및 제 2 커패시터 전극(202)은 해당 화소 영역(PA) 내에 위치하는 제 1 박막 트랜지스터(T1)의 제 1 반도체 패턴과 중첩할 수 있다. 소자 기판(100)을 통과하여 각 화소 영역(PA)의 제 1 반도체 패턴 방향으로 진행하는 외광은 해당 화소 영역(PA)의 스토리지 커패시터(Cst)에 의해 차단될 수 있다. 예를 들어, 각 화소 영역(PA)의 제 1 커패시터 전극(201) 및 제 2 커패시터 전극(202)은 해당 화소 영역(PA)의 제 1 차광 패턴으로 기능할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
각 화소 영역(PA)의 제 2 커패시터 전극(202) 및 제 2 차광 패턴(320) 상에는 제 2 하부 절연막(104)이 위치할 수 있다. 제 2 하부 절연막(104)은 각 화소 영역(PA) 내에 위치하는 제 2 커패시터 전극(202) 및 제 2 차광 패턴(320)의 외측으로 연장할 수 있다. 버퍼 절연막(110)은 제 2 하부 절연막(104) 상에 위치할 수 있다. 제 2 하부 절연막(104)은 절연성 물질을 포함할 수 있다. 제 2 하부 절연막(104)은 버퍼 절연막(110)과 식각 선택비를 가질 수 있다. 예를 들어, 제 2 하부 절연막(104)은 실리콘 질화물(SiNx)로 이루어진 무기 절연막일 수 있다. 제 2 하부 절연막(104)은 제 1 하부 절연막(103)과 동일한 물질을 포함할 수 있다.
제 1 하부 절연막(103) 및 제 2 하부 절연막(104)은 소자 기판(100)의 분리 영역(SA) 상으로 연장할 수 있다. 예를 들어, 소자 기판(100)의 분리 영역(SA) 상에는 제 2 게이트 절연막(122)과 층간 절연막(130)에 의한 제 1 언더 컷 구조(UC1) 및 제 2 하부 절연막(104)과 버퍼 절연막(110)에 의한 제 2 언더 컷 구조(UC2)가 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 제 1 언더 컷 구조(UC1) 및 제 2 언더 컷 구조(UC2)에 의해 발광층(520)의 단선이 효과적으로 수행될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류가 다른 도전층을 통해 해당 화소 영역(PA)의 발광 소자(500)에 공급될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에는 제 1 하부 절연막(103), 제 2 하부 절연막(104), 버퍼 절연막(110), 제 1 게이트 절연막(121), 제 2 게이트 절연막(122) 및 층간 절연막(130)을 관통하는 제 1 중간 전극(421) 및 제 1 평탄화막(140)을 관통하는 제 2 중간 전극(422)이 위치하고, 각 화소 영역(PA)의 제 1 전극(510)이 해당 화소 영역(PA)의 제 1 중간 전극(421) 및 제 2 중간 전극(422)을 통해 해당 화소 영역(PA)의 제 1 커패시터 전극(201)과 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 구성에 대한 자유도가 향상될 수 있다.
100: 소자 기판 110: 버퍼 절연막
121: 제 1 게이트 절연막 122: 제 2 게이트 절연막
130: 층간 절연막 211: 제 1 반도체 패턴
221: 제 2 반도체 패턴 500: 발광 소자
PA: 화소 영역 HA: 홀 영역
SA: 분리 영역

Claims (15)

  1. 소자 기판 상에 위치하는 제 1 절연막;
    상기 소자 기판 상에 위치하고, 상기 제 1 절연막 상에 위치하는 구동 반도체 패턴을 포함하는 구동 박막 트랜지스터;
    상기 제 1 절연막 상에 위치하고, 상기 구동 반도체 패턴을 덮는 제 2 절연막; 및
    상기 제 2 절연막 상에 위치하고, 상기 구동 박막 트랜지스터와 전기적으로 연결되는 발광 소자를 포함하되,
    상기 구동 반도체 패턴은 산화물 반도체를 포함하고,
    상기 제 1 절연막 및 상기 제 2 절연막은 불소화 실리콘 질화물(SiNF)로 이루어진 무기 절연막인 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 구동 반도체 패턴은 상기 제 1 절연막 및 상기 제 2 절연막과 접촉하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 2 절연막과 상기 발광 소자 사이에 위치하는 층간 절연막을 더 포함하되,
    상기 층간 절연막은 상기 제 1 절연막 및 상기 제 2 절연막과 식각 선택비를 갖는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 층간 절연막은 실리콘 산화물(SiOx)로 이루어진 무기 절연막인 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 소자 기판은 홀 영역과 화소 영역 사이에 위치하는 분리 영역을 포함하고,
    상기 구동 박막 트랜지스터 및 상기 발광 소자는 상기 소자 기판의 상기 화소 영역 상에 위치하며,
    상기 소자 기판의 상기 분리 영역 상에는 상기 제 2 절연막과 상기 층간 절연막에 의한 언더 컷 구조가 위치하되,
    상기 발광 소자의 발광층은 상기 분리 영역의 상기 언더 컷 구조에 의해 단선되는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 소자 기판의 상기 분리 영역 상에 위치하는 댐을 더 포함하되,
    상기 언더 컷 구조는 상기 댐과 상기 홀 영역 사이에 위치하는 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 소자 기판과 상기 제 1 절연막 사이에 위치하는 제 3 절연막; 및
    상기 소자 기판의 회로 영역 상에 위치하는 회로 박막 트랜지스터를 더 포함하되,
    상기 회로 박막 트랜지스터는 상기 제 3 절연막과 상기 제 1 절연막 사이에 위치하는 회로 반도체 패턴을 포함하고,
    상기 제 3 절연막은 실리콘 산화물(SiOx)로 이루어진 무기 절연막인 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 회로 반도체 패턴은 산화물 반도체를 포함하는 디스플레이 장치.
  9. 제 7 항에 있어서,
    상기 제 3 절연막과 상기 제 1 절연막 사이에 위치하고, 상기 회로 반도체 패턴을 덮는 제 4 절연막을 더 포함하되,
    상기 제 4 절연막은 불소화 실리콘 산화물(SiOF)로 이루어진 무기 절연막인 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 회로 반도체 패턴은 상기 제 3 절연막 및 상기 제 4 절연막과 접촉하는 디스플레이 장치.
  11. 홀 영역과 화소 영역 사이에 위치하는 분리 영역을 포함하는 소자 기판;
    상기 소자 기판의 상기 화소 영역 및 상기 분리 영역 상에 위치하는 상부 버퍼막;
    상기 소자 기판의 상기 화소 영역 상에 위치하고, 상기 상부 버퍼막 상에 위치하는 제 1 반도체 패턴을 포함하는 제 1 박막 트랜지스터;
    상기 상부 버퍼막 상에 위치하고, 상기 제 1 반도체 패턴을 덮는 제 1 게이트 절연막;
    상기 소자 기판의 상기 화소 영역 상에 위치하고, 상기 제 1 게이트 절연막 상에 위치하는 제 2 반도체 패턴을 포함하는 제 2 박막 트랜지스터;
    상기 제 1 게이트 절연막 상에 위치하고, 상기 제 2 반도체 패턴을 덮는 제 2 게이트 절연막;
    상기 제 2 게이트 절연막 상에 위치하고, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 식각 선택비를 갖는 층간 절연막; 및
    상기 층간 절연막 상에 위치하고, 상기 제 2 박막 트랜지스터와 전기적으로 연결되는 발광 소자를 포함하되,
    상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴은 산화물 반도체를 포함하고,
    상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 불소화 실리콘 질화물(SiNF)로 이루어진 절연막이며,
    상기 분리 영역 상에 위치하는 상기 제 2 게이트 절연막의 단부는 상기 분리 영역 상에 위치하는 상기 층간 절연막의 단부보다 상기 화소 영역에 가까이 위치하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 제 1 게이트 절연막의 두께는 상기 제 2 게이트 절연막의 두께보다 작은 디스플레이 장치.
  13. 제 11 항에 있어서,
    상기 분리 영역의 상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막 사이에 위치하는 분리 패턴을 더 포함하되,
    상기 분리 패턴은 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 식각 선택비를 가지며,
    상기 분리 영역 상에 위치하는 상기 제 1 게이트 절연막의 단부는 상기 홀 영역을 향한 상기 분리 패턴의 단부보다 상기 화소 영역에 가까이 위치하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 분리 패턴은 상기 제 2 반도체 패턴과 동일한 물질을 포함하는 디스플레이 장치.
  15. 제 11 항에 있어서,
    상기 소자 기판과 상기 상부 버퍼막 사이에 위치하는 하부 버퍼막을 더 포함하되,
    상기 상부 버퍼막은 상기 하부 버퍼막, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 식각 선택비를 가지며,
    상기 분리 영역 상에 위치하는 상기 하부 버퍼막의 단부는 상기 분리 영역 상에 위치하는 상기 상부 버퍼막의 단부보다 상기 화소 영역에 가까이 위치하는 디스플레이 장치.
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