KR20240098609A - 표시 장치 - Google Patents

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KR20240098609A
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민성준
정해윤
임명섭
정유라
김희원
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 연신 가능하고, 제1 영역, 제2 영역 및 제3 영역으로 구분되는 하부 기판, 하부 기판의 상기 제1 영역 상에 배치되는 복수의 하부 도전 패턴, 하부 기판의 상기 제2 영역 상에 배치되는 복수의 화소, 하부 기판의 상기 제3 영역 상에 배치되고, 상기 복수의 화소 각각에 연결되는 복수의 하부 연결 배선, 하부 기판에 대향하고, 연신 가능한 상부 기판 및 상부 기판 아래에 배치되고, 상기 복수의 하부 도전 패턴 각각에 중첩하는 복수의 상부 도전 패턴을 포함하여, 표시 장치의 과연신을 방지할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 연신 가능한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시부, 배선 등을 형성하여, 특정 방향으로 신축이 가능하고 다양한 형상으로 변화가 가능하게 제조되는 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명에서 해결하고자 하는 과제는 과연신을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명에서 해결하고자 하는 또 다른 과제는 하부 기판의 연결 배선의 개수를 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는 연신 가능하고, 제1 영역, 제2 영역 및 제3 영역으로 구분되는 하부 기판, 하부 기판의 상기 제1 영역 상에 배치되는 복수의 하부 도전 패턴, 하부 기판의 상기 제2 영역 상에 배치되는 복수의 화소, 하부 기판의 상기 제3 영역 상에 배치되고, 상기 복수의 화소 각각에 연결되는 복수의 하부 연결 배선, 하부 기판에 대향하고, 연신 가능한 상부 기판 및 상부 기판 아래에 배치되고, 상기 복수의 하부 도전 패턴 각각에 중첩하는 복수의 상부 도전 패턴을 포함하여, 표시 장치의 과연신을 방지할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 발광 소자에 허용범위 이상으로 과연신될 경우, 발광 소자가 이상 동작할 수 있도록 한다. 이에, 본 발명의 과연신 여부를 사용자에게 인지시켜, 사용자가 과연신을 하지 않게 되므로, 표시 장치의 연신 반복에 대한 신뢰성을 확보할 수 있다.
하부 기판 상에 연결 배선의 숫자가 감소함으로써, 표시 장치는 연신율이 향상될 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하부 기판의 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 상부 기판의 확대 평면도이다.
도 4a 및 도 4b는 도 2 및 도 3에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
도 5a 및 도 5b는 도 2 및 도 3에 도시된 절단선 V-V'에 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
그리고, '접속' 또는 '연결'로 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두개의 구성 요소 사이에 위치한 하나 이상의 다른 구성 요소를 통하여 접속' 또는 '연결' 되는 것을 포함할 수 있다.
또한 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
본 발명의 일 실시예에 따른 표시 장치는 휘거나 늘어나도 화상 표시가 가능한 표시 장치이며, 스트레쳐블 표시 장치, 신축성 표시 장치 및 연신가능한 표시 장치로도 지칭될 수 있다. 표시 장치는 종래의 일반적인 표시 장치와 비교하여 높은 가요성(Flexibility)을 가질 뿐만 아니라, 연신성(Stretchability)를 가질 수 있다. 이에, 사용자가 표시 장치를 휘게 하거나 늘어나게 할 수 있을 뿐만 아니라, 사용자의 조작에 따라 표시 장치의 형상이 자유롭게 변경될 수 있다. 예를 들어, 사용자가 표시 장치의 끝 단을 잡고 잡아당기는 경우 표시 장치는 사용자가 잡아당기는 방향으로 늘어날 수 있다. 또는, 사용자가 표시 장치를 평평하지 않은 외면에 배치시키는 경우, 표시 장치는 벽면의 외면의 형상을 따라 휘어지도록 배치될 수 있다. 또한, 사용자에 의해 가해지는 힘이 제거되는 경우, 표시 장치는 다시 본래의 형태로 복원될 수 있다.
<스트레쳐블 기판 및 패턴층>
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하부 기판의 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 상부 기판의 확대 평면도이다.
도 4a 및 도 4b는 도 2 및 도 3에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
도 5a 및 도 5b는 도 2 및 도 3에 도시된 절단선 V-V'에 따라 절단한 단면도이다.
구체적으로, 도 4a 및 도 5a는 표시 장치가 연신되지 않는 경우의 단면도이고, 도 4b 및 도 5b는 표시 장치가 과연신되는 경우의 단면도이다.
설명의 편의상, 도 1은 상부 기판(112)을 제외한 다른 구성요소를 도시하였다. 그리고, 도 2에서는 도 1에 도시된 A 영역에 대하여 하부 기판(111) 및 하부 기판(111) 상에 배치되는 구성요소를 도시하였다. 그리고, 도 3에서는 도 1에 도시된 A 영역에 대한 상부 기판(112) 및 상부 기판(112) 상에 배치되는 구성요소를 도시하였다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 하부 기판(111), 패턴층(120), 복수의 도전 패턴(CP), 복수의 화소(PX), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 파워 서플라이(PS)를 포함할 수 있다. 도 4a 및 도 5b를 더 참조하면, 일 실시예에서, 표시 장치(100)는 충진층(190) 및 상부 기판(112)을 더 포함할 수 있다.
하부 기판(111)은 표시 장치(100)의 여러 구성요소들을 지지하고 보호하기 위한 기판이다. 그리고, 상부 기판(112)은 표시 장치(100)의 여러 구성요소들을 커버하고 보호하기 위한 기판이다. 즉, 하부 기판(111)은 화소(PX), 복수의 도전 패턴(CP), 게이트 드라이버(GD) 및 파워 서플라이(PS)가 형성된 패턴층(120)을 지지하는 기판이다. 그리고, 상부 기판(112)은 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)를 커버하는 기판이다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서 휘어지거나 늘어날 수 있는 절연 물질로 구성될 수 있다. 예를 들어, 하부 기판(111) 및 상부 기판(112) 각각은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU) 또는 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)를 포함할 수 있다. 이에 따라, 하부 기판(111) 및 상부 기판(112) 각각은 유연한 성질을 가질 수 있다. 실시예에 따라, 하부 기판(111) 및 상부 기판(112)의 재질은 동일할 수 있으나, 이에 제한되지 않고 다양하게 변형될 수 있다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서, 팽창 및 수축이 가역적으로 가능할 수 있다. 이에 따라, 하부 기판(111)은 하부 스트레쳐블 기판, 하부 신축 기판, 하부 연신 기판, 하부 연성 기판, 하부 가요성 기판, 제1 스트레쳐블 기판, 제1 신축 기판, 제1 연신 기판, 제1 연성 기판 또는 제1 가요성 기판으로도 지칭될 수 있고, 상부 기판(112)은 상부 스트레쳐블 기판, 상부 신축 기판, 상부 연신 기판, 상부 연성 기판, 상부 가요성 기판, 제2 스트레쳐블 기판, 제2 신축 기판 제2 연신 기판, 제2 연성 기판 또는 제2 가요성 기판으로도 지칭될 수 있다. 또한, 하부 기판(111) 및 상부 기판(112) 각각의 탄성 계수(Modulus of elasticity)는 수 MPa 내지 수 백 MPa일 수 있다. 또한, 하부 기판(111) 및 상부 기판(112) 각각의 연성 파괴율(ductile breaking rate)은 100% 이상일 수 있다. 여기서, 연성 파괴율이란 연신되는 객체가 파괴되거나 크랙되는 시점에서의 연신율을 의미한다. 또한, 하부 기판(111)의 두께는 10um 내지 1mm일 수 있으나, 이에 제한되는 것은 아니다.
하부 기판(111)은 표시 영역(Active Area; AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(Non-active Area; NA)을 포함할 수 있다. 다만, 표시 영역(AA) 및 비표시 영역(NA)은 하부 기판(111)에만 국한되어 언급되는 것이 아니라 표시 장치(100) 전반에 걸쳐서 언급될 수 있다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역일 수 있다. 표시 영역(AA) 상에는 복수의 화소(PX)가 배치될 수 있다. 각각의 화소(PX)는 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들을 포함할 수 있다. 다양한 구동 소자들은 적어도 하나의 박막 트랜지스터(Thin Film Transistor; TFT) 및 커패시터(Capacitor)를 의미할 수 있으나, 이에 한정되지 않는다. 또한, 복수의 화소(PX) 각각은 다양한 배선과 연결될 수 있다. 예를 들어, 복수의 화소(PX) 각각은 게이트 배선, 데이터 배선, 고전위 전압 배선, 저전위 전압 배선, 기준 전압 배선 및 초기화 전압 배선 등과 같은 다양한 배선과 연결될 수 있다.
또한 표시 영역(AA)에는 표시 장치(100)의 과연신 여부를 판단하기 위한 복수의 도전 패턴이 배치될 수 있다. 복수의 도전 패턴은 복수의 화소 사이에 배치되거나 복수의 화소와 중첩되도록 배치될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(AA)에 인접하여 배치될 수 있다. 예를 들어, 비표시 영역(NA)은 표시 영역(AA)을 둘러싸는 영역일 수 있다. 다만, 이에 한정되지 않고, 비표시 영역(NA)은 하부 기판(111) 중 표시 영역(AA)을 제외한 영역에 해당하고, 이는 다양한 형상으로 변형 및 분리될 수 있다. 비표시 영역(NA) 상에는 표시 영역(AA)에 배치된 복수의 화소(PX)를 구동하기 위한 구성요소가 배치될 수 있다. 비표시 영역(NA) 상에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 배치될 수 있다. 또한, 비표시 영역(NA) 상에는 게이트 드라이버(GD) 및 데이터 드라이버(DD)와 연결되는 복수의 패드가 배치될 수 있으며, 각각의 패드는 표시 영역(AA)의 복수의 화소(PX) 각각과 연결될 수 있다.
하부 기판(111)과 상부 기판(112) 사이에는 패턴층(120)이 배치될 수 있다. 구체적으로 도 4a 및 도 4b에 도시된 바와 같이, 패턴층(120)은 하부 패턴층(121a, 122a)과 상부 패턴층(122b)을 포함할 수 있다. 하부 패턴층(121a, 122a)은 하부 기판(111) 상에 배치되어 하부 기판(111)과 접촉하는 패턴층이다. 그리고, 상부 패턴층(122b)은 상부 기판(112) 상에 배치되어 상부 기판(112)과 접촉하는 패턴층이다.
구체적으로 도 2에 도시된 바와 같이, 하부 패턴층(121a, 122a)은 서로 이격되는 아일랜드 형태로 배치되는 복수의 하부 판 패턴(121a)과 복수의 하부 판 패턴(121a)을 연결하는 복수의 하부 배선 패턴(122a)을 포함할 수 있다. 그리고, 도 3에 도시된 바와 같이, 상부 패턴층(122b)은 접합된 배선의 형태를 가지는 상부 도전 패턴(UCP)의 형상에 대응되는 형상을 갖는 상부 배선 패턴(122b)으로 구성될 수 있다.
다만, 상부 패턴층은 이에 한정되지 않고, 서로 이격되는 아일랜드 형태로 배치되는 복수의 상부 판 패턴과 복수의 상부 판 패턴을 연결하는 복수의 상부 배선 패턴을 포함할 수 있다.
그리고, 도 1, 도 2, 도 4a 및 도 4b를 참조하면, 표시 영역(AA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 복수의 화소(PX)가 형성될 수 있다. 또한, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 형성될 수 있다.
그리고, 복수의 하부 판 패턴(121a)은 개별적으로 분리될 수 있다. 이에 따라, 복수의 하부 판 패턴(121a)은 복수의 하부 아일랜드 패턴(bottom island pattern) 혹은 하부 개별 패턴(bottom individual pattern)으로도 지칭될 수 있다.
일 실시예에서, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 게이트 드라이버(GD)가 실장될 수 있다. 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 다양한 트랜지스터, 커패시터, 배선 등과 같은 게이트 드라이버(GD)를 구성하는 다양한 회로 구성이 배치될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 실시예가 이에 제한되는 것은 아니며, 게이트 드라이버(GD)는 COF(Chip on Film) 방식으로 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에 실장될 수도 있다.
일 실시예에서, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 파워 서플라이(PS)가 실장될 수 있다. 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 서로 다른 층에 배치되는 파워 블록이 배치될 수 있다. 즉, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a) 상에는 하부 파워 블록 및 상부 파워 블록이 순차적으로 배치될 수 있다. 예를 들어, 하부 파워 블록에는 저전위 전압이 인가될 수 있으며, 상부 파워 블록에는 고전위 전압이 인가될 수 있다. 이에 따라, 하부 파워 블록을 통해 저전위 전압이 복수의 화소(PX)에 공급될 수 있으며, 상부 파워 블록을 통해 고전위 전압이 복수의 화소(PX)에 공급될 수 있다.
실시예에 따라, 도 1에 도시된 바와 같이, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a)의 크기는 표시 영역(AA)에 배치되는 복수의 하부 판 패턴(121a)의 크기보다 클 수 있다. 보다 구체적으로, 게이트 드라이버(GD)의 하나의 스테이지를 구성하는 다양한 회로 구성이 차지하는 면적이 화소(PX)가 차지 면적보다 상대적으로 더 크므로, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a)의 크기는 표시 영역(AA)에 배치되는 복수의 하부 판 패턴(121a) 의 크기보다 클 수 있다.
도 1에서는 복수의 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a)이 비표시 영역(NA)에서 제2 방향(Y)의 양측에 배치되는 것으로 도시되어 있으나, 이는 예시적인 것으로서 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들어, 비표시 영역(NA)에 배치되는 복수의 하부 판 패턴(121a)은 비표시 영역(NA)의 임의의 영역에 배치될 수 있다. 또한, 도 1 및 도 2에서는 복수의 하부 판 패턴(121a)이 사각형의 형태를 가지는 것으로 도시되어 있으나, 이는 예시적인 것으로서 본 발명의 실시예가 이에 제한되는 것은 아니며, 복수의 하부 판 패턴(121a)은 다양한 형태로 변형 가능하다.
한편, 복수의 하부 배선 패턴(122a)은 서로 인접하는 하부 판 패턴(121a)을 연결하는 패턴으로, 하부 연결 패턴으로 지칭될 수 있다. 즉, 복수의 하부 판 패턴(121a) 사이에는 복수의 하부 배선 패턴(122a)이 배치될 수 있다.
일 실시예에서, 도 1을 참조하면, 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 굴곡진 형상을 가질 수 있다. 예를 들어, 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 사인파 형상을 가질 수 있다. 다만, 이는 단순히 예시적인 것으로, 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각의 형상이 이에 제한되는 것은 아니다. 예를 들어, 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 지그재그 형상을 가질 수도 있다. 다른 예로, 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수도 있다. 이와 같이 도 1에 도시된 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각의 개수 및 형상은 예시적인 것이며, 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
일 실시예에서, 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 강성 패턴일 수 있다. 예를 들어, 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 하부 기판(111) 및 상부 기판(112)과 비교하여 강성(Rigid)일 수 있다. 따라서, 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각의 탄성 계수(Modulus of elasticity)는 하부 기판(111) 및 상부 기판(112)의 탄성 계수(Modulus of elasticity) 보다 높을 수 있다. 탄성 계수(Modulus of elasticity)는 기판에 가해지는 응력에 대하여 변형되는 비율을 나타내는 파라미터로서, 탄성 계수가 상대적으로 높을 경우 경도(Hardness)가 상대적으로 높을 수 있다. 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각의 탄성 계수는 하부 기판(111) 및 상부 기판(112)의 탄성 계수보다 1000배 이상 높을 수 있으나, 이는 예시적인 것으로 본 발명의 실시예가 이에 제한되는 것은 아니다.
일 실시예에서, 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 하부 기판(111) 및 상부 기판(112)보다 낮은 플렉서빌리티(flexibility)를 갖는 플라스틱 물질을 포함할 수 있다. 예를 들어, 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 중 적어도 하나의 물질을 포함할 수 있다. 실시예에 따라, 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a) 각각은 동일한 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니며, 서로 다른 물질로 이루어질 수도 있다. 복수의 하부 판 패턴(121a), 복수의 상부 배선 패턴(122b) 및 복수의 하부 배선 패턴(122a)이 동일한 물질로 이루어지는 경우, 복수의 상부 판 패턴(121b) 및 복수의 상부 배선 패턴(122b)은 일체로 형성될 수 있으며, 복수의 하부 판 패턴(121a) 및 복수의 하부 배선 패턴(122a)은 일체로 형성될 수 있다.
몇몇 실시예에서, 하부 기판(111)은 복수의 제1 하부 패턴 및 제2 하부 패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 하부 패턴은 하부 기판(111) 중 복수의 하부 판 패턴(121a)과 중첩하는 영역일 수 있으며, 제2 하부 패턴은 복수의 하부 판 패턴(121a)과 중첩하지 않는 영역일 수 있다.
또한, 상부 기판(112)은 복수의 제1 상부 패턴 및 제2 상부 패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 상부 패턴은 상부 기판(112) 중 복수의 상부 배선 패턴(122b)과 중첩하는 영역일 수 있으며, 제2 상부 패턴은 복수의 상부 배선 패턴(122b)과 중첩하지 않는 영역일 수 있다.
이때, 복수의 제1 하부 패턴 및 제1 상부 패턴의 탄성 계수는 제2 하부 패턴 및 제2 상부 패턴의 탄성 계수보다 클 수 있다. 예를 들어, 복수의 제1 하부 패턴 및 제1 상부 패턴은 복수의 하부 판 패턴(121a)과 동일한 물질로 이루어질 수 있으며, 제2 하부 패턴 및 제2 상부 패턴은 복수의 하부 판 패턴(121a)보다 낮은 탄성 계수를 갖는 물질로 이루어질 수 있다.
예를 들어, 제1 하부 패턴 및 제1 상부 패턴은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있으며, 제2 하부 패턴 및 제2 상부 패턴은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있다.
<비표시 영역 구동 소자>
게이트 드라이버(GD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 게이트 전압을 공급할 수 있다. 게이트 드라이버(GD)는 비표시 영역(NA)에 배치된 복수의 하부 판 패턴(121a) 상에 형성된 복수의 스테이지를 포함하고, 게이트 드라이버(GD)에 포함되는 각각의 스테이지는 복수의 게이트 연결 배선을 통해 서로 전기적으로 연결될 수 있다. 따라서, 어느 하나의 스테이지에서 출력된 게이트 전압은 다른 스테이지에 전달될 수 있다. 그리고, 각각의 스테이지는 각각의 스테이지와 연결된 복수의 화소(PX)에 순차적으로 게이트 전압을 공급할 수 있다.
파워 서플라이(PS)는 게이트 드라이버(GD)에 연결되어, 게이트 드라이버(GD)로 게이트 구동 전압 및 게이트 클럭 전압을 공급할 수 있다. 그리고, 파워 서플라이(PS)는 복수의 화소(PX)에 연결되어, 복수의 화소(PX) 각각에 화소 구동 전압을 공급할 수 있다. 또한, 파워 서플라이(PS)는 비표시 영역(NA)에 배치된 복수의 하부 판 패턴(121a) 상에 형성될 수 있다. 즉, 파워 서플라이(PS)는 비표시 영역(NA)에 배치된 복수의 하부 판 패턴(121a) 상에서 게이트 드라이버(GD)와 인접되어 형성될 수 있다. 그리고, 비표시 영역(NA)에 배치된 복수의 하부 판 패턴(121a) 상에 형성된 복수의 파워 서플라이(PS) 각각은 게이트 드라이버(GD) 및 복수의 화소(PX)에 전기적으로 연결될 수 있다. 즉, 비표시 영역(NA)에 배치된 복수의 하부 판 패턴(121a)에 형성된 복수의 파워 서플라이(PS)는 게이트 전원 연결 배선 및 화소 전원 연결 배선에 의해 게이트 드라이버(GD) 및 복수의 화소(PX)에 연결될 수 있다. 이에, 복수의 파워 서플라이(PS) 각각은 게이트 구동 전압, 게이트 클럭 전압 및 화소 구동 전압을 공급할 수 있다.
인쇄 회로 기판(PCB)은 표시 소자를 구동하기 위한 신호 및 전압을 제어부로부터 표시 소자로 전달할 수 있다. 이에 따라, 인쇄 회로 기판(PCB)은 구동 기판으로도 지칭될 수 있다. 인쇄 회로 기판(PCB)에는 IC 칩, 회로부 등과 같은 제어부가 장착될 수 있다. 또한, 인쇄 회로 기판(PCB)에는 메모리, 프로세서 등이 장착될 수 있다. 그리고, 표시 장치(100)에 구비되는 인쇄 회로 기판(PCB)은 연신성(stretchability)을 확보하기 위하여, 연신 영역과 비연신 영역을 포함할 수 있다. 그리고 비연신 영역에는 IC 칩, 회로부, 메모리, 프로세서 등도 장착될 수 있고, 연신 영역에는 IC 칩, 회로부, 메모리, 프로세서와 전기적으로 연결되는 배선들이 배치될 수 있다.
데이터 드라이버(DD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 데이터 전압을 공급할 수 있다. 데이터 드라이버(DD)는 IC칩 형태로 구성될 수 있어 데이터 집적 회로(D-IC)로도 지칭될 수 있다. 그리고, 데이터 드라이버(DD)는 인쇄 회로 기판(PCB)의 비연신 영역에 탑재될 수 있다. 즉, 데이터 드라이버(DD)는 COB(Chip On Board)의 형태로 인쇄 회로 기판(PCB)에 실장될 수 있다. 도 1에서는, 데이터 드라이버(DD)가 COF(Chip On Film) 방식으로 실장되는 것으로 도시하였으나, 이에 제한되지 않고, 데이터 드라이버(DD)는 COF(Chip on Board), COG(Chip On Glass), TCP(Tape Carrier Package) 등의 방식으로 실장될 수도 있다.
또한, 도 1에서는 표시 영역(AA)에 배치된 일렬의 하부 판 패턴(121a)에 대응하도록 하나의 데이터 드라이버(DD)가 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 복수개 열의 하부 판 패턴(121a)에 대응하도록 하나의 데이터 드라이버(DD)가 배치될 수도 있다.
한편, 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 영역(AA)은 복수의 하부 도전 패턴(DCP)이 배치되는 제1 영역(A1), 복수의 화소(PX)가 배치되는 제2 영역(A2) 및 복수의 하부 연결 배선(181a, 182a)이 배치되는 제3 영역(A3)으로 구분될 수 있다. 다시 말하면, 하부 기판(111)은 복수의 하부 도전 패턴(DCP)이 배치되는 제1 영역(A1), 복수의 화소(PX)가 배치되는 제2 영역(A2) 및 복수의 하부 연결 배선(181a, 182a)이 배치되는 제3 영역(A3)으로 구분될 수 있다.
<평면 및 단면 구조>
도 2, 도 4a 및 도 4b를 참조하면, 하부 기판(111) 상에 배치되는 하부 판 패턴(121a)에는 복수의 서브 화소(SPX)를 포함하는 화소(PX)가 배치될 수 있다. 복수의 서브 화소(SPX) 각각은 표시 소자인 발광 소자(170) 및 발광 소자(170)를 구동하기 위한 구동 트랜지스터(160) 및 스위칭 트랜지스터(150)를 포함할 수 있다. 다만, 서브 화소(SPX)에서 발광 소자는 LED로 제한되는 것이 아니라, 유기 발광 다이오드로 변경될 수 있다. 그리고, 복수의 서브 화소(SPX)는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함할 수 있으나, 이에 제한되지 않고, 복수의 서브 화소(SPX)의 색상은 필요에 따라 다양하게 변형될 수 있다.
복수의 서브 화소(SPX)는 복수의 하부 연결 배선(181a, 182a)과 연결될 수 있다. 예를 들어, 복수의 서브 화소(SPX)는 제1 방향(X)으로 연장되는 제1 하부 연결 배선(181a)과 전기적으로 연결될 수 있으며, 복수의 서브 화소(SPX)는 제2 방향(Y)으로 연장되는 제2 하부 연결 배선(182a)과 전기적으로 연결될 수 있다.
그리고, 도 2, 도 3, 도 4a 및 도 4b를 참조하면, 상부 기판(112) 상에 배치되는 상부 배선 패턴(121b)에는 제1 상부 도전 패턴(UCP1)이 배치될 수 있다. 제1 상부 도전 패턴(UCP1)은 복수의 화소(PX) 각각과 중첩될 수 있다.
한편, 도 4a 및 도 4b를 참조하면, 복수의 하부 판 패턴(121a) 상에는 복수의 무기 절연층이 배치될 수 있다. 예를 들어, 복수의 무기 절연층은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)을 포함할 수 있다. 다만, 본 발명의 실시예가 이에 제한되는 것은 아니며, 복수의 하부 판 패턴(121a) 상에는 다양한 무기 절연층이 추가적으로 배치되거나 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145) 중 적어도 하나가 생략될 수도 있다.
보다 구체적으로, 복수의 하부 판 패턴(121a) 상에 버퍼층(141)이 배치될 수 있다. 버퍼층(141)은 하부 기판(111) 및 복수의 하부 판 패턴(121a) 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 복수의 하부 판 패턴(121a) 상에 형성될 수 있다. 버퍼층(141)은 절연 물질로 구성될 수 있다. 예를 들어, 버퍼층(141)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산화질화물(SiON) 중 적어도 하나로 이루어지는 단층 또는 복층으로 구성될 수 있다. 다만, 버퍼층(141)은 표시 장치(100)의 구조나 특성에 따라 생략될 수도 있다.
여기서, 버퍼층(141)은 하부 기판(111)이 복수의 하부 판 패턴(121a)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(141)은 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에 따라, 버퍼층(141)은 복수의 하부 판 패턴(121a) 사이의 영역에는 형성되지 않고, 복수의 하부 판 패턴(121a)의 형상으로 패터닝되어 복수의 하부 판 패턴(121a) 상부에만 형성될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 버퍼층(141)을 강성 패턴인 복수의 하부 판 패턴(121a)과 중첩되는 영역에만 형성하여 표시 장치(100)가 휘거나 늘어나는 등 변형되는 경우에도 표시 장치(100)의 다양한 구성요소들의 손상을 방지할 수 있다.
버퍼층(141) 상에는 게이트 전극(151), 액티브층(152), 소스 전극(153) 및 드레인 전극(154)을 포함하는 스위칭 트랜지스터(150) 및 게이트 전극(161), 액티브층(162), 소스 전극 및 드레인 전극(164)을 포함하는 구동 트랜지스터(160)가 형성될 수 있다.
먼저, 버퍼층(141) 상에는 스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162)이 배치될 수 있다. 예를 들어, 스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162) 각각은 산화물 반도체로 형성될 수도 있다. 또는, 스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162)은 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162) 상에는 게이트 절연층(142)이 배치될 수 있다. 게이트 절연층(142)은 스위칭 트랜지스터(150)의 게이트 전극(151)과 스위칭 트랜지스터(150)의 액티브층(152)을 전기적으로 절연시키고, 구동 트랜지스터(160)의 게이트 전극(161)과 구동 트랜지스터(160)의 액티브층(162)을 전기적으로 절연시킬 수 있다. 게이트 절연층(142)은 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(142)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(142) 상에는 스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161)이 배치될 수 있다. 스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161)은 게이트 절연층(142) 상에서 서로 이격되도록 배치될 수 있다. 또한, 스위칭 트랜지스터(150)의 게이트 전극(151)은 스위칭 트랜지스터(150)의 액티브층(152)과 중첩하며, 구동 트랜지스터(160)의 게이트 전극(161)은 구동 트랜지스터(160)의 액티브층(162)과 중첩할 수 있다.
스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161) 각각은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161) 상에는 제1 층간 절연층(143)이 배치될 수 있다. 제1 층간 절연층(143)은 구동 트랜지스터(160)의 게이트 전극(161)과 중간 금속층(IM)을 절연시킬 수 있다. 제1 층간 절연층(143)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(143)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연층(143) 상에는 중간 금속층(IM)이 배치될 수 있다. 중간 금속층(IM)은 구동 트랜지스터(160)의 게이트 전극(161)과 중첩할 수 있다. 이에 따라, 중간 금속층(IM)과 구동 트랜지스터(160)의 게이트 전극(161)의 중첩 영역에서, 커패시터(예를 들어, 스토리지 커패시터)가 형성될 수 있다. 구체적으로, 구동 트랜지스터(160)의 게이트 전극(161), 제1 층간 절연층(143) 및 중간 금속층(IM)에 의해, 스토리지 커패시터가 형성될 수 있다. 다만, 중간 금속층(IM)의 배치 영역은 이에 한정되지 않고, 중간 금속층(IM)은 다른 전극과 중첩되어 다양하게 스토리지 커패시터가 형성될 수 있다.
중간 금속층(IM)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
중간 금속층(IM) 상에는 제2 층간 절연층(144)이 배치될 수 있다. 제2 층간 절연층(144)은 스위칭 트랜지스터(150)의 게이트 전극(151)과 스위칭 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)을 절연시킬 수 있다. 또한, 제2 층간 절연층(144)은 중간 금속층(IM)과 구동 트랜지스터(160)의 소스 전극 및 드레인 전극(164)을 절연시킬 수 있다. 제2 층간 절연층(144)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(143)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연층(144) 상에는 스위칭 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)이 배치될 수 있다. 또한, 제2 층간 절연층(144) 상에는 구동 트랜지스터(160)의 소스 전극 및 드레인 전극(164)이 배치될 수 있다. 스위칭 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)은 동일층에서 상호 이격되어 배치될 수 있다. 또한, 도 1에서는 구동 트랜지스터(160)의 소스 전극이 생략되었으나, 구동 트랜지스터(160)의 소스 전극 또한 드레인 전극(164)과 동일층에서 상호 이격되어 배치될 수 있다. 스위칭 트랜지스터(150)에서, 소스 전극(153) 및 드레인 전극(154)은 액티브층(152)과 접하는 방식으로 액티브층(152)과 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(160)에서, 소스 전극 및 드레인 전극(164)은 액티브층(162)과 접하는 방식으로 액티브층(162)과 전기적으로 연결될 수 있다. 또한, 스위칭 트랜지스터(150)의 드레인 전극(154)은 구동 트랜지스터(160)의 게이트 전극(161)과 컨택홀을 통해 접하는 방식으로 구동 트랜지스터(160)의 게이트 전극(161)과 전기적으로 연결될 수 있다.
소스 전극(153) 및 드레인 전극(154, 164)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 명세서에서는 구동 트랜지스터(160)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등의 다양한 트랜지스터도 사용될 수 있다. 또한, 본 명세서에서 트랜지스터는 탑 게이트 구조뿐만 아니라 바텀 게이트 구조로도 형성될 수 있다.
제2 층간 절연층(144) 상에는 게이트 패드 및 데이터 패드(DP)가 배치될 수 있다.
구체적으로, 게이트 패드는 게이트 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드일 수 있다. 게이트 패드는 제1 하부 연결 배선(181a)과 컨택홀을 통해 연결될 수 있다. 또한, 제1 하부 연결 배선(181a)으로부터 공급된 게이트 전압은 게이트 패드로부터 하부 판 패턴(121a) 상에 형성된 배선을 통해 스위칭 트랜지스터(150)의 게이트 전극(151)으로 전달될 수 있다.
그리고, 데이터 패드(DP)는 데이터 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드일 수 있다. 데이터 패드(DP)는 제2 하부 연결 배선(182a)과 컨택홀을 통해 연결될 수 있다. 또한, 제2 하부 연결 배선(182a)으로부터 공급된 데이터 전압은 데이터 패드(DP)로부터 하부 판 패턴(121a) 상에 형성된 배선을 통해 스위칭 트랜지스터(150)의 소스 전극(153)으로 전달될 수 있다.
전압 패드(VP)는 고전위 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드일 수 있다. 전압 패드(VP)는 제1 하부 연결 배선(181a)과 컨택홀을 통해 연결될 수 있다. 또한, 제1 하부 연결 배선(181a)으로부터 공급된 고전위 전압은 전압 패드(VP)로부터 하부 판 패턴(121a) 상에 형성된 배선을 통해 구동 트랜지스터(160)로 전달될 수 있다. 상술한 고전위 전압은 제2 구동 전압으로 지칭할 수 있고, 후술할 저전위 전압은 제1 구동 전압으로 지칭할 수 있다.
게이트 패드, 데이터 패드(DP) 및 전압 패드(VP)는 소스 전극(153) 및 드레인 전극(154, 164)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
스위칭 트랜지스터(150) 및 구동 트랜지스터(160) 상에 패시베이션층(145)이 형성될 수 있다. 즉, 패시베이션층(145)는 스위칭 트랜지스터(150) 및 구동 트랜지스터(160)를 수분 및 산소 등의 침투로부터 보호하기 위해, 스위칭 트랜지스터(150) 및 구동 트랜지스터(160)를 덮도록 배치될 수 있다. 패시베이션층(145)은 무기물로 이루어질 수 있고, 단층 또는 복층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
또한, 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)은 패터닝되어 복수의 하부 판 패턴(121a)과 중첩되는 영역에만 형성될 수 있다. 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙이 발생되는 등 손상될 수 있다. 이에 따라, 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)은 복수의 하부 판 패턴(121a) 사이의 영역에는 형성되지 않고, 복수의 하부 판 패턴(121a)의 형상으로 패터닝되어 복수의 하부 판 패턴(121a) 상부에만 형성될 수 있다.
패시베이션층(145) 상에 평탄화층(146)이 형성될 수 있다. 평탄화층(146)은 스위칭 트랜지스터(150) 및 구동 트랜지스터(160) 상부를 평탄화할 수 있다. 평탄화층(146)은 단층 또는 복수의 층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 이에 따라, 평탄화층(146)은 유기 절연층으로 지칭될 수도 있다. 예를 들어, 평탄화층(146)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 4a 및 도 4b를 참조하면, 평탄화층(146)은 복수의 하부 판 패턴(121a) 상에서 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)의 상면 및 측면을 덮도록 배치될 수 있다. 또한, 평탄화층(146)은 복수의 하부 판 패턴(121a)과 함께 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)을 둘러쌀 수 있다. 보다 구체적으로, 평탄화층(146)은 패시베이션층(145)의 상면 및 측면, 제1 층간 절연층(143)의 측면, 제2 층간 절연층(144)의 측면, 게이트 절연층(142)의 측면, 버퍼층(141)의 측면 및 복수의 하부 판 패턴(121a)의 상면의 일부를 덮도록 배치될 수 있다. 이에 따라, 평탄화층(146)은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)의 측면에서의 단차를 보완할 수 있다. 그리고, 평탄화층(146)은 평탄화층(146)의 측면에 배치되는 하부 연결 배선(181a, 182a)과 접착 강도를 증가시킬 수 있다.
도 4a 및 도 4b를 참조하면, 평탄화층(146)의 측면의 경사각은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)의 측면들이 이루는 경사각보다 작을 수 있다. 예를 들어, 평탄화층(146)의 측면은 패시베이션층(145)의 측면, 제1 층간 절연층(143)의 측면, 제2 층간 절연층(144)의 측면, 게이트 절연층(142)의 측면 및 버퍼층(141)의 측면이 각각 이루는 경사보다 완만한 경사를 가질 수 있다. 이에 따라, 평탄화층(146)의 측면과 접하게 배치되는 하부 연결 배선(181a, 182a)이 완만한 경사를 가지고 배치되어, 표시 장치(100)의 연신 시, 하부 연결 배선(181a, 182a)에 발생하는 응력이 저감될 수 있다. 그리고, 평탄화층(146)의 측면이 상대적으로 완만한 경사를 가짐으로써, 하부 연결 배선(181a, 182a)이 크랙되거나 평탄화층(146)의 측면에서 박리되는 현상이 억제될 수 있다.
도 2 내지 도 4b를 참조하면, 하부 연결 배선(181a, 182a)은 복수의 하부 판 패턴(121a) 상의 패드를 전기적으로 연결하는 배선을 의미한다. 하부 연결 배선(181a, 182a)은 복수의 하부 배선 패턴(122a) 상에 배치될 수 있다. 또한, 복수의 하부 판 패턴(121a) 사이의 영역 중 하부 연결 배선(181a, 182a)이 배치되지 않는 영역에는 하부 배선 패턴(122a)이 배치되지 않는다.
하부 연결 배선(181a, 182a)은 제1 하부 연결 배선(181a), 제2 하부 연결 배선(182a)을 포함할 수 있다. 제1 하부 연결 배선(181a) 및 제2 하부 연결 배선(182a)은 복수의 하부 판 패턴(121a) 사이에 배치될 수 있다. 구체적으로, 제1 하부 연결 배선(181a)은 하부 연결 배선(181a, 182a) 중 복수의 하부 판 패턴(121a) 사이에서 제1 방향(X)으로 연장되는 배선을 의미하고, 제2 하부 연결 배선(182a)은 하부 연결 배선(181a, 182a) 중 복수의 하부 판 패턴(121a) 사이에서 제2 방향(Y)으로 연장되는 배선을 의미할 수 있다.
하부 연결 배선(181a, 182a)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일반적인 표시 장치의 표시 패널의 경우, 복수의 게이트 배선, 복수의 데이터 배선 등과 같은 다양한 배선은 복수의 서브 화소 사이에서 직선 형상으로 연장되어 배치되며, 하나의 신호 배선에 복수의 서브 화소가 연결된다. 이에 따라, 일반적인 표시 장치의 표시 패널의 경우, 게이트 배선, 데이터 배선, 고전위 전압 배선, 및 기준 전압 배선 등과 같은 다양한 배선은 기판 상에서 끊김 없이 유기 발광 표시 장치의 표시 패널의 일 측에서 타 측으로 연장할 수 있다.
이와 달리, 본 발명의 일 실시예에 따른 표시 장치(100)의 경우, 일반적인 표시 장치의 표시 패널에서 사용되는 것으로 볼 수 있는 직선 형상의 게이트 배선, 데이터 배선, 고전위 전압 배선, 기준 전압 배선, 초기화 전압 배선 등과 같은 다양한 배선은 복수의 하부 판 패턴(121a) 상에만 배치될 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치(100)에서 직선 형상의 배선은 복수의 하부 판 패턴(121a) 상에만 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 서로 인접하는 2개의 하부 판 패턴(121a) 상의 패드가 하부 연결 배선(181a, 182a)에 의해 연결될 수 있다. 따라서, 하부 연결 배선(181a, 182a)은 인접하는 2개의 하부 판 패턴(121a) 상의 게이트 패드 혹은 데이터 패드(DP) 혹은 전압 패드(VP)를 전기적으로 연결할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 게이트 배선, 데이터 배선, 고전위 전압 배선, 기준 전압 배선 등과 같은 다양한 배선을 복수의 하부 판 패턴(121a) 사이에서 전기적으로 연결하도록 복수의 하부 연결 배선(181a, 182a)을 포함할 수 있다. 예를 들면, 제1 방향(X)으로 인접하여 배치된 복수의 하부 판 패턴(121a) 상에는 게이트 배선이 배치될 수 있고, 게이트 배선의 양 끝단에는 게이트 패드가 배치될 수 있다. 이때, 제1 방향(X)으로 인접하여 배치된 복수의 하부 판 패턴(121a) 상의 복수의 게이트 패드 각각은 게이트 배선으로 기능하는 제1 하부 연결 배선(181a)에 의해 서로 연결될 수 있다. 이에 따라, 복수의 하부 판 패턴(121a) 상에 배치된 게이트 배선과 하부 배선 패턴(122a) 상에 배치된 제1 하부 연결 배선(181a)이 하나의 게이트 배선으로 기능할 수 있다. 상술한 게이트 배선은 스캔 신호 배선으로 명명될 수 있다. 또한, 표시 장치(100)에 포함될 수 있는 모든 다양한 배선 중 제1 방향(X)으로 연장하는 배선, 예를 들어, 발광 신호 배선, 고전위 전압 배선 또한 상술한 바와 같이 제1 하부 연결 배선(181a)에 의해 전기적으로 연결될 수 있다.
도 2 내지 도 4b를 참조하면, 제1 하부 연결 배선(181a)은 제1 방향(X)으로 인접하여 배치된 복수의 하부 판 패턴(121a) 상의 전압 패드(VP) 중 나란히 배치된 2개의 하부 판 패턴(121a) 상의 전압 패드(VP)들을 서로 연결할 수 있다. 제1 하부 연결 배선(181a)은 게이트 배선인 스캔 신호 배선 및 발광 신호 배선으로 기능할 수 있으나, 이에 제한되지는 않는다. 제1 방향(X)으로 배치된 복수의 하부 판 패턴(121a) 상의 전압 패드(VP)는 고전위 전압 배선으로 기능하는 제1 하부 연결 배선(181a)에 의하여 연결될 수 있고, 하나의 고전위 전압이 전달될 수 있다.
또한, 제2 하부 연결 배선(182a)은 제2 방향(Y)으로 인접하여 배치된 복수의 하부 판 패턴(121a) 상의 데이터 패드(DP) 중 나란히 배치된 2개의 하부 판 패턴(121a) 상의 데이터 패드(DP)들을 서로 연결할 수 있다. 제2 하부 연결 배선(182a)은 데이터 배선 또는 기준 전압 배선으로 기능할 수 있으나, 이에 제한되지는 않는다. 제2 방향(Y)으로 배치된 복수의 하부 판 패턴(121a) 상의 내부 배선은 데이터 배선으로 기능하는 복수의 제2 하부 연결 배선(182a)에 의하여 연결될 수 있고, 하나의 데이터 전압이 전달될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 제1 하부 연결 배선(181a)은 하부 판 패턴(121a) 상에 배치된 평탄화층(146)의 상면 및 측면과 접하도록 배치될 수 있다. 그리고, 제1 하부 연결 배선(181a)은 하부 배선 패턴(122a)의 상면으로 연장되어 형성될 수 있다. 또한, 제2 하부 연결 배선(182a)은 하부 판 패턴(121a) 상에 배치된 평탄화층(146)의 상면 및 측면과 접하도록 배치될 수 있다. 그리고, 제2 하부 연결 배선(182a)은 하부 배선 패턴(122a)의 상면으로 연장되어 형성될 수 있다.
다만, 제1 하부 연결 배선(181a) 및 제2 하부 연결 배선(182a)이 배치되지 않는 영역에는 강성 패턴이 배치될 필요가 없으므로, 제1 하부 연결 배선(181a) 및 제2 하부 연결 배선(182a)의 하부에 강성 패턴인 하부 배선 패턴(122a)이 배치되지 않는다.
한편, 도 4a 및 도 4b를 참조하면, 연결 패드(CNT), 하부 연결 배선(181a, 182a) 및 평탄화층(146) 상에 뱅크(147)가 형성될 수 있다. 뱅크(147)는 인접하는 서브 화소(SPX)를 구분할 수 있다. 뱅크(147)는 연결 패드(CNT), 하부 연결 배선(181a, 182a) 및 평탄화층(146)의 적어도 일부를 덮도록 배치될 수 있다. 뱅크(147)는 절연 물질로 이루어질 수 있다. 또한, 뱅크(147)는 블랙 물질을 포함하여 이루어질 수 있다. 뱅크(147)는 블랙 물질을 포함함으로써 표시 영역(AA)을 통해 시인될 수 있는 배선들을 가리는 역할을 한다. 예를 들어, 뱅크(147)는 카본(carbon) 계열의 혼합물로 이루어질 수 있고, 일 예로, 카본 블랙(carbon black)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 뱅크(147)는 투명한 절연 물질로 이루어질 수도 있다. 그리고, 도 1에서 뱅크(147)의 높이는 발광 소자(170)의 높이보다 낮은 것을 도시하였으나, 이에 한정되지 않고, 뱅크(147)의 높이는 발광 소자(170)의 높이와 같을 수 있다.
도 4a 및 도 4b를 참조하면, 제1 연결 패드(CNT1)와 제2 연결 패드(CNT2) 상에는 발광 소자(170)가 배치될 수 있다. 발광 소자(170)는 n형층(171), 활성층(172), p형층(173), n전극(174) 및 p전극(175)을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)의 발광 소자(170)는 한쪽 면에 n전극(174)과 p전극(175)이 형성되는 플립 칩(filp-chip)의 구조를 가질 수 있다.
n형층(171)은 우수한 결정성을 갖는 질화갈륨(GaN)에 n형 불순물을 주입하여 형성될 수 있다. n형층(171)은 발광될 수 있는 물질로 이루어지는 별도의 베이스 기판 상에 배치될 수도 있다.
n형층(171) 상에는 활성층(172)이 배치될 수 있다. 활성층(172)은 발광 소자(170)에서 빛을 발하는 발광층으로, 질화물 반도체, 예를 들어, 인듐질화갈륨(InGaN)으로 이루어질 수 있다. 활성층(172) 상에는 p형층(173)이 배치될 수 있다. p형층(173)은 질화갈륨(GaN)에 p형 불순물을 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따른 발광 소자(170)는, 이상에서 설명한 바와 같이, n형층(171), 활성층(172) 및 p형층(173)이 차례대로 적층된 후, 소정 부분이 식각된 후, n전극(174)과 p전극(175)이 형성되는 방식으로 제조될 수 있다. 이때, 상기 소정 부분은 n전극(174)과 p전극(175)을 이격시키기 위한 공간으로, n형층(171)의 일부가 노출되도록 상기 소정 부분이 식각될 수 있다. 다시 말해, n전극(174)과 p전극(175)이 배치될 발광 소자(170)의 면은 평탄화된 면이 아닌 서로 다른 높이 레벨을 가질 수 있다.
이와 같이, 식각된 영역에는 n전극(174)이 배치되며, n전극(174)은 도전성 물질로 이루어질 수 있다. 또한, 식각되지 않은 영역에는 p전극(175)이 배치되며, p전극(175)도 도전성 물질로 이루어질 수 있다. 예를 들면, 식각 공정으로 노출된 n형층(171) 상에는 n전극(174)이 배치되고, p형층(173) 상에는 p전극(175)이 배치될 수 있다. p전극(175)은 n전극(174)과 동일한 물질로 이루어질 수 있다.
접착층(AD)은 제1 연결 패드(CNT1)와 제2 연결 패드(CNT2)의 상면과 제1 연결 패드(CNT1)와 제2 연결 패드(CNT2) 사이에 배치되어, 발광 소자(170)가 제1 연결 패드(CNT1)와 제2 연결 패드(CNT2) 상에 접착될 수 있다. 이때, n전극(174)은 제1 연결 패드(CNT1) 상에 배치되고, p전극(175)은 제2 연결 패드(CNT2)상에 배치될 수 있다.
접착층(AD)은 절연성 베이스 부재에 도전볼이 분산된 도전성 접착층일 수 있다. 이에, 접착층(AD)에 열 또는 압력이 가해지는 경우, 열 또는 압력이 가해진 부분에서 도전볼이 전기적으로 연결되어 도전 특성을 갖고, 가압되지 않은 영역은 절연 특성을 가질 수 있다. 예를 들어, n전극(174)은 접착층(AD)을 통해 제1 연결 패드(CNT1)와 전기적으로 연결되고, p전극(175)은 접착층(AD)을 통해 제2 연결 패드(CNT2)와 전기적으로 연결될 수 있다. 접착층(AD)을 제1 연결 패드(CNT1)와 제2 연결 패드(CNT2) 상에 잉크젯 등의 방식으로 도포한 후, 발광 소자(170)를 접착층(AD) 상에 전사하고, 발광 소자(170)를 가압하고 열을 가하는 방식으로 제2 연결 패드(CNT2)와 p전극(175) 및 제1 연결 패드(CNT1)와 n전극(174)을 전기적으로 연결시킬 수 있다. 다만, n전극(174)과 제1 연결 패드(CNT1) 사이에 배치된 접착층(AD)의 부분 및 p전극(175)과 제2 연결 패드(CNT2) 사이에 배치된 접착층(AD)의 부분을 제외한 다른 접착층(AD)의 부분은 절연 특성을 가질 수 있다. 한편, 접착층(AD)은 분리된 형태로 제1 연결 패드(CNT1) 및 제2 연결 패드(CNT2) 각각에 배치될 수도 있다.
그리고, 제1 연결 패드는(CNT1)는 복수의 하부 도전 패턴(DCP)에 전기적으로 연결되어, 파워 서플라이(PS)로부터 발광 소자(170)의 구동을 위한 저전위 전압을 인가받을 수 있다.
그리고, 제2 연결 패드(CNT2)는 구동 트랜지스터(160)의 드레인 전극(164)에 전기적으로 연결되어, 구동 트랜지스터(160)로부터 발광 소자(170)의 구동을 위한 구동 전압을 인가받을 수 있다. 한편, 도 4a 및 도 4b에서는 제2 연결 패드(CNT2)와 구동 트랜지스터(160)의 드레인 전극(164)이 직접적으로 접촉하지 않고 간접적으로 연결되는 것을 도시하였으나, 본 발명의 실시예가 이에 제한되는 것은 아니며, 제2 연결 패드(CNT2)와 구동 트랜지스터(160)의 드레인 전극(164)은 직접적으로 접촉할 수도 있다.
이에 따라, 표시 장치(100)가 온(on)되면 제1 연결 패드(CNT1) 및 제2 연결 패드(CNT2) 각각에 인가되는 서로 상이한 전압 레벨이 각각 n전극(174)과 p전극(175)으로 전달되어 발광 소자(170)가 발광할 수 있다.
한편, 도 3을 참조하면, 상부 기판(112)을 기준으로 할 때, 상부 기판(112) 상에는 복수의 상부 배선 패턴(122b)이 배치될 수 있다. 도 4a 및 도 4b를 참조하면, 하부 기판(111)을 기준으로 할 때, 상부 기판(112) 아래에는 복수의 상부 배선 패턴(122b)이 배치될 수 있다. 즉, 상부 기판(112)에 복수의 상부 배선 패턴(122b)이 접촉되어 배치될 수 있다.
그리고, 상부 기판(112)을 기준으로 할 때, 상부 배선 패턴(122b) 상에는 복수의 상부 도전 패턴(UCP)이 배치될 수 있다. 하부 기판(111)을 기준으로 할 때, 상부 배선 패턴(122b) 아래에 복수의 상부 도전 패턴(UCP)이 배치될 수 있다.
복수의 상부 도전 패턴(UCP)은, 복수의 하부 도전 패턴(DCP) 각각에 중첩하는 복수의 제1 상부 도전 패턴(UCP1) 및 복수의 화소(PX) 각각에 중첩하는 복수의 제2 상부 도전 패턴(UCP2)을 포함할 수 있다.
다시 말하면, 복수의 상부 도전 패턴(UCP)은 제1 영역(A1)에 배치되는 제1 상부 도전 패턴(UCP1) 및 제2 영역(A2)에 배치되는 복수의 제2 상부 도전 패턴(UCP2)을 포함할 수 있다.
그리고, 복수의 제1 상부 도전 패턴(UCP1)과 복수의 제2 상부 도전 패턴(UCP2)은 연결되어, 동일한 전압이 인가될 수 있다. 구체적으로, 복수의 제1 상부 도전 패턴(UCP1)과 복수의 제2 상부 도전 패턴(UCP2)에는 발광 소자(170)에 인가되는 저전위 전압과 상이한 전압이 인가될 수 있다.
예를 들어, 저전위 전압을 제1 전압이라고 지칭할 경우, 복수의 상부 도전 패턴(UCP)에는 제2 전압이 인가될 수 있다.
상술한 제2 전압은 게이트 전압, 데이터 전압, 고전위 전압, 기준 전압 및 초기화 전압 등과 같은 다양한 전압일 수 있다.
한편, 도2 및 도 3을 참조하면 복수의 상부 도전 패턴(UCP) 및 복수의 하부 도전 패턴(DCP) 각각은 다양한 방향으로 연신 가능한 형상을 가질 수 있다.
구체적으로, 복수의 상부 도전 패턴(UCP) 및 복수의 하부 도전 패턴(DCP) 각각은 복수의 서브 도전 패턴(SCP)이 중심에서 접합된 형태일 수 있다. 그리고, 복수의 서브 도전 패턴(SCP) 각각은 제1 방향(X) 및 제2 방향(Y) 기준으로 대각 방향으로 연장되는 굴곡진 형상일 수 있다.
다시 말하면, 복수의 하부 도전 패턴(DCP) 및 상기 복수의 상부 도전 패턴(UCP) 각각은, 점대칭으로 배치된 복수 개의 서브 도전 패턴(SCP)이 연결되는 형태일 수 있다.
예를 들어, 복수의 서브 도전 패턴(SCP) 각각은 사인파 형상을 가질 수 있다. 다만, 이는 단순히 예시적인 것으로, 복수의 서브 도전 패턴(SCP) 각각의 형상이 이에 제한되는 것은 아니다. 예를 들어, 복수의 서브 도전 패턴(SCP) 각각은 지그재그 형상을 가질 수도 있다. 다른 예로, 복수의 서브 도전 패턴(SCP) 각각은, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수도 있다.
그리고, 복수의 상부 도전 패턴(UCP) 및 복수의 하부 도전 패턴(DCP) 각각은 모두 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 그리고, 복수의 상부 도전 패턴(UCP) 및 복수의 하부 도전 패턴(DCP) 각각은 일체로 형성될 수 있다.
또한, 도 4a 및 도 4b를 참조하면, 하부 기판(111) 전면에 배치되어, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이를 충진시키는 충진층(190)이 배치될 수 있다. 충진층(190)은 경화성 접착제로 구성될 수 있다. 구체적으로, 충진층(190)을 구성하는 물질을 하부 기판(111) 전면에 코팅한 후 경화시키는 방식으로 형성하여, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이에 충진층(190)이 배치될 수 있다. 예를 들어, 충진층(190)은 OCA (optically clear adhesive)일 수 있으며, 아크릴계 접착제, 실리콘계 접착제 및 우레탄계 접착제등으로 구성될 수 있다.
한편 도 5a 및 도 5b를 참조하면, 제1 영역(A1)에서, 상기 복수의 하부 도전 패턴(DCP) 각각 아래에 제1 단층(191a)이 배치될 수 있고, 복수의 제1 상부 도전 패턴(UCP1) 각각의 상에 제2 단층(191b)이 배치될 수 있다.
다시 말하면, 제1 단층(191a)은 하부 기판(111)과 복수의 하부 도전 패턴(DCP) 사이에 배치되고, 제2 단층(191b)은 상부 기판(112)과 복수의 상부 도전 패턴(UCP) 사이에 배치될 수 있다.
제1 단층(191a)의 두께는 제2 단층(191b)의 두께보다 두꺼울 수 있다. 도 4a 및 도 5a를 비교하면, 표시 장치가 비연신 상태일 경우, 제1 단층(191a)의 상면은 발광 소자(170)의 상면보다 높을 수 있다.
몇몇의 실시예에서는 제1 단층(191a)만 복수의 하부 도전 패턴(DCP) 아래에 배치되고, 제2 단층(191b)은 삭제될 수 있다.
그리고, 제1 단층(191a) 및 제2 단층(191b) 각각은 절연 물질로 구성될 수 있다. 예를 들어, 제1 단층(191a) 및 제2 단층(191b) 각각은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산화질화물(SiON) 중 적어도 하나로 이루어지는 단층 또는 복층으로 구성될 수 있다.
<연신 동작에 따른 점등 동작>
도 4a 및 도 5a를 참조하면, 표시 장치가 연신되지 않거나 허용범위 내로 연신될 경우에는 발광 소자(170)와 복수의 제2 상부 도전 패턴(UCP2)이 접촉하지 않고, 복수의 하부 도전 패턴(DCP)과 복수의 제1 상부 도전 패턴(UCP1) 또한 접촉하지 않는다.
즉, 표시 장치가 연신되지 않거나 허용범위 내로 연신될 경우에는, 경우에는 발광 소자(170)와 복수의 제2 상부 도전 패턴(UCP2)이 이격되고, 복수의 하부 도전 패턴(DCP)과 복수의 제1 상부 도전 패턴(UCP1)이 이격된다.
이에, 복수의 발광 소자(170)는 제1 연결 패드(CNT1)로부터 저전위 전압을 인가받고, 제2 연결 패드(CNT2)로부터 구동 전압을 인가 받아, 발광 소자(170)가 정상적으로 발광할 수 있다.
즉, 표시 장치가 연신되지 않거나 허용범위 내로 연신될 경우에는 정상적인 화상을 구현할 수 있다.
이와 달리, 도 4b 및 도 5b를 참조하면, 표시 장치가 허용범위 이상으로 과연신될 경우에는, 프아송비(Poisson's Ratio)에 따라 수직 방향으로 압축이 일어난다. 이에, 발광 소자(170)와 복수의 제2 상부 도전 패턴(UCP2)이 접촉하지 않으나, 복수의 하부 도전 패턴(DCP)과 복수의 제1 상부 도전 패턴(UCP1)은 접촉하여 전기적으로 연결되게 된다.
즉, 표시 장치가 허용범위 이상으로 과연신될 경우에, 복수의 하부 도전 패턴(DCP)과 복수의 제1 상부 도전 패턴(UCP1)은 접촉하여 전기적으로 연결될 수 있다.
다만, 전술한 바와 같이, 복수의 하부 도전 패턴(DCP)에는 상기 발광 소자(170)의 구동 전압인 제1 전압이 인가되고, 복수의 상부 도전 패턴(UCP)에는 상기 제1 전압과 상이한 제2 전압이 인가된다.
그러나, 표시 장치가 허용범위 이상으로 과연신될 경우에, 복수의 하부 도전 패턴(DCP)과 복수의 제1 상부 도전 패턴(UCP1)은 도통되어, 복수의 하부 도전 패턴(DCP)에 연결된 제1 연결 패드에 인가되는 제1 전압이 변화될 수 있다.
예를 들어, 표시 장치가 허용범위 이상으로 과연신될 경우에, 제1 연결 패드(CNT2)에 인가되는 제1 전압이 제2 전압으로 변화될 수 있다.
이에, 발광 소자(170)에 인가되는 저전위 전압이 변화되므로, 발광 소자(170)는 정상적으로 구동되지 않거나, 발광하지 않을 수 있다. 즉, 표시 장치가 과연신될 경우, 상기 발광 소자(170)는 발광하지 않거나 이상 동작할 수 있다.
따라서, 사용자는 표시 장치가 허용범위 이상으로 과연신 된 것을 인지하고, 표시 장치의 연신을 중지하고, 비연신 상태로 회복시킬 것이다.
이에, 표시 장치가 비연신 상태로 회복될 경우, 복수의 하부 도전 패턴(DCP)과 복수의 제1 상부 도전 패턴(UCP1)이 이격되어, 복수의 발광 소자(170)는 제1 연결 패드(CNT1)로부터 저전위 전압을 인가받아, 발광 소자(170)가 정상적으로 발광할 수 있다.
결국, 본 발명의 일 실시예에 따른 표시 장치는 허용범위 이상으로 과연신되지 않을 수 있어, 표시 장치의 연신 반복에 대한 신뢰성을 확보할 수 있다.
또한, 제1 영역(A1)에 저전위 전압을 인가하는 복수의 하부 도전 패턴(DCP)을 배치함으로써, 하부 연결 배선을 통해 저전위 전압을 인가할 필요가 없어진다.
따라서, 복수의 하부 연결 배선 중 저전위 전압을 인가하기 위한 하부 연결 배선을 제거할 수 있어, 복수의 하부 연결 배선의 개수는 감소될 수 있다.
이에, 복수의 하부 연결 배선이 감소됨으로써, 표시 장치의 연신 저항은 최소화 될 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치의 연신율은 향상 될 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 연신 가능하고, 제1 영역, 제2 영역 및 제3 영역으로 구분되는 하부 기판, 하부 기판의 상기 제1 영역 상에 배치되는 복수의 하부 도전 패턴(DCP), 하부 기판의 상기 제2 영역 상에 배치되는 복수의 화소, 하부 기판의 상기 제3 영역 상에 배치되고, 상기 복수의 화소 각각에 연결되는 복수의 하부 연결 배선, 하부 기판에 대향하고, 연신 가능한 상부 기판 및 상부 기판 아래에 배치되고, 상기 복수의 하부 도전 패턴(DCP) 각각에 중첩하는 복수의 상부 도전 패턴(UCP)을 포함하여, 표시 장치의 과연신을 방지할 수 있다.
본 발명의 다른 특징에 따르면, 상기 복수의 상부 도전 패턴(UCP)은 복수의 하부 도전 패턴(DCP) 각각에 중첩하는 복수의 제1 상부 도전 패턴(UCP1) 및 복수의 화소 각각에 중첩하는 복수의 제2 상부 도전 패턴(UCP2)을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 화소 각각은 발광 소자를 포함하고, 복수의 하부 도전 패턴(DCP)은 상기 발광 소자에 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 하부 도전 패턴(DCP)에는 상기 발광 소자의 구동 전압인 제1 전압이 인가되고, 복수의 상부 도전 패턴(UCP)에는 상기 제1 전압과 상이한 제2 전압이 인가될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 상기 복수의 하부 도전 패턴(DCP) 각각 아래에 배치되는 제1 단층(191a) 및 복수의 제1 상부 도전 패턴(UCP1) 각각의 상에 배치되는 제2 단층(191b)을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 단층(191a)의 상면은 상기 발광 소자의 상면보다 높을 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치가 과연신될 경우, 복수의 하부 도전 패턴(DCP)과 상기 복수의 제1 상부 도전 패턴(UCP1)은 접촉될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치가 과연신될 경우, 복수의 화소와 상기 복수의 제2 상부 도전 패턴(UCP2)은 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치가 과연신될 경우, 상기 발광 소자는 발광하지 않거나 이상 동작할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 복수의 하부 도전 패턴(DCP) 및 상기 복수의 상부 도전 패턴(UCP) 각각은, 점대칭으로 배치된 복수 개의 서브 도전 패턴(SCP)이 연결되는 형태일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 하부 기판과 상기 복수의 화소 사이에는 복수의 하부 판 패턴이 형성되고, 하부 기판과 상기 복수의 하부 연결 배선 사이에는 복수의 하부 배선 패턴이 형성되고, 복수의 하부 판 패턴 및 상기 복수의 하부 배선 패턴 각각의 탄성 계수는 상기 하부 기판의 탄성 계수보다 높을 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 하부 기판과 상기 제1 단층(191a) 사이에는 복수의 하부 배선 패턴이 형성되고, 복수의 하부 배선 패턴 각각의 탄성 계수는 상기 하부 기판의 탄성 계수보다 높을 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 상부 기판과 상기 복수의 상부 도전 패턴(UCP) 사이에는 복수의 상부 배선 패턴이 형성되고, 복수의 상부 배선 패턴 각각의 탄성 계수는 상기 상부 기판의 탄성 계수보다 높을 수 있다.
본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
111: 하부 기판
112: 상부 기판
120: 패턴층
121: 판 패턴
122: 배선 패턴
121a: 하부 판 패턴
122a: 하부 배선 패턴
122b: 상부 배선 패턴
141: 버퍼층
142: 게이트 절연층
143: 제1 층간 절연층
144: 제2 층간 절연층
145: 패시베이션층
146: 평탄화층
147: 뱅크
150: 스위칭 트랜지스터
160: 구동 트랜지스터
151, 161: 게이트 전극
152, 162: 액티브층
153: 소스 전극
154, 164: 드레인 전극
170: 발광 소자
171: n형층
172: 활성층
173: p형층
174: n전극
175: p전극
181a: 제1 하부 연결 배선
182a: 제2 하부 연결 배선
190: 충진층
191a: 제1 단층
191b: 제2 단층
AD: 접착층
PX: 화소
SPX: 서브 화소
CP: 도전 패턴
DCP: 하부 도전 패턴
UCP: 상부 도전 패턴
UCP1: 제1 상부 도전 패턴
UCP2: 제2 상부 도전 패턴
SCP: 서브 도전 패턴
GD: 게이트 드라이버
DD: 데이터 드라이버
VP: 전압 패드
DP: 데이터 패드
CNT1: 제1 연결 패드
CNT2: 제2 연결 패드
PCB: 인쇄 회로 기판
PS: 파워 서플라이
AA: 표시 영역
NA: 비표시 영역
A1: 제1 영역
A2: 제2 영역
A3: 제3 영역

Claims (13)

  1. 연신 가능하고, 제1 영역, 제2 영역 및 제3 영역으로 구분되는 하부 기판;
    상기 하부 기판의 상기 제1 영역 상에 배치되는 복수의 하부 도전 패턴;
    상기 하부 기판의 상기 제2 영역 상에 배치되는 복수의 화소;
    상기 하부 기판의 상기 제3 영역 상에 배치되고, 상기 복수의 화소 각각에 연결되는 복수의 하부 연결 배선;
    상기 하부 기판에 대향하고, 연신 가능한 상부 기판; 및
    상기 상부 기판 아래에 배치되고, 상기 복수의 하부 도전 패턴 각각에 중첩하는 복수의 상부 도전 패턴을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 상부 도전 패턴은,
    상기 복수의 하부 도전 패턴 각각에 중첩하는 복수의 제1 상부 도전 패턴 및
    상기 복수의 화소 각각에 중첩하는 복수의 제2 상부 도전 패턴을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 복수의 화소 각각은 발광 소자를 포함하고,
    상기 복수의 하부 도전 패턴은 상기 발광 소자에 전기적으로 연결되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 복수의 하부 도전 패턴에는 상기 발광 소자의 구동 전압인 제1 전압이 인가되고,
    상기 복수의 상부 도전 패턴에는 상기 제1 전압과 상이한 제2 전압이 인가되는, 표시 장치.
  5. 제3 항에 있어서,
    상기 복수의 하부 도전 패턴 각각 아래에 배치되는 제1 단층 및
    상기 복수의 제1 상부 도전 패턴 각각의 상에 배치되는 제2 단층을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 단층의 상면은 상기 발광 소자의 상면보다 높은, 표시 장치.
  7. 제3 항에 있어서,
    표시 장치가 과연신될 경우,
    상기 복수의 하부 도전 패턴과 상기 복수의 제1 상부 도전 패턴은 접촉되는, 표시 장치.
  8. 제3 항에 있어서,
    표시 장치가 과연신될 경우,
    상기 복수의 화소와 상기 복수의 제2 상부 도전 패턴은 이격되는, 표시 장치.
  9. 제3 항에 있어서,
    표시 장치가 과연신될 경우, 상기 발광 소자는 발광하지 않거나 이상 동작하는, 표시 장치.
  10. 제3 항에 있어서,
    상기 복수의 하부 도전 패턴 및 상기 복수의 상부 도전 패턴 각각은,
    점대칭으로 배치된 복수 개의 서브 도전 패턴이 연결되는 형태인, 표시 장치.
  11. 제1 항에 있어서,
    상기 하부 기판과 상기 복수의 화소 사이에는 복수의 하부 판 패턴이 형성되고,
    상기 하부 기판과 상기 복수의 하부 연결 배선 사이에는 복수의 하부 배선 패턴이 형성되고,
    상기 복수의 하부 판 패턴 및 상기 복수의 하부 배선 패턴 각각의 탄성 계수는 상기 하부 기판의 탄성 계수보다 높은, 표시 장치.
  12. 제5 항에 있어서,
    상기 하부 기판과 상기 제1 단층 사이에는 복수의 하부 배선 패턴이 형성되고,
    상기 복수의 하부 배선 패턴 각각의 탄성 계수는 상기 하부 기판의 탄성 계수보다 높은, 표시 장치.
  13. 제1 항에 있어서,
    상기 상부 기판과 상기 복수의 상부 도전 패턴 사이에는 복수의 상부 배선 패턴이 형성되고,
    상기 복수의 상부 배선 패턴 각각의 탄성 계수는 상기 상부 기판의 탄성 계수보다 높은, 표시 장치.


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