KR20240095449A - Finite impulse response input digital-to-analog converter - Google Patents

Abstract

디지털-아날로그 컨버터는 적분기, 복수의 병렬 탭들을 포함하는 입력 네트워크 - 복수의 병렬 탭들의 각 멤버가 신호 지연을 가져서 복수의 병렬 탭들의 멤버들 중 2개의 신호 지연들은 상이하고, 복수의 병렬 탭들의 각 멤버는 디지털-아날로그 컨버터의 입력과 적분기의 입력 사이에서 연결됨 -, 입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들의 특정 멤버들을 선택적으로 활성화 및 비활성화하도록 구성되는 제어 회로를 포함할 수 있고, 제어 회로는 한 번에 짝수의 멤버들을 활성화하고, 상기 활성화된 멤버들 중 절반은 제 1 그룹에 있고 상기 활성화된 멤버들 중 절반은 제 2 그룹에 있다.The digital-to-analog converter is an integrator, an input network including a plurality of parallel taps - each member of the plurality of parallel taps has a signal delay, so that the signal delays of two of the members of the plurality of parallel taps are different, and the signal delays of the plurality of parallel taps are different. Each member is connected between the input of the digital-to-analog converter and the input of the integrator -, selectively activating specific members of a plurality of parallel taps to control the analog gain of the digital-to-analog converter by programming the effective input resistance of the input network and and a control circuit configured to deactivate, wherein the control circuit activates an even number of members at a time, wherein half of the activated members are in a first group and half of the activated members are in a second group. there is.

Description

유한 임펄스 응답 입력 디지털-아날로그 컨버터Finite impulse response input digital-to-analog converter

관련 출원Related applications

본 개시는 2021년 11월 3일에 출원된 미국 가특허 출원 번호 63/275,161 및 2021년 11월 10일에 출원된 미국 가특허 출원 일련 번호 63/277,812에 대한 우선권을 주장하며, 둘 다 참조로 여기에 전체 내용들이 포함되어 있다.This disclosure claims priority to U.S. Provisional Patent Application Serial No. 63/275,161, filed November 3, 2021, and U.S. Provisional Patent Application Serial No. 63/277,812, filed November 10, 2021, both of which are incorporated by reference. The full contents are included here.

개시의 분야field of initiation

본 개시는 일반적으로 무선 전화들 및 미디어 플레이어들과 같은 개인 오디오 장치들을 포함하되 이에 국한되지 않는 전자 장치용 회로들에 관한 것이며, 더 구체적으로는 디지털 피크 전류 제어 스위치 모드 전원 공급 장치를 위한 최소 에러 적응형 기울기 보상이 내장된 디지털-아날로그 컨버터(DAC)에 관한 것이다.This disclosure relates generally to circuits for electronic devices, including but not limited to personal audio devices such as wireless phones and media players, and more specifically to minimum error for digital peak current controlled switch mode power supplies. It is about a digital-to-analog converter (DAC) with built-in adaptive slope compensation.

무선 전화기들, 예를 들어 모바일/셀룰러 전화기들, 무선 전화기들, MP3 플레이어들, 및 다른 소비자 오디오 장치들을 포함하는 개인 오디오 장치들이 널리 사용되고 있다. 이러한 개인 오디오 장치들은 한 쌍의 헤드폰들 또는 하나 이상의 스피커들을 구동하기 위한 회로를 포함할 수 있다. 이러한 회로는 오디오 출력 신호를 헤드폰이나 스피커들로 구동하기 위한 전력 증폭기를 포함하는 스피커 드라이버를 포함하는 경우가 많다. 이러한 회로는 디지털 오디오 신호를 증폭되어 라우드스피커나 다른 오디오 트랜스듀서로 구동될 수 있는 대응하는 아날로그 오디오 신호로 변환하기 위한 디지털-아날로그 컨버터(DAC)를 포함하는 경우가 많다.Personal audio devices, including wireless phones, such as mobile/cellular phones, cordless phones, MP3 players, and other consumer audio devices, are widely used. These personal audio devices may include circuitry for driving a pair of headphones or one or more speakers. These circuits often include a speaker driver that includes a power amplifier to drive the audio output signal to headphones or speakers. These circuits often include a digital-to-analog converter (DAC) to convert the digital audio signal to a corresponding analog audio signal that can be amplified and driven into a loudspeaker or other audio transducer.

예를 들어, 전통적인 접근 방식들에서, 디지털 신호는 원하는 입력 저항을 제공하기 위해 적절한 탭 포인트들을 갖는 저항기들의 직렬 스트링을 사용하여 아날로그 이득이 적용되는 펄스 폭 변조(PWM) 신호를 포함할 수 있다. 그러나, 이러한 유형의 접근 방식에서는 디지털 입력 신호가 이진 신호이고 그러한 접근 방식은 필터링된 데이터에 일반적으로 필요한 다중 레벨 신호를 지원하지 않기 때문에 디지털 입력 신호의 필터링이 발생할 수 없다.For example, in traditional approaches, the digital signal may include a pulse width modulated (PWM) signal to which analog gain is applied using a series string of resistors with appropriate tap points to provide the desired input resistance. However, in this type of approach, filtering of the digital input signal cannot occur because the digital input signal is a binary signal and such approaches do not support the multi-level signals typically required for filtered data.

본 개시의 교시들에 따르면, 디지털 PWM 신호를 아날로그 신호로 변환하는 기존 접근 방법들과 연관된 하나 이상의 단점들 및 문제점들이 감소되거나 제거될 수 있다.In accordance with the teachings of this disclosure, one or more drawbacks and problems associated with existing approaches to converting a digital PWM signal to an analog signal can be reduced or eliminated.

본 개시의 실시예들에 따르면, 디지털-아날로그 컨버터는 적분기, 복수의 병렬 탭들을 포함하는 입력 네트워크 - 복수의 병렬 탭들의 각 멤버는 각각의 입력 저항을 포함함 -, 및 입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들 중 특정 멤버를 선택적으로 활성화하고 선택적으로 비활성화하도록 구성된 제어 회로를 포함할 수 있다.According to embodiments of the present disclosure, a digital-to-analog converter includes an integrator, an input network including a plurality of parallel taps, each member of the plurality of parallel taps including a respective input resistance, and an effective input resistance of the input network. It may include a control circuit configured to selectively activate and selectively deactivate a specific member of the plurality of parallel taps in order to program the analog gain of the digital-to-analog converter.

본 개시의 이러한 실시예들 및 다른 실시예들에 따르면, 적분기 및 복수의 병렬 탭들을 포함하는 입력 네트워크를 갖는 디지털-아날로그 컨버터에 사용하기 위한 방법이 제공될 수 있으며, 복수의 병렬 탭들의 각 멤버는 각각의 입력 저항을 포함한다. 방법은 입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들의 특정 멤버를 선택적으로 활성화하고 선택적으로 활성화 및 비활성화하는 단계를 포함할 수 있다.According to these and other embodiments of the present disclosure, a method may be provided for use in a digital-to-analog converter having an integrator and an input network including a plurality of parallel taps, each member of the plurality of parallel taps includes each input resistance. The method may include selectively activating and selectively activating and deactivating specific members of the plurality of parallel taps to control the analog gain of the digital-to-analog converter by programming an effective input resistance of the input network.

본 개시의 이들 및 다른 실시예들에 따르면, 디지털-아날로그 컨버터는 적분기, 복수의 병렬 탭들을 포함하는 입력 네트워크를 포함할 수 있으며, 복수의 병렬 탭들의 각 멤버가 신호 지연을 가져서 복수의 병렬 탭들의 멤버들 중 2개의 신호 지연들이 서로 다르고, 복수의 병렬 탭들의 각 멤버는 디지털-아날로그 컨버터의 입력과 적분기의 입력, 및 입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들의 특정 멤버들을 선택적으로 활성화 및 비활성화하도록 구성되는 제어 회로 사이에 연결되어, 제어 회로는 한 번에 짝수의 멤버들을 활성화하고, 상기 활성화된 멤버들 중 절반은 제 1 그룹에 있고 상기 활성화된 멤버들 중 절반은 제 2 그룹에 있다. According to these and other embodiments of the present disclosure, a digital-to-analog converter may include an integrator, an input network including a plurality of parallel taps, each member of the plurality of parallel taps having a signal delay, The signal delays of two of the members are different from each other, and each member of the plurality of parallel taps controls the analog gain of the digital-analog converter by programming the input of the digital-analog converter, the input of the integrator, and the effective input resistance of the input network. connected between a control circuit configured to selectively activate and deactivate specific members of a plurality of parallel taps, wherein the control circuit activates an even number of members at a time, and half of the activated members are in the first group. and half of the activated members are in the second group.

본 개시의 이러한 실시예들 및 다른 실시예들에 따르면, 적분기 및 복수의 병렬 탭들을 포함하는 입력 네트워크를 갖는 디지털-아날로그 컨버터에 대한 방법이 제공될 수 있으며, 복수의 병렬 탭들의 각 멤버는 신호 지연을 가져서 복수의 병렬 탭들의 멤버들의 신호 지연들 중 적어도 2개가 서로 다르고, 복수의 병렬 탭들의 각 멤버는 디지털-아날로그 컨버터의 입력과 적분기의 입력 사이에 연결된다. 방법은 입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들의 특정 멤버들 선택적으로 활성화 및 비활성화하는 단계를 포함할 수 있으며, 상기 짝수의 멤버들은 한번에 활성화되고, 상기 활성화된 멤버들 중 절반은 제 1 그룹에 있고 상기 활성화된 멤버들 중 절반은 제 2 그룹에 있다.According to these and other embodiments of the present disclosure, a method may be provided for a digital-to-analog converter having an input network including an integrator and a plurality of parallel taps, each member of the plurality of parallel taps receiving a signal. With a delay, at least two of the signal delays of the members of the plurality of parallel taps are different from each other, and each member of the plurality of parallel taps is connected between the input of the digital-to-analog converter and the input of the integrator. The method may include selectively activating and deactivating certain members of a plurality of parallel taps to control an analog gain of a digital-to-analog converter by programming an effective input resistance of an input network, wherein even number of members are activated at a time. , half of the activated members are in the first group and half of the activated members are in the second group.

본 개시의 기술적 이점들은 여기에 포함된 도면들, 설명 및 청구범위로부터 당업자에게 쉽게 명백해질 수 있다. 실시예들의 목적들 및 이점들은 적어도 청구범위에서 특히 지적된 요소들, 특징들 및 조합들에 의해 실현되고 달성될 것이다.The technical advantages of the present disclosure can be readily apparent to those skilled in the art from the drawings, description, and claims contained herein. The objects and advantages of the embodiments will be realized and achieved by at least the elements, features and combinations particularly pointed out in the claims.

전술한 일반적인 설명과 다음의 상세한 설명은 둘 다 예들 및 설명이고 본 개시에 제시된 청구범위를 제한하지 않는다는 것이 이해되어야 한다.It is to be understood that both the foregoing general description and the following detailed description are examples and illustrations and do not limit the scope of the claims presented in this disclosure.

본 실시예들 및 그 이점들에 대한 보다 완전한 이해는 첨부 도면과 함께 취해진 다음의 설명을 참조함으로써 획득될 수 있으며, 여기에서 동일한 참조 번호들은 동일한 특징들을 나타내고, 여기서:
도 1은 본 개시의 실시예들에 따른 예시적인 개인 오디오 장치를 도시하고;
도 2는 본 개시의 실시예들에 따른 개인 오디오 장치의 예시적인 오디오 집적 회로의 선택된 구성요소들의 블록도를 도시하고;
도 3은 본 발명의 실시예들에 따른 디지털-아날로그 컨버터의 선택된 구성요소들의 예시적인 회로도를 도시하고;
도 4는 본 발명의 실시예에 따른 디지털-아날로그 컨버터의 병렬 이득 탭들 각각을 통해 다양한 지연된 PWM 신호들을 지연 및 합산함으로써 아날로그 이득을 생성하는 예를 도시하고;
도 5a 및 도 5b는 본 개시의 실시예들에 따른 디지털-아날로그 컨버터의 두 쌍의 병렬 이득 탭들을 활성화함으로써 구현될 수 있는 필터의 예들을 도시하고;
도 6a 및 도 6b는 본 개시의 실시예들에 따른 디지털-아날로그 컨버터의 여섯 쌍의 병렬 이득 탭들을 활성화함으로써 구현될 수 있는 필터의 예들을 도시하고;
도 7은 본 개시 내용의 실시예에 따라 2개의 탭 쌍들이 활성화될 때 사용되는 예시적인 탭 지연들을 묘사하는 예시적인 그래프를 도시하고;
도 8은 본 개시 내용의 실시예에 따라 4개의 탭 쌍들이 활성화될 때 사용되는 예시적인 탭 지연들을 묘사하는 예시적인 그래프를 도시하고;
도 9는 본 개시 내용의 실시예에 따라 6개의 탭 쌍들이 활성화될 때 사용되는 예시적인 탭 지연들을 묘사하는 예시적인 그래프를 도시한다.A more complete understanding of the present embodiments and their advantages can be obtained by reference to the following description taken in conjunction with the accompanying drawings, wherein like reference numerals designate like features, wherein:
1 illustrates an example personal audio device according to embodiments of the present disclosure;
2 shows a block diagram of selected components of an example audio integrated circuit of a personal audio device in accordance with embodiments of the present disclosure;
3 shows an example circuit diagram of selected components of a digital-to-analog converter according to embodiments of the invention;
Figure 4 shows an example of generating analog gain by delaying and summing various delayed PWM signals through each of the parallel gain taps of a digital-to-analog converter according to an embodiment of the present invention;
5A and 5B show examples of filters that can be implemented by activating two pairs of parallel gain taps of a digital-to-analog converter according to embodiments of the present disclosure;
6A and 6B show examples of filters that can be implemented by activating six pairs of parallel gain taps of a digital-to-analog converter according to embodiments of the present disclosure;
Figure 7 shows an example graph depicting example tap delays used when two tap pairs are activated according to an embodiment of the present disclosure;
Figure 8 shows an example graph depicting example tap delays used when four tap pairs are activated according to an embodiment of the present disclosure;
9 shows an example graph depicting example tap delays used when six tap pairs are activated according to an embodiment of the present disclosure.

도 1은 본 개시의 실시예들에 따른 예시적인 개인 오디오 장치(1)를 도시한다. 도 1은 한 쌍의 이어버드 스피커(8A, 8B) 형태로 헤드셋(3)에 결합된 개인 오디오 장치(1)를 도시한다. 도 1에 도시된 헤드셋(3)은 단지 예시일 뿐이고, 개인 오디오 장치(1)는 제한 없이 헤드폰들, 이어버드들, 인이어 이어폰들, 및 외부 스피커들을 포함하는 다양한 오디오 트랜스듀서들과 관련하여 사용될 수 있다는 것이 이해된다. 플러그(4)는 헤드셋(3)을 개인 오디오 장치(1)의 전기 단자에 연결하기 위해 제공될 수 있다. 개인 오디오 장치(1)는 사용자에게 디스플레이를 제공하고 터치 스크린(2)을 사용하여 사용자 입력을 수신할 수 있으며, 또는 대안으로, 표준 액정 디스플레이(LCD)는 개인 오디오 장치(1)의 전면 및/또는 측면에 배치된 다양한 버튼들, 슬라이더들, 및/또는 다이얼들과 결합될 수도 있다. 도 1에도 도시된 바와 같이, 개인 오디오 장치(1)는 헤드셋(3) 및/또는 다른 오디오 트랜스듀서로 전송하기 위한 아날로그 오디오 신호를 생성하기 위한 오디오 집적 회로(IC)(9)를 포함할 수 있다.1 shows an example personal audio device 1 according to embodiments of the present disclosure. Figure 1 shows a personal audio device 1 coupled to a headset 3 in the form of a pair of earbud speakers 8A, 8B. The headset 3 shown in FIG. 1 is by way of example only, and the personal audio device 1 may be used in conjunction with a variety of audio transducers including, without limitation, headphones, earbuds, in-ear earphones, and external speakers. It is understood that it can be used. A plug (4) may be provided for connecting the headset (3) to an electrical terminal of the personal audio device (1). The personal audio device (1) may provide a display to the user and receive user input using a touch screen (2), or alternatively, a standard liquid crystal display (LCD) may be displayed on the front and/or of the personal audio device (1). Alternatively, it may be combined with various buttons, sliders, and/or dials placed on the side. As also shown in Figure 1, personal audio device 1 may include an audio integrated circuit (IC) 9 for generating analog audio signals for transmission to headset 3 and/or other audio transducers. there is.

도 2는 본 개시의 실시예들에 따른 개인 오디오 장치의 예시적인 오디오 IC(9)의 선택된 구성요소들의 블록도를 도시한다. 도 2에 도시된 바와 같이, 마이크로컨트롤러 코어(18)는 수정된 디지털 입력 신호 DIG_IN'을 디지털 아날로그 컨버터(DAC)(14)로 생성하기 위해 디지털 입력 신호 DIG_IN에 디지털 이득 GAIN_D를 적용할 수 있는 디지털 이득 요소(12)에 디지털 입력 신호 DIG_IN을 공급할 수 있다. DAC(14)는 수정된 디지털 입력 신호(DIG_IN')를 아날로그 차동 출력 신호(V_OUT)로 변환할 수 있다. 일부 실시예들에서, DAC(14)는 수정된 디지털 입력 신호 DIG_IN'을 증폭 또는 감쇠하기 위해 아날로그 이득 GAIN_A를 적용하여 스피커, 헤드폰 트랜스듀서, 라인 레벨 신호 출력, 기타 트랜스듀서, 및/또는 다른 적절한 출력을 작동시킬 수 있는 차동 출력 신호 V_OUT를 제공하도록 구성될 수 있다. 따라서, 둘 중 하나 또는 둘 다 프로그래밍 가능할 수 있는 디지털 이득 GAIN_D 및 아날로그 이득 GAIN_A는 함께, 차동 출력 신호 V_OUT을 생성하기 위해 디지털 입력 신호 DIG_IN에 원하는 전체 이득(예컨대 GAIN_D·GAIN_A)을 적용할 수 있다. 전원 공급 장치(10)는 DAC(14)의 전원 레일 입력들을 제공할 수 있다. 도 2에 도시된 바와 같이, 오디오 IC(9)는 아래에서 더 자세히 설명되는 바와 같이 디지털 이득 GAIN_D 및 아날로그 이득 GAIN_A를 제어하도록 구성된 제어 회로(20)를 포함할 수 있다.2 shows a block diagram of selected components of an example audio IC 9 of a personal audio device in accordance with embodiments of the present disclosure. As shown in FIG. 2, the microcontroller core 18 can apply a digital gain GAIN _D to the digital input signal DIG_IN to generate a modified digital input signal DIG_IN' to the digital-to-analog converter (DAC) 14. A digital input signal DIG_IN can be supplied to the digital gain element 12. The DAC 14 can convert the modified digital input signal (DIG_IN') into an analog differential output signal (V _OUT ). In some embodiments, DAC 14 applies an analog gain GAIN _A to amplify or attenuate the modified digital input signal DIG_IN' to output a speaker, headphone transducer, line level signal output, other transducer, and/or other It can be configured to provide a differential output signal V _OUT that can drive the appropriate output. Therefore, the digital gain GAIN _D and the analog gain GAIN _A , either or both of which may be programmable, together provide the desired total gain (e.g. GAIN _D ·GAIN _A ) to the digital input signal DIG_IN to produce the differential output signal V _OUT. It can be applied. Power supply 10 may provide power rail inputs of DAC 14. As shown in Figure 2, audio IC 9 may include a control circuit 20 configured to control the digital gain GAIN _D and the analog gain GAIN _A , as described in more detail below.

도 1 및 2는 오디오 IC(9)가 개인 오디오 장치에 상주하는 것을 고려하지만, 여기에 설명된 시스템들 및 방법들은 자동차, 빌딩, 또는 다른 구조물을 포함하되 이에 국한되지 않는, 개인 오디오 장치보다 더 큰 컴퓨팅 장치에서 사용하기 위한 오디오 시스템들을 포함하여 개인 오디오 장치 이외의 전기 및 전자 시스템들 및 장치들에도 적용될 수 있다. 또한, DAC(14)와 같은 DAC는 오디오 처리 및 오디오 신호 생성 외에, 촉각 트랜스듀서를 포함하되 이에 국한되지 않는 다른 트랜스듀서들에 대한 아날로그 신호들의 생성을 포함하되 이에 국한되지 않는 다른 응용들에 사용될 수 있다.1 and 2 contemplate the audio IC 9 residing in a personal audio device, the systems and methods described herein may be installed in a device located outside the personal audio device, including but not limited to a car, building, or other structure. Applicability may also apply to electrical and electronic systems and devices other than personal audio devices, including audio systems for use in large computing devices. Additionally, a DAC, such as DAC 14, may be used for other applications in addition to audio processing and audio signal generation, including but not limited to the generation of analog signals for other transducers, including but not limited to tactile transducers. You can.

도 3은 본 발명의 실시예들에 따른 DAC(14)의 선택된 구성요소들의 예시적인 회로도를 도시한다. 도 3에 도시된 바와 같이, DAC(14)는 DIG_IN' = DIG_IN'^{( +)}-DIG_IN'^(-)가 되도록 양의 극성 신호 DIG_IN'^{( +)} 및 음의 극성 신호 DIG_IN'^(-)를 갖는 차동 수정된 디지털 입력 신호 DIG_IN'을 수신할 수 있다. 일부 실시예들에서, 양의 극성 신호 DIG_IN'^{( +)} 및 음의 극성 신호 DIG_IN'^{( -)} 각각은 PWM 신호들을 포함할 수 있다. 또한, DAC(14)는 각 탭 쌍의 하나의 입력이 양의 극성 신호 DIG_IN'⁽⁺⁾를 수신하고 그러한 탭 쌍의 다른 입력이 음의 극성 신호 DIG_IN'^(-)를 수신하도록 쌍들로 배열된 복수의 병렬 탭들을 포함할 수 있다. 각 탭은 정의된 지속기간의 신호 지연을 추가하는 지연 요소(30), 지연된 신호를 버퍼링하는 버퍼(32), 및 입력 저항기(34)를 포함할 수 있으며, 양의 극성 신호 DIG_IN'⁽⁺⁾를 수신하는 탭들의 각 입력 저항기(34)의 단자는 적분기(38)의 비반전 입력에서 함께 연결되고 음의 극성 신호 DIG_IN'^(-)를 수신하는 탭의 각 입력 저항기(34)의 단자는 적분기(38)의 반전 입력에서 함께 연결된다. 피드백 저항기(36)는 적분기(38)의 반전 출력과 적분기의 비반전 입력 사이에 연결될 수 있고, 또 다른 피드백 저항기(36)는 적분기(38)의 비반전 출력과 적분기의 반전 입력 사이에 연결될 수 있다. 결과적으로, 적분기(38)는 아날로그 출력 전압 V_OUT를 생성하기 위해 DAC(14)의 다른 구성요소(명시적으로 도시되지는 않았지만 하나 이상의 루프 필터들, 변조기들, 구동 출력 스테이지들 등을 포함할 수 있음)에 의해 추가로 처리될 수 있는 아날로그 적분기 출력 신호(V_INT)를 생성할 수 있다.Figure 3 shows an example circuit diagram of selected components of DAC 14 in accordance with embodiments of the invention. As shown in Figure 3, DAC 14 has a positive polarity signal DIG_IN' ^{( +)} and a negative polarity signal DIG_IN' ^(-) such that DIG_IN' = DIG_IN' ^{( +)} -DIG_IN' ^(-). The differentially modified digital input signal DIG_IN' can be received. In some embodiments, the positive polarity signal DIG_IN' ^{( +)} and negative polarity signal DIG_IN' ^{( -)} may each include PWM signals. Additionally, the DAC 14 is arranged in pairs such that one input of each tap pair receives the positive polarity signal DIG_IN' ⁽⁺⁾ and the other input of such tap pair receives the negative polarity signal DIG_IN' ^(-). Can contain multiple parallel tabs. Each tap may include a delay element 30, which adds a signal delay of a defined duration, a buffer 32, which buffers the delayed signal, and an input resistor 34, with a positive polarity signal DIG_IN' ^(+). The terminals of each input resistor 34 of the taps receiving DIG_IN' ^{(-) are connected together at the non-inverting input of the integrator 38, and the terminals of each input resistor 34 of the taps receiving the negative polarity signal DIG_IN' (-)} are connected together at the non-inverting input of the integrator 38. They are connected together at the inverting input of (38). A feedback resistor 36 may be connected between the inverting output of integrator 38 and the non-inverting input of the integrator, and another feedback resistor 36 may be connected between the non-inverting output of integrator 38 and the inverting input of the integrator. there is. As a result, integrator 38 may include other components of DAC 14 (not explicitly shown, including one or more loop filters, modulators, driven output stages, etc.) to generate the analog output voltage V _OUT . can generate an analog integrator output signal (V _INT ) that can be further processed by.

도 3에서 알 수 있는 것과 같이, 위의 배경기술 부분에서 설명된 바와 같이 전통적인 접근방법들에 사용된 저항기들의 직렬 스트링은 이득 탭들의 병렬 조합으로 대체될 수 있으며, 각 이득 탭은 병렬 고정 값 입력 저항기들(34)을 포함한다. 명확성과 설명을 위해 도 3에 명시적으로 도시되지는 않았지만, 각각의 이득 탭은 (예를 들어, 제어 회로(20)에 의해) 선택적으로 활성화되거나 비활성화될 수 있으므로, 입력 저항 및 이에 따른 DAC(14)의 아날로그 이득은 1 내지 N 병렬 탭들을 활성화함으로써 프로그램될 수 있다(여기서 N은 이용 가능한 탭들의 수이다). 예를 들어, 각각의 입력 저항기(34)가 R_I의 저항을 갖고(일부 실시예들에서는 입력 저항기들(34)의 저항들이 상당히 변할 수 있음) 피드백 저항기들(36)이 R_F의 저항을 갖는다고 가정하면, DAC(14)에 대한 데시벨 단위의 아날로그 이득 GAIN_A가 다음에 의해 주어질 수 있다:As can be seen in Figure 3, the series string of resistors used in traditional approaches as described in the background section above can be replaced by a parallel combination of gain taps, each gain tap being a parallel fixed value input. Includes resistors 34. Although not explicitly shown in Figure 3 for clarity and illustration, each gain tap can be selectively activated or deactivated (e.g., by control circuit 20), thereby increasing the input resistance and thus the DAC ( The analog gain of 14) can be programmed by activating 1 to N parallel taps (where N is the number of available taps). For example, each input resistor 34 has a resistance of R _I (in some embodiments the resistances of input resistors 34 may vary significantly) and feedback resistors 36 have a resistance of R _F. Assuming that we have, the analog gain GAIN _A in decibels for the DAC 14 can be given by:

여기서 n은 활성화된 N 탭들의 수를 나타낸다. 구체적인 예로서, N=10의 총 탭들 및 R_F=R_I를 가정하면, GAIN_A에 활성화된 탭들의 수 n 사이의 관계는 아래 표에 의해 주어질 수 있다:Here, n represents the number of N taps activated. As a specific example, assuming N=10 total taps and R _F =R _I , the relationship between the number n of taps activated for GAIN _A can be given by the table below:

따라서, 피드백 저항기들(36) 및/또는 인에이블된 병렬 이득 탭들의 조합을 조정함으로써 원하는 이득이 제공되어 주어진 애플리케이션에 대한 적절한 이득을 얻을 수 있다. 필요한 경우, 이득들은 원하는 전체 이득을 달성하기 위해 적절하게 디지털 이득 GAIN_D를 조정(예를 들어 제어 회로(20)에 의해)함으로써 추가로 조작될 수 있다. 예를 들어, 10dB의 이득이 필요한 경우, DAC 14의 4개 탭들을 활성화하여 12.04dB의 아날로그 GAIN_A를 제공하고 디지털 이득 GAIN_D를 조정하여 2.04dB의 감쇠를 적용하여 10dB의 전체 경로 이득을 얻을 수 있다.Accordingly, the desired gain can be provided by adjusting the combination of feedback resistors 36 and/or enabled parallel gain taps to obtain the appropriate gain for a given application. If desired, the gains can be further manipulated by adjusting the digital gain GAIN _D appropriately (e.g., by control circuit 20) to achieve the desired overall gain. For example, if 10 dB of gain is required, activate the four taps of DAC 14 to provide an analog GAIN _A of 12.04 dB and adjust the digital gain GAIN _D to apply 2.04 dB of attenuation to achieve a full path gain of 10 dB. You can.

DAC(14)의 다양한 병렬 탭들을 선택적으로 활성화 및 비활성화함으로써 원하는 아날로그 이득을 생성하는 것 외에도, 지연 요소들(30)가 서로 다른 탭들의 쌍들 사이에서 서로 다른 지속기간을 갖는다고 가정하면, DAC(14)의 다양한 병렬 탭들을 선택적으로 활성화 및 비활성화함으로써 적분기(38)의 입력들에 존재하는 합산 노드들을 이용해서 원하는 필터 특성들(예컨대, 원하는 필터 널들)을 갖는 하이브리드 아날로그/디지털 유한 임펄스 응답(FIR) 필터를 실제로 구현할 수 있다. In addition to producing the desired analog gain by selectively activating and deactivating various parallel taps of the DAC 14, assuming that the delay elements 30 have different durations between different pairs of taps, the DAC ( A hybrid analog/digital finite impulse response (FIR) with desired filter characteristics (e.g., desired filter nulls) using summing nodes present at the inputs of integrator 38 by selectively activating and deactivating various parallel taps of 14). ) The filter can actually be implemented.

도 4는 본 발명의 실시예에 따른 DAC(14)의 탭들 각각을 통해 다양한 지연된 PWM 신호들을 지연 및 합산함으로써 아날로그 이득을 생성하는 예를 도시한다. 도 4는 서로 다른 이득 탭들의 지연 요소들(30)에 의해 적용된 지속기간들 A, B, C, D의 지연들을 갖는 수정된 디지털 아날로그 신호 DIG_IN'을 도시한다. 도 4는 지연된 신호들 중 2개의 합산과 지연된 신호들 중 4개 모두의 합산을 추가로 보여준다. 도 4에서 알 수 있는 것과 같이, 합산된 2개의 PWM 신호들 사이의 그룹 지연은 동일하며, 2개의 지연된 신호들의 합에 비해 4개의 지연된 신호들의 합에 대한 이득은 2만큼 증가한다.Figure 4 shows an example of generating analog gain by delaying and summing various delayed PWM signals through each of the taps of the DAC 14 according to an embodiment of the present invention. Figure 4 shows the modified digital analog signal DIG_IN' with delays of durations A, B, C, D applied by delay elements 30 of different gain taps. Figure 4 further shows the summation of two of the delayed signals and the summation of all four of the delayed signals. As can be seen in Figure 4, the group delay between the two summed PWM signals is the same, and the gain for the sum of the four delayed signals increases by 2 compared to the sum of the two delayed signals.

따라서, 전술한 바와 같이, DAC(14)의 이득 및 필터 특성들의 제어 모두가 DAC(14)의 병렬 이득 탭들을 선택적으로 활성화 및 비활성화함으로써 달성될 수 있다. 예로서, 두 쌍의 탭들을 활성화함으로써, 도 5a의 임펄스 응답 함수에 의해 시간 영역에서 표현되고 도 5b에 의해 표현된 주파수 영역 표현으로 표현된 필터가 구현될 수 있다. 또 다른 예로서, 여섯 쌍의 탭들을 활성화함으로써, 도 6a의 임펄스 응답 함수에 의해 시간 영역에서 표현되고 도 6b에 의해 표현된 주파수 영역 표현으로 표현된 필터가 구현될 수 있다. Accordingly, as described above, both control of the gain and filter characteristics of DAC 14 can be achieved by selectively activating and deactivating the parallel gain taps of DAC 14. As an example, by activating two pairs of taps, a filter can be implemented, represented in the time domain by the impulse response function in Figure 5A and in the frequency domain representation represented by Figure 5B. As another example, by activating six pairs of taps, a filter represented in the time domain by the impulse response function of FIG. 6A and the frequency domain representation represented by FIG. 6B can be implemented.

DAC(14)의 탭들을 활성화 및 비활성화함으로써 발생하는 신호 아티팩트들(예컨대, 오디오 애플리케이션들에서 발생할 수 있는 "팝들" 및 "클릭들")을 최소화하기 위해, DAC(14)의 탭들을 활성화 및 비활성화하기 위한 제어 회로(20)는 신호 아티팩트들이 회피될 수 있는 시점들에서 탭들을 활성화 및 비활성화하도록 구성될 수 있다. 예를 들어, 탭 쌍이 데이터 기호를 시간 t의 기간만큼 지연한다고 가정한다. 탭 쌍을 활성화 또는 비활성화하기 위한 제어 신호를 기호 시작부터 시간 t(항상 0일 수 있음)만큼 지연함으로써 탭 쌍도 그러한 탭과 관련된 데이터가 또한 0일 때 활성화 또는 비활성화될 수 있다. 대안의 구현에서, 원하는 경우 입력 데이터가 "1"일 때 탭 쌍이 활성화되거나 비활성화될 수 있다. 따라서, 제어 회로(20)는 그러한 탭 쌍에 의해 수정된 디지털 입력 신호 DIG_IN'에 추가된 지연에 기초하여 DAC(14)의 각 탭 쌍을 활성화 및 비활성화하기 위한 제어 신호들을 시퀀싱하여, 지연 요소들(30)에 의해 지연된 신호의 양 극성들이 원하는 대로 0 또는 "1"인 경우에만 활성화하도록 구성될 수 있다.Activating and deactivating the tabs of the DAC 14 to minimize signal artifacts (e.g., “pops” and “clicks” that may occur in audio applications) caused by activating and deactivating the tabs of the DAC 14. The control circuit 20 to do so may be configured to activate and deactivate taps at times where signal artifacts can be avoided. For example, assume that a pair of taps delays a data symbol by a period of time t. By delaying the control signal to activate or deactivate a tap pair by a time t (which may always be zero) from the start of the symbol, a tap pair can also be activated or deactivated when the data associated with such tap is also zero. In an alternative implementation, the tap pair may be activated or deactivated when the input data is "1", if desired. Accordingly, control circuit 20 sequences control signals to activate and deactivate each tap pair of DAC 14 based on the delay added to the digital input signal DIG_IN' modified by such tap pair, thereby reducing the delay elements. It can be configured to activate only when both polarities of the signal delayed by (30) are 0 or “1” as desired.

도 3과 관련하여 위에서 설명한 하이브리드 아날로그/디지털 FIR 구조에 대한 선택들은 입력 파형과 다중 레벨 출력단(또는 DAC(14)의 다운스트림의 다른 구성 요소)의 출력을 필터링하고 매칭하는 역할을 할 뿐만 아니라 통합 누화 잡음, 적분기 동적 범위, 및 총 고조파 왜곡 잡음을 최소화할 수 있다.The choices for the hybrid analog/digital FIR structure described above with respect to Figure 3 serve to filter and match the input waveform and the output of the multi-level output stage (or other components downstream of DAC 14) as well as integrate Crosstalk noise, integrator dynamic range, and total harmonic distortion noise can be minimized.

본 개시의 실시예들에 따르면, 제어 회로(20)가 이득을 증가시키기 위해 병렬 이득 탭들의 수를 증가시키기 때문에, 제어 회로(20)는 한 번에 짝수의 탭 쌍들을 활성화할 수 있으며, 상기 활성화된 탭 쌍들의 절반은 제 1 그룹에 있고 상기 활성화된 탭 쌍들의 절반은 제 2 그룹에 있고, 여기서 제 1 그룹과 제 2 그룹은 입력 및 출력 파형들의 매칭을 용이하게 하기 위해 서로 시간적으로 분리되어 있다. 따라서, 추가 탭 쌍들을 활성화할 때, 제어 회로(20)는 제 1 그룹 및 제 2 그룹 각각에 대한 탭 쌍을 활성화할 수 있고, 탭 쌍들을 비활성화할 때, 제 1 그룹 및 제 2 그룹 각각으로부터 탭 쌍을 비활성화할 수 있다. 더욱이, 추가 탭 쌍들을 활성화(또는 비활성화)할 때, 제어 회로(20)는 각 탭 그룹의 중심들 사이의 지속기간을 감소시키는 탭 위치들과 각 탭 그룹의의 중심들 사이의 지속기간을 증가시키는 탭 위치들 사이에서 교호하며 탭 위치들에서 탭 쌍들을 활성화(또는 비활성화)할 수 있다.According to embodiments of the present disclosure, because control circuit 20 increases the number of parallel gain taps to increase gain, control circuit 20 can activate an even number of tap pairs at a time, Half of the activated tap pairs are in a first group and half of the activated tap pairs are in a second group, wherein the first group and the second group are separated in time from each other to facilitate matching of input and output waveforms. It is done. Accordingly, when activating additional tap pairs, control circuit 20 may activate a tap pair for each of the first and second groups, and when deactivating tap pairs, from each of the first and second groups. You can disable tab pairs. Moreover, when activating (or deactivating) additional tap pairs, the control circuit 20 increases the duration between the centers of each tab group and the tap positions decreasing the duration between the centers of each tab group. The command can alternate between tab positions and activate (or deactivate) tab pairs at the tab positions.

예를 들어, 도 7의 임펄스 응답 함수에 의해 도시된 바와 같이, 두 쌍의 병렬 탭(DAC(14)에 대한 가장 낮은 0이 아닌 아날로그 이득 설정에 대응할 수 있음)을 활성화할 때, 제어 회로(20)는 두 개의 탭 쌍, 즉 하나의 탭을 활성화할 수 있다. 제 1 그룹의 탭 쌍은 t₁의 지연을 갖고 제 2 그룹의 다른 탭 쌍은 t₂의 지연을 갖는다. 도 8의 임펄스 응답 함수에 나타낸 바와 같이, 도 7에 도시된 것보다 가장 낮은 최소량만큼 아날로그 이득을 증가시키기 위해, 제어 회로(20)는 추가의 2개의 탭 쌍들(하나의 탭 쌍은 t₁보다 더 큰 최저 지연을 갖고 다른 탭 쌍은 t₂보다 작은 가장 높은 지연을 가짐)을 활성화할 수 있어, 두 그룹들의 중심들 사이의 차이는 약간 감소하고, 제 1 그룹과 제 2 그룹의 중심들은 대략 지연들 t₁과 t₂에 유지된다(예컨대, 각 중심은 지연들 t₁과 t₂와 이들 각각의 인접한 탭 쌍들의 지연들 사이의 차이 내에 유지됨). 더욱이, 도 9의 임펄스 응답 함수에 나타낸 바와 같이, 도 8에 도시된 것보다 가장 낮은 최소량만큼 아날로그 이득을 증가시키기 위해, 제어 회로(20)는 추가적인 2개의 탭 쌍들(하나의 탭 쌍은 t₁보다 낮은 최고 지연을 갖고 다른 탭 쌍은 t₂보다 큰 가장 낮은 지연을 가짐)을 활성화할 수 있어, 두 그룹들의 중심들 사이의 차이는 약간 증가하고, 제 1 그룹과 제 2 그룹의 중심들은 각각 대략 지연 t₁ 및 t₂로 복귀한다.For example, when activating two pairs of parallel taps (which may correspond to the lowest non-zero analog gain settings for DAC 14), as shown by the impulse response function in Figure 7, the control circuit ( 20) can activate two tab pairs, i.e. one tab. The tap pairs of the first group have a delay of t ₁ and the other tap pairs of the second group have a delay of t ₂ . As shown in the impulse response function of FIG. 8, to increase the analog gain by the lowest minimum amount than shown in FIG. 7, control circuit 20 uses an additional two tap pairs (one tap pair greater than t ₁ ). one pair of taps with a larger lowest delay and the other with the highest delay smaller than t ₂ ), so that the difference between the centroids of the two groups is slightly reduced, and the centroids of the first and second groups are approximately It remains at the delays t ₁ and t ₂ (eg, each centroid is held within the difference between the delays t ₁ and t ₂ and the delays of their respective adjacent tap pairs). Moreover, as shown in the impulse response function of FIG. 9, to increase the analog gain by the lowest minimum amount than shown in FIG. 8, control circuit 20 uses an additional two tap pairs (one tap pair equals t ₁ the other tap pair has the lowest delay greater than t ₂ ), so that the difference between the centroids of the two groups increases slightly, and the centroids of the first and second groups are respectively Returns approximately with delays t ₁ and t ₂ .

전술한 내용은 도 8에서 제 1 그룹과 제 2 그룹의 중심들 사이의 지속기간을 감소시키기 위해 두 개의 탭 쌍들을 추가한 다음, 도 9에서 제 1 그룹과 제 2 그룹의 중심들 사이의 지속기간을 증가시키기 위해 두 개의 탭 쌍들을 추가하는 것을 고려하고 있지만, 일부 실시예들에서, 제어 회로(20)는 반대 순서로, 즉 먼저 제 1 그룹과 제 2 그룹의 중심들 사이의 지속기간을 증가시킨 다음 제 1 그룹과 제 2 그룹의 중심들 사이의 지속기간을 감소시키기 위해 탭 쌍들을 교대로 활성화할 수 있다.The foregoing adds two pairs of taps to reduce the duration between the centroids of the first and second groups in Figure 8, and then adds the duration between the centroids of the first and second groups in Figure 9. Although considering adding two tap pairs to increase the period, in some embodiments, the control circuit 20 may be configured in the reverse order, i.e., first increasing the duration between the centers of the first and second groups. Pairs of taps can be activated alternately to increase and then decrease the duration between the centers of the first and second groups.

각각 제 1 그룹과 제 2 그룹의 중심들로서 제어 회로(20)에 의해 각각 선택된 지연들 t₁ 및 t₂는 임의의 적절한 지연 지속기간일 수 있지만, 일부 실시예들에서 제어 회로(20)는 지연들 t₁ 및 t₂를 수정된 디지털 입력 신호 DIG_IN'의 펄스 폭의 25% 및 75%로 각각 설정할 수 있다.Delays t ₁ and t ₂ selected by control circuit 20, respectively, as centers of the first and second groups, respectively, may be any suitable delay duration, but in some embodiments control circuit 20 may be configured to control the delay duration. t ₁ and t ₂ can be set to 25% and 75% of the pulse width of the modified digital input signal DIG_IN', respectively.

또한, 전술한 내용은 차동 입력 신호 및 차동 이득 탭들의 쌍들의 사용을 고려하지만, 도 4 내지 도 9에 예시된 시스템들 및 방법들과 이에 대한 설명은, 단일 종단 탭들 각각이 상이한 지연을 갖는 것을 포함하여 각각이 지연을 갖는 복수의 단일 종단 탭들의 입력 네트워크에도 적용될 수 있다.Additionally, while the foregoing contemplates the use of differential input signals and pairs of differential gain taps, the systems and methods illustrated in Figures 4-9 and their descriptions recognize that each of the single-ended taps has a different delay. It can also be applied to an input network of multiple single-ended taps, each with a delay.

본 명세서에 사용된 바와 같이, 두 개 이상의 요소들이 서로 "연결된" 것으로 언급되는 경우, 이러한 용어는 해당되는 경우 그러한 두 개 이상의 요소들이 간접적으로 또는 직접적으로 개입 요소들의 유무에 관계 없이 연결되거나 전자 통신 또는 기계적 통신 상태에 있음을 나타낸다.As used herein, when two or more elements are referred to as being "connected" to one another, such term, as applicable, means that such two or more elements are connected, indirectly or directly, with or without intervening elements, or through electronic communication. Or, it indicates that it is in a state of mechanical communication.

이 개시 내용은 당업자가 이해할 수 있는 본 명세서의 예시적인 실시예들에 대한 모든 변경들, 치환들, 변화들, 개조들 및 정정들을 포함한다. 유사하게, 적절한 경우, 첨부된 청구범위는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시예들에 대한 모든 변경들, 대체들, 변화들, 개조들 및 정정들을 포함한다. 또한, 첨부된 청구범위에서 특정 기능을 수행하도록 적응, 배열, 가능, 구성, 인에이블, 작동 가능 또는 동작 가능한 장치들, 시스템 또는 장치 또는 시스템의 구성요소에 대한 참조는 해당 장치, 시스템 또는 구성요소가 그렇게 적응, 배열, 가능, 구성, 인에이블, 작동 가능 또는 동작 가능한, 해당 장치 또는 특정 기능이 활성화, 켜짐 또는 잠금 해제되었는지의 여부에 관계없이 해당 장치, 시스템 또는 구성요소를 포함한다. 따라서, 본 개시의 범위를 벗어나지 않고 본 명세서에 설명된 시스템들, 장치들 및 방법들에 대한 수정들, 추가들 또는 생략들이 이루어질 수 있다. 예를 들어, 시스템들 및 장치들의 구성요소들은 통합되거나 분리될 수 있다. 더욱이, 본 명세서에 개시된 시스템들 및 장치들의 동작들은 더 많거나, 더 적거나, 다른 구성요소들에 의해 수행될 수 있으며, 설명된 방법은 더 많거나, 더 적거나, 다른 단계들을 포함할 수 있다. 추가적으로, 단계들은 임의의 적절한 순서로 수행될 수 있다. 이 문서에서 사용된 "각각"은 세트의 각 멤버 또는 집합의 하위 집합의 각 멤버를 의미한다.This disclosure includes all changes, substitutions, changes, modifications and corrections to the exemplary embodiments herein that may be understood by those skilled in the art. Similarly, where appropriate, the appended claims include all modifications, substitutions, variations, modifications and modifications to the exemplary embodiments herein that may be understood by those skilled in the art. Additionally, in the appended claims, reference to a device, system, or component of a device or system that is adapted, arranged, capable, configured, enabled, operable, or operable to perform a particular function refers to that device, system, or component. includes any device, system, or component that is so adapted, arranged, capable, configured, enabled, operable, or operable, whether or not the device or particular feature is activated, turned on, or unlocked. Accordingly, modifications, additions, or omissions may be made to the systems, devices, and methods described herein without departing from the scope of the present disclosure. For example, components of systems and devices may be integrated or separate. Moreover, the operations of the systems and devices disclosed herein may be performed by more, fewer, or different components, and the methods described may include more, fewer, or different steps. there is. Additionally, the steps may be performed in any suitable order. As used in this document, “each” means each member of a set or each member of a subset of a set.

예시적인 실시예들이 도면들에 도시되고 아래에 설명되지만, 본 개시의 원리들은 현재 알려져 있는지의 여부와 관계없이 임의의 수의 기술들을 사용하여 구현될 수 있다. 본 개시는 도면들에 예시되고 위에서 설명된 예시적인 구현들 및 기술들에 결코 제한되어서는 안된다.Although example embodiments are shown in the drawings and described below, the principles of the present disclosure may be implemented using any number of techniques, whether or not currently known. This disclosure is in no way limited to the example implementations and techniques illustrated in the drawings and described above.

달리 구체적으로 언급하지 않는 한, 도면들에 도시된 물품들은 반드시 일정한 비율로 그려진 것은 아니다.Unless specifically stated otherwise, items shown in the drawings are not necessarily drawn to scale.

본 명세서에 인용된 모든 예들 및 조건적 언어는 독자가 본 개시 내용 및 본 기술을 발전시키기 위해 발명자에 의해 기여된 개념들을 이해하는 데 도움을 주기 위한 교육적 목적들을 위한 것이며, 구체적으로 인용된 그러한 예들 및 조건들에 제한되지 않는 것으로 해석된다. 본 개시의 실시예들이 상세히 설명되었지만, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경들, 치환들 및 변형들이 이루어질 수 있다는 것이 이해되어야 한다.All examples and conditional language cited herein are for educational purposes to help the reader understand the disclosure and the concepts contributed by the inventor to advance the technology, with those examples specifically cited. and are interpreted as not limited to the conditions. Although embodiments of the disclosure have been described in detail, it should be understood that various changes, substitutions, and modifications may be made without departing from the spirit and scope of the disclosure.

위에 특정 이점들이 열거되었지만, 다양한 실시예들은 열거된 이점들 중 일부 또는 전부를 포함할 수 있거나 전혀 포함하지 않을 수 있다. 추가적으로, 전술한 도면들 및 설명을 검토한 후 당업자에게는 다른 기술적 이점들이 쉽게 명백해질 수 있다.Although specific advantages are listed above, various embodiments may include some, all, or none of the listed advantages. Additionally, other technical advantages may become readily apparent to those skilled in the art after reviewing the foregoing drawings and description.

특허청과 본 출원에 대해 발행된 모든 특허의 독자들이 여기에 첨부된 청구항들을 해석하는 데 도움을 주기 위해, 출원인들은 특정 청구항에서 "하기 위한 수단" 또는 "하기 위한 단계"라는 단어들이 명시적으로 사용되지 않는 한, 첨부된 청구항들 또는 청구항 요소들에 35 U.S.C. § 112(f)를 적용하려는 의도가 없음을 유의해야 한다.To assist the Patent Office and readers of any patents issued on this application in interpreting the claims appended hereto, applicants have explicitly used the words "means for" or "steps for doing" in certain claims. Unless the appended claims or claim elements are within the meaning of 35 U.S.C. It should be noted that there is no intent to apply § 112(f).

Claims (8)

디지털-아날로그 컨버터에 있어서,
적분기;
복수의 병렬 탭들을 포함하는 입력 네트워크로서, 복수의 병렬 탭들의 각 멤버는 신호 지연을 가져서 복수의 병렬 탭들의 멤버들의 신호 지연들 중 적어도 2개가 서로 다르며, 복수의 병렬 탭들의 각 멤버는 디지털-아날로그 컨버터의 입력과 적분기의 입력 사이에 연결되는, 상기 입력 네트워크; 및
입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들의 특정 멤버들을 선택적으로 활성화 및 비활성화하도록 구성되는 제어 회로를 포함하고, 제어 회로는 짝수의 멤버들을 한번에 활성화하고, 상기 활성화된 멤버들 중 절반은 제 1 그룹에 있고 상기 활성화된 멤버들 중 절반은 제 2 그룹에 있는, 디지털-아날로그 컨버터.In a digital-analog converter,
integrator;
An input network comprising a plurality of parallel taps, wherein each member of the plurality of parallel taps has a signal delay such that at least two of the signal delays of the members of the plurality of parallel taps are different from each other, and each member of the plurality of parallel taps has a digital- the input network connected between the input of the analog converter and the input of the integrator; and
a control circuit configured to selectively activate and deactivate specific members of the plurality of parallel taps to control the analog gain of the digital-to-analog converter by programming the effective input resistance of the input network, wherein the control circuit is configured to selectively activate and deactivate specific members of the plurality of parallel taps at a time; Activating, wherein half of the activated members are in a first group and half of the activated members are in a second group. 제 1 항에 있어서, 제1 그룹과 제2 그룹은 디지털-아날로그 컨버터에 의해 수신된 입력 신호와 디지털-아날로그 컨버터의 다운스트림의 구성요소의 출력과의 매칭을 용이하게 하기 위해 각각의 신호 지연들 측면에서 시간적으로 서로 분리되는, 디지털-아날로그 컨버터.2. The method of claim 1, wherein the first group and the second group each have signal delays to facilitate matching the input signal received by the digital-to-analog converter with the output of a component downstream of the digital-to-analog converter. Digital-to-analog converters that are laterally and temporally separated from each other. 제 1 항 또는 제 2 항에 있어서, 제어 회로는 또한 아날로그 이득을 수정하기 위해 복수의 병렬 탭들의 추가 멤버를 활성화 또는 비활성화할 때, 제 1 그룹의 제 1 중심과 제 2 그룹의 제 2 중심 사이의 지속기간을 감소시키는 탭 지연들과 지속기간을 증가시키는 탭 지연들 사이에서 교호하는, 디지털-아날로그 컨버터.3. The method of claim 1 or 2, wherein the control circuit is further configured to adjust the analog gain between the first center of the first group and the second center of the second group when activating or deactivating additional members of the plurality of parallel taps. A digital-to-analog converter that alternates between tap delays that decrease the duration and tap delays that increase the duration. 제 3 항에 있어서, 제어 회로는 또한 디지털-아날로그 컨버터에 의해 수신된 입력 신호의 펄스 폭의 대략 25% 및 입력 신호의 펄스 폭의 대략 75%로 제 1 중심을 유지하도록 구성되는, 디지털-아날로그 컨버터.4. The digital-to-analog converter of claim 3, wherein the control circuit is further configured to maintain the first center at approximately 25% of the pulse width of the input signal received by the digital-to-analog converter and approximately 75% of the pulse width of the input signal. converter. 적분기 및 복수의 병렬 탭들을 포함하는 입력 네트워크를 갖는 디지털-아날로그 컨버터에서, 복수의 병렬 탭들의 각 멤버는 신호 지연을 가져서 복수의 병렬 탭들의 멤버들의 신호 지연들 중 적어도 2개가 서로 다르며, 복수의 병렬 탭들의 각 멤버는 디지털-아날로그 컨버터의 입력과 적분기의 입력 사이에 연결되는, 방법에 있어서,
입력 네트워크의 유효 입력 저항을 프로그래밍하여 디지털-아날로그 컨버터의 아날로그 이득을 제어하기 위해 복수의 병렬 탭들의 특정 멤버들을 선택적으로 활성화 및 비활성화하는 단계를 포함하고, 짝수의 멤버들은 한번에 활성화되고, 상기 활성화된 멤버들 중 절반은 제 1 그룹에 있고 상기 활성화된 멤버들 중 절반은 제 2 그룹에 있는, 방법.In a digital-to-analog converter having an input network including an integrator and a plurality of parallel taps, each member of the plurality of parallel taps has a signal delay such that at least two of the signal delays of the members of the plurality of parallel taps are different from each other, and Each member of the parallel taps is connected between an input of a digital-to-analog converter and an input of an integrator, comprising:
selectively activating and deactivating certain members of the plurality of parallel taps to control the analog gain of the digital-to-analog converter by programming an effective input resistance of the input network, wherein an even number of members are activated at a time, and the activated wherein half of the members are in a first group and half of the activated members are in a second group. 제 5 항에 있어서, 제 1 그룹과 제 2 그룹은 디지털-아날로그 컨버터에 의해 수신된 입력 신호와 및 디지털-아날로그 컨버터의 다운스트림의 구성요소의 출력과의 매칭을 용이하게 하기 위해 각각의 신호 지연들 측면에서 시간적으로 서로 분리되는, 방법.6. The method of claim 5, wherein the first group and the second group each have a signal delay to facilitate matching the input signal received by the digital-to-analog converter and the output of a component downstream of the digital-to-analog converter. ways that are temporally separated from each other in terms of fields. 제 5 항 또는 제 6 항에 있어서, 아날로그 이득을 수정하기 위해 복수의 병렬 탭들의 추가 멤버들을 활성화 또는 비활성화할 때, 제 1 그룹의 제 1 중심과 제 2 그룹의 제 2 중심 사이의 지속기간을 감소시키는 탭 지연들과 지속기간을 증가시키는 탭 지연들 사이에서 교호하는 단계를 더 포함하는, 방법.7. The method of claim 5 or 6, wherein when activating or deactivating additional members of the plurality of parallel taps to modify the analog gain, the duration between the first center of the first group and the second center of the second group is The method further comprising alternating between decreasing tap delays and increasing duration. 제 7 항에 있어서, 디지털-아날로그 컨버터에 의해 수신된 입력 신호의 펄스 폭의 대략 25% 및 입력 신호의 펄스 폭의 대략 75%로 제 1 중심을 유지하는 단계를 더 포함하는, 방법.
8. The method of claim 7, further comprising maintaining the first center at approximately 25% of the pulse width of the input signal received by the digital-to-analog converter and approximately 75% of the pulse width of the input signal.