KR20240087315A - Pixel circuit and display device including the same - Google Patents

Abstract

픽셀 회로와 이를 포함한 표시장치가 개시된다. 본 발명의 픽셀 회로는 데이터 전압이 인가되는 제1 노드; 픽셀 구동 전압이 인가되는 제1 정전압 노드; 상기 픽셀 구동 전압이 인가되는 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제1 정전압이 인가되는 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 제4 노드에 연결된 애노드 전극과 픽셀 기저 전압이 인가되는 캐소드 전극을 포함한 발광 소자; 제1 게이트 신호에 응답하여 상기 제1 노드를 상기 제2 노드에 연결하는 제1 스위치 소자; 제2 게이트 신호에 응답하여 상기 제2 노드를 제2 정전압이 인가되는 제5 노드에 연결하는 제2 스위치 소자; 상기 제1 게이트 신호에 응답하여 상기 제3 노드를 상기 제4 노드에 연결하는 제3 스위치 소자; 상기 제1 노드와 상기 제5 노드 사이에 연결된 제1 커패시터; 및 상기 제3 노드와 상기 제5 노드 사이에 연결된 제2 커패시터를 포함한다.A pixel circuit and a display device including the same are disclosed. The pixel circuit of the present invention includes a first node to which a data voltage is applied; a first constant voltage node to which a pixel driving voltage is applied; a driving element including a first electrode to which the pixel driving voltage is applied, a gate electrode connected to a second node, and a second electrode connected to a third node to which the first constant voltage is applied; A light emitting device including an anode electrode connected to a fourth node and a cathode electrode to which a pixel base voltage is applied; a first switch element connecting the first node to the second node in response to a first gate signal; a second switch element connecting the second node to a fifth node to which a second constant voltage is applied in response to a second gate signal; a third switch element connecting the third node to the fourth node in response to the first gate signal; a first capacitor connected between the first node and the fifth node; and a second capacitor connected between the third node and the fifth node.

Description

픽셀 회로와 이를 포함한 표시장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}Pixel circuit and display device including the same {PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 픽셀 회로와 이를 포함한 표시장치에 관한 것이다.The present invention relates to a pixel circuit and a display device including the same.

전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.Electroluminescence displays can be divided into inorganic light emitting displays and organic light emitting displays depending on the material of the light emitting layer. The active matrix type organic light emitting display device includes an organic light emitting diode (hereinafter referred to as “OLED”) that emits light on its own, has a fast response speed, and has high luminous efficiency, brightness, and viewing angle. There is an advantage. Organic light emitting displays have OLEDs (Organic Light Emitting Diodes, called “OLEDs”) formed in each pixel. Organic light emitting displays not only have a fast response speed and excellent luminous efficiency, brightness, and viewing angle, but also produce black gradations. Because it can be expressed in complete black, the contrast ratio and color reproduction rate are excellent.

유기 발광 표시장치의 픽셀들은 OLED를 구동하기 위한 구동 소자와, 구동 소자에 연결된 커패시터를 포함한 픽셀 회로를 포함한다. 이러한 픽셀 회로는 구동 소자의 문턱 전압을 센싱하여 보상하기 위한 내부 보상회로를 포함할 수 있다. 이러한 픽셀 회로에서 구동 소자의 문턱 전압 센싱과 데이터 전압이 하나의 커패시터에 저장하게 되는데, 이는 화면 상에 재현된 영상에서 크로스토크(Crosstalk)가 시인되는 문제를 초래할 수 있다. 또한, 픽셀 데이터를 기입하는 데이터 전압 충전시에 구동 소자의 소스 전극이 플로팅(Floating)된다. 픽셀 데이터를 픽셀들에 기입하기 위하여 데이터 전압이 픽셀 회로의 커패시터에 충전될 때, 구동 소자의 소스 전극이 변동되면 크로스토크가 시인될 뿐 아니라 소스 팔로우 손실(Source follow loss)이 초래된다. 소스 팔로우 손실은 구동 소자의 게이트-소스간 전압(Vgs)이 감소되어 발광 소자의 휘도가 낮아진다. Pixels of an organic light emitting display device include a pixel circuit including a driving element for driving an OLED and a capacitor connected to the driving element. This pixel circuit may include an internal compensation circuit for sensing and compensating the threshold voltage of the driving element. In such a pixel circuit, the threshold voltage sensing of the driving element and the data voltage are stored in one capacitor, which may cause a problem in which crosstalk is visible in the image reproduced on the screen. Additionally, when charging the data voltage for writing pixel data, the source electrode of the driving element floats. When the data voltage is charged to the capacitor of the pixel circuit to write pixel data to the pixels, if the source electrode of the driving element changes, crosstalk is recognized and source follow loss occurs. Source follow loss reduces the voltage (Vgs) between the gate and source of the driving device, lowering the luminance of the light emitting device.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.The present invention aims to solve the above-described needs and/or problems.

본 발명은 소스 팔로워 손실이 없고 재현 영상에서 크로스토크가 보이는 현상을 방지할 수 있는 픽셀 회로와 이를 포함한 표시장치를 제공한다.The present invention provides a pixel circuit that has no source follower loss and can prevent crosstalk from appearing in a reproduced image, and a display device including the same.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem of the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 발명의 일 실시예에 따른 픽셀 회로는 데이터 전압이 인가되는 제1 노드; 픽셀 구동 전압이 인가되는 제1 정전압 노드; 상기 픽셀 구동 전압이 인가되는 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제1 정전압이 인가되는 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 제4 노드에 연결된 애노드 전극과 픽셀 기저 전압이 인가되는 캐소드 전극을 포함한 발광 소자; 제1 게이트 신호에 응답하여 상기 제1 노드를 상기 제2 노드에 연결하는 제1 스위치 소자; 제2 게이트 신호에 응답하여 상기 제2 노드를 제2 정전압이 인가되는 제5 노드에 연결하는 제2 스위치 소자; 상기 제1 게이트 신호에 응답하여 상기 제3 노드를 상기 제4 노드에 연결하는 제3 스위치 소자; 상기 제1 노드와 상기 제5 노드 사이에 연결된 제1 커패시터; 및 상기 제3 노드와 상기 제5 노드 사이에 연결된 제2 커패시터를 포함한다.A pixel circuit according to an embodiment of the present invention includes a first node to which a data voltage is applied; a first constant voltage node to which a pixel driving voltage is applied; a driving element including a first electrode to which the pixel driving voltage is applied, a gate electrode connected to a second node, and a second electrode connected to a third node to which the first constant voltage is applied; A light emitting device including an anode electrode connected to a fourth node and a cathode electrode to which a pixel base voltage is applied; a first switch element connecting the first node to the second node in response to a first gate signal; a second switch element connecting the second node to a fifth node to which a second constant voltage is applied in response to a second gate signal; a third switch element connecting the third node to the fourth node in response to the first gate signal; a first capacitor connected between the first node and the fifth node; and a second capacitor connected between the third node and the fifth node.

상기 제2 노드에 상기 제2 정전압이 인가되고 상기 제3 노드에 상기 제1 정전압이 인가되어 상기 픽셀 회로가 초기화됨과 동시에 상기 제1 노드에 상기 데이터 전압이 인가되는 픽셀 회로A pixel circuit in which the second constant voltage is applied to the second node and the first constant voltage is applied to the third node to initialize the pixel circuit and at the same time the data voltage is applied to the first node.

상기 제2 노드에 상기 제2 정전압이 인가되고 상기 제3 노드에 상기 제1 정전압이 인가되어 상기 픽셀 회로가 초기화됨과 동시에 상기 제1 노드에 상기 데이터 전압이 인가된다. The second constant voltage is applied to the second node and the first constant voltage is applied to the third node to initialize the pixel circuit, and at the same time, the data voltage is applied to the first node.

상기 데이터 전압이 상기 제1 커패시터에 저장된 후에 상기 구동 소자의 문턱 전압이 상기 제2 커패시터에 저장된다. After the data voltage is stored in the first capacitor, the threshold voltage of the driving element is stored in the second capacitor.

상기 제2 게이트 신호의 전압이 제1 기간 및 제2 기간에 게이트 온 전압으로 발생되고, 제3 기간에 게이트 오프 전압이다. 상기 제1 게이트 신호의 전압이 상기 제1 기간 및 상기 제2 기간에 게이트 오프 전압으로 발생되고, 상기 제3 기간에 상기 게이트 온 전압이다. 상기 제1 내지 제3 스위치 소자들이 상기 게이트 온 전압에 응답하여 턴-오되고, 상기 게이트 오프 전압에 따라 턴-오프된다. The voltage of the second gate signal is generated as a gate-on voltage in the first and second periods, and is a gate-off voltage in the third period. The voltage of the first gate signal is generated as a gate-off voltage in the first period and the second period, and is the gate-on voltage in the third period. The first to third switch elements are turned on in response to the gate-on voltage and turned off in response to the gate-off voltage.

상기 픽셀 회로는 제3 게이트 신호에 응답하여 상기 데이터 전압을 상기 제1 노드에 공급하는 제4 스위치 소자; 상기 제2 게이트 신호에 응답하여 상기 제2 정전압을 상기 제5 노드에 공급하는 제5 스위치 소자; 및 제4 게이트 신호에 응답하여 상기 제2 정전압을 상기 제3 노드에 공급하는 제6 스위치 소자를 더 포함한다. 상기 제1 내지 제6 스위치 소자들이 게이트 온 전압에 응답하여 턴-오되고, 게이트 오프 전압에 따라 턴-오프된다. The pixel circuit includes a fourth switch element that supplies the data voltage to the first node in response to a third gate signal; a fifth switch element supplying the second constant voltage to the fifth node in response to the second gate signal; and a sixth switch element that supplies the second constant voltage to the third node in response to a fourth gate signal. The first to sixth switch elements are turned on in response to the gate-on voltage and turned off in response to the gate-off voltage.

상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제2 스위치 소자는 상기 제5 노드에 연결된 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제3 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한다. 상기 제4 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함한다. 상기 제5 스위치 소자는 상기 제2 정전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함한다. 상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 정전압이 인가되는 제2 전극을 포함한다.The first switch element includes a first electrode connected to the first node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the second node. The second switch element includes a first electrode connected to the fifth node, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node. The third switch element includes a first electrode connected to the third node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the fourth node. The fourth switch element includes a first electrode to which the data voltage is applied, a gate electrode to which the third gate signal is applied, and a second electrode connected to the first node. The fifth switch element includes a first electrode to which the second constant voltage is applied, a gate electrode to which the second gate signal is applied, and a second electrode connected to the fifth node. The sixth switch element includes a first electrode connected to the third node, a gate electrode to which the fourth gate signal is applied, and a second electrode to which the first constant voltage is applied.

상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함한다. 상기 제1 기간 동안, 상기 제2 내지 제4 게이트 신호들의 전압은 상기 게이트 온 전압이고, 상기 제1 게이트 신호의 전압이 상기 게이트 오프 전압이다. 상기 제2 기간 동안, 상기 제2 게이트 신호는 상기 게이트 온 전압이고, 상기 제1, 제3 및 제4 게이트 신호들의 전압이 상기 게이트 오프 전압이다. 상기 제3 기간 동안, 상기 제1 게이트 신호의 전압이 상기 게이트 온 전압이고, 상기 제2 내지 제4 게이트 신호들의 전압이 상기 게이트 오프 전압이다. The driving period of the pixel circuit includes a first period, a second period, and a third period. During the first period, the voltage of the second to fourth gate signals is the gate-on voltage, and the voltage of the first gate signal is the gate-off voltage. During the second period, the second gate signal is the gate-on voltage, and the voltages of the first, third, and fourth gate signals are the gate-off voltage. During the third period, the voltage of the first gate signal is the gate-on voltage, and the voltages of the second to fourth gate signals are the gate-off voltage.

상기 픽셀 회로는 제3 게이트 신호에 응답하여 상기 데이터 전압을 상기 제1 노드에 공급하는 제4 스위치 소자; 상기 제2 게이트 신호에 응답하여 상기 제2 정전압을 상기 제2 노드에 공급하는 제5 스위치 소자; 및 제4 게이트 신호에 응답하여 상기 제2 정전압을 상기 제3 노드에 공급하는 제6 스위치 소자를 더 포함한다. 상기 제1 내지 제6 스위치 소자들이 게이트 온 전압에 응답하여 턴-오되고, 게이트 오프 전압에 따라 턴-오프된다. The pixel circuit includes a fourth switch element that supplies the data voltage to the first node in response to a third gate signal; a fifth switch element supplying the second constant voltage to the second node in response to the second gate signal; and a sixth switch element that supplies the second constant voltage to the third node in response to a fourth gate signal. The first to sixth switch elements are turned on in response to the gate-on voltage and turned off in response to the gate-off voltage.

상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제2 스위치 소자는 상기 제5 노드에 연결된 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제3 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한다. 상기 제4 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함한다. 상기 제5 스위치 소자는 상기 제2 정전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한다. 상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 정전압이 인가되는 제2 전극을 포함한다. The first switch element includes a first electrode connected to the first node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the second node. The second switch element includes a first electrode connected to the fifth node, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node. The third switch element includes a first electrode connected to the third node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the fourth node. The fourth switch element includes a first electrode to which the data voltage is applied, a gate electrode to which the third gate signal is applied, and a second electrode connected to the first node. The fifth switch element includes a first electrode to which the second constant voltage is applied, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node. The sixth switch element includes a first electrode connected to the third node, a gate electrode to which the fourth gate signal is applied, and a second electrode to which the first constant voltage is applied.

본 발명의 표시장치는 상기 픽셀 회로를 포함한다.The display device of the present invention includes the above pixel circuit.

본 발명은 픽셀 회로에 픽셀 데이터가 기입되는 단계에서 주요 노드들이 플로팅되지 않기 때문에 커패시터 커플링을 통한 제1 내지 제3 노드들의 전압 변동을 방지할 수 있다.In the present invention, since major nodes do not float during the stage of writing pixel data to the pixel circuit, voltage fluctuations in the first to third nodes through capacitor coupling can be prevented.

본 발명은 데이터 전압이 충전되는 커패시터와, 구동 소자의 문턱 전압을 센싱하기 위한 커패시터를 분리하고, 구동 소자의 문턱 전압 센싱 전에 데이터 전압이 인가되게 하고 이와 동기하여 제3 노드에 정전압을 인가함으로써 표시패널에 재현된 영상에서 크로스토크가 시인되는 현상을 방지할 수 있다. The present invention separates the capacitor for charging the data voltage and the capacitor for sensing the threshold voltage of the driving element, allows the data voltage to be applied before sensing the threshold voltage of the driving element, and applies a constant voltage to the third node in synchronization with this to display the display. It is possible to prevent crosstalk from being recognized in images reproduced on the panel.

본 발명은 픽셀들에 픽셀 데이터를 기입하기 위하여 픽셀 회로에 데이터 전압을 충전할 때, 소스 팔로우 손실을 방지하여 픽셀 데이터의 계조값에 대응하는 목표 휘도로 픽셀들을 구동할 수 있고 픽셀들의 휘도 저하를 방지할 수 있다.The present invention prevents source follower loss when charging a data voltage in a pixel circuit to write pixel data to pixels, drives the pixels with a target luminance corresponding to the grayscale value of the pixel data, and prevents a decrease in the luminance of the pixels. It can be prevented.

본 발명은 고휘도 모드로 픽셀들을 구동할 때 픽셀 회로에서 소스 팔로우 손실이 없기 때문에 데이터 전압의 동적 범위가 낮아질 수 있고 데이터 구동회로의 소비 전력을 줄일 수 있다. In the present invention, when driving pixels in high brightness mode, there is no source follower loss in the pixel circuit, so the dynamic range of the data voltage can be lowered and the power consumption of the data driving circuit can be reduced.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

도 1은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 2는 도 1에 도시된 픽셀 회로에 데이터 전압이 인가될 때 제1 내지 제3 노드들의 전압을 보여 주는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 4는 도 3에 도시된 픽셀 회로에 인가되는 게이트 신호와 주요 노드들의 전압을 보여 주는 파형도이다.
도 5a 및 도 5b는 픽셀 회로의 제1 기간을 보여 주는 회로도와 파형도이다.
도 6a 및 도 56는 픽셀 회로의 제2 기간을 보여 주는 회로도와 파형도이다.
도 7a 및 도 7b는 픽셀 회로의 제3 기간을 보여 주는 회로도와 파형도이다.
도 8은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 9는 도 8에 도시된 픽셀 회로에 인가되는 게이트 신호와 주요 노드들의 전압을 보여 주는 파형도이다.
도 10은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 11은 도 10에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.
도 12는 표시패널의 화면 상에 크로스토크 패턴에서 픽셀 데이터의 데이터 전압이 픽셀 회로에 충전될 때 제3 노드 전압 변동으로 인하여 시인되는 라인 크로스토크를 보여 주는 도면이다.
도 13은 표시패널의 화면 상에 크로스토크 패턴에서 픽셀 데이터의 데이터 전압이 픽셀 회로에 충전될 때 제3 노드의 전압을 정전압으로 고정하여 라인 크로스토크 없는 화면을 구현한 예를 보여 주는 도면이다.1 is a circuit diagram showing a pixel circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing voltages of first to third nodes when a data voltage is applied to the pixel circuit shown in FIG. 1.
Figure 3 is a circuit diagram showing a pixel circuit according to a second embodiment of the present invention.
FIG. 4 is a waveform diagram showing the gate signal applied to the pixel circuit shown in FIG. 3 and the voltages of main nodes.
5A and 5B are circuit diagrams and waveform diagrams showing the first period of the pixel circuit.
6A and 56 are circuit diagrams and waveform diagrams showing the second period of the pixel circuit.
7A and 7B are circuit diagrams and waveform diagrams showing the third period of the pixel circuit.
Figure 8 is a circuit diagram showing a pixel circuit according to a third embodiment of the present invention.
FIG. 9 is a waveform diagram showing the gate signal applied to the pixel circuit shown in FIG. 8 and the voltages of main nodes.
Figure 10 is a block diagram showing a display device according to an embodiment of the present invention.
FIG. 11 is a cross-sectional view showing the cross-sectional structure of the display panel shown in FIG. 10.
FIG. 12 is a diagram showing line crosstalk that is visible due to a third node voltage change when the data voltage of pixel data in the crosstalk pattern on the screen of the display panel is charged to the pixel circuit.
FIG. 13 is a diagram showing an example of implementing a screen without line crosstalk by fixing the voltage of the third node to a constant voltage when the data voltage of pixel data in the crosstalk pattern on the screen of the display panel is charged to the pixel circuit.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms. The embodiments only serve to ensure that the disclosure of the present invention is complete, and those skilled in the art will be able to understand the present invention. It is provided to completely inform the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shape, size, ratio, angle, number, etc. shown in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown in the drawings. Like reference numerals refer to substantially like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.

본 명세서 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When “provides,” “includes,” “has,” “consists of,” etc. mentioned in this specification are used, other parts may be added unless ‘only’ is used. If a component is expressed in the singular, it may be interpreted as plural unless specifically stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.

'~ 상에', '~ 상부에', '~ 하부에', '~ 옆에', '~ 연결 또는 결합(connect, couple)', 교차(crossing, intersecting) 등과 같이 두 구성요소들 간에 위치 관계와 상호 연결 관계가 설명되는 경우, '바로' 또는 '직접'과 같은 언급이 없는 한 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. Position between two components, such as 'on', 'on top', 'on the bottom', 'next to', '~ connect, couple', crossing, intersecting, etc. When relationships and interconnections are described, one or more other components may be interposed between the components, unless reference is made to 'immediately' or 'directly'.

'~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 시간축 상에서 연속적이지 않을 수 있다. If a temporal relationship is described as 'after', 'successfully after', 'after', 'before', etc., it may not be continuous on the time axis unless 'immediately' or 'directly' is used. .

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. First, second, etc. may be used to distinguish components, but the function or structure of these components is not limited by the ordinal number or component name in front of the component.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be partially or fully combined or combined with each other, and various technological interconnections and drives are possible. Each embodiment may be implemented independently of each other or may be implemented together in a related relationship.

픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 복수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다. Each pixel is divided into a plurality of subpixels of different colors to implement color, and each subpixel includes a transistor used as a switch element or driving element. These transistors can be implemented as TFTs (Thin Film Transistors).

표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동 회로와, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동 회로 등을 포함한다.The driving circuit of the display device writes pixel data of the input image into pixels. The driving circuit of the flat panel display device includes a data driving circuit that supplies data signals to the data lines, and a gate driving circuit that supplies gate signals to the gate lines.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. 이하에서, 픽셀 회로와 게이트 구동 회로를 구성하는 트랜지스터들은 Oxide TFT로 구현된 n 채널 Oxide TFT로 구현된 예를 중심으로 설명되나 본 발명은 이에 한정되지 않는다.In the display device of the present invention, the pixel circuit and the gate driving circuit may include a plurality of transistors. The transistor may be an Oxide TFT containing an oxide semiconductor or a LTPS TFT containing Low Temperature Poly Silicon (LTPS). Hereinafter, the transistors constituting the pixel circuit and the gate driving circuit will be described focusing on an example implemented as an n-channel oxide TFT, but the present invention is not limited thereto.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.A transistor is a three-electrode device including a gate, source, and drain. The source is an electrode that supplies carriers to the transistor. Within the transistor, carriers begin to flow from the source. The drain is the electrode through which carriers exit the transistor. In a transistor, the flow of carriers flows from the source to the drain. In the case of an n-channel transistor, because the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. In an n-channel transistor, the direction of current flows from the drain to the source. In the case of a p-channel transistor, since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-channel transistor, current flows from the source to the drain because holes flow from the source to the drain. It should be noted that the source and drain of a transistor are not fixed. For example, the source and drain may change depending on the applied voltage. Therefore, the invention is not limited by the source and drain of the transistor. In the following description, the source and drain of the transistor will be referred to as first and second electrodes.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다. The gate signal can swing between Gate On Voltage and Gate Off Voltage. The transistor turns on in response to the gate on voltage, while it turns off in response to the gate off voltage. In the case of an n-channel transistor, the gate-on voltage may be the gate high voltage (Gate High Voltage, VGH), and the gate-off voltage may be the gate low voltage (VGL). In the case of a p-channel transistor, the gate-on voltage may be the gate low voltage (VGL) and the gate-off voltage may be the gate high voltage (VGH).

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다. 또한, 이하의 실시예와 청구범위에서 구성 요소나 신호의 명칭으로 본 발명이 제한되지 않는다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings. In the following embodiments, the display device will be described focusing on the organic light emitting display device, but the present invention is not limited thereto. Additionally, the present invention is not limited by the names of components or signals in the following examples and claims.

도 1은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 2는 도 1에 도시된 픽셀 회로에 데이터 전압이 인가될 때 주요 노드들의 전압을 보여 주는 도면이다. 1 is a circuit diagram showing a pixel circuit according to a first embodiment of the present invention. FIG. 2 is a diagram showing the voltages of major nodes when a data voltage is applied to the pixel circuit shown in FIG. 1.

도 1 및 도 2를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T3), 제1 커패시터(Cst1), 및 제2 커패시터(Cst2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T3)은 n 채널 Oxide TFT로 구현될 수 있다. 1 and 2, the pixel circuit includes a light emitting element (EL), a driving element (DT) for driving the light emitting element (EL), a plurality of switch elements (T1 to T3), a first capacitor (Cst1), and a second capacitor (Cst2). The driving element (DT) and switch elements (T1 to T3) can be implemented as n-channel oxide TFT.

픽셀 회로는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과, 게이트 신호들(INT, EM)이 인가되는 게이트 라인들에 연결된다. The pixel circuit is connected to a data line (DL) to which the data voltage (Vdata) is applied and gate lines to which gate signals (INT and EM) are applied.

픽셀 구동 전압(EVDD)은 데이터 전압(Vdata)의 최대 전압 보다 높고, 구동 소자(DT)가 포화(Saturation) 영역에서 동작할 수 있는 전압으로 설정된다. 픽셀 기저 전압(EVSS)과 초기화 전압(Vinit) 및 기준 전압(Vref)은 데이터 전압(Vdata)의 최소 전압 보다 낮고 0[V] 보다 높은 정전압으로 설정될 수 있다. 게이트 신호들(INIT, EM)은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙(Swing)하는 펄스로 발생된다. 게이트 신호의 게이트 온 전압(VGH, VEH)은 픽셀 구동 전압(EVDD) 보다 높은 전압으로 설정되고, 게이트 오프 전압(VGL, VEL)은 픽셀 기저 전압(EVSS) 보다 낮은 전압으로 설정될 수 있다. 본 발명의 경우, 픽셀 회로에서 소스 팔로우 손실이 없기 때문에 데이터 전압(Vdata)에서 최대 전압과 최소 전압 사이의 동적 범위(dynamic range)를 줄일 수 있다. 일 예로, 데이터 전압(Vdata)의 동적 범위는 4.7[V]~6.5[V]일 수 있으나 이에 한정되지 않는다. 정전압은 EVDD=16[V], EVSS=3[V], Vinit=3[V], Vref=0.5[V], VGH 및 VEH = 18[V]~24[V] 사의 전압, VGL 및 VEL = -6[V] ~ -12[V] 사이의 전압으로 설정될 수 있으나, 이에 한정되지 않는다. 발광 소자(EL)의 턴-온 전압(Voled)은 5[V]일 수 있으나 이에 한정되지 않는다.The pixel driving voltage EVDD is higher than the maximum voltage of the data voltage Vdata and is set to a voltage at which the driving element DT can operate in the saturation region. The pixel base voltage (EVSS), initialization voltage (Vinit), and reference voltage (Vref) may be set to a constant voltage lower than the minimum voltage of the data voltage (Vdata) and higher than 0 [V]. The gate signals (INIT, EM) are generated as pulses that swing between the gate-on voltage (VGH) and the gate-off voltage (VGL). The gate-on voltages (VGH, VEH) of the gate signal may be set to a voltage higher than the pixel driving voltage (EVDD), and the gate-off voltages (VGL, VEL) may be set to a voltage lower than the pixel base voltage (EVSS). In the case of the present invention, since there is no source follower loss in the pixel circuit, the dynamic range between the maximum and minimum voltages in the data voltage (Vdata) can be reduced. For example, the dynamic range of the data voltage (Vdata) may be 4.7 [V] to 6.5 [V], but is not limited thereto. The constant voltage is EVDD=16[V], EVSS=3[V], Vinit=3[V], Vref=0.5[V], VGH and VEH = voltages between 18[V] and 24[V], VGL and VEL = It can be set to a voltage between -6[V] and -12[V], but is not limited to this. The turn-on voltage (Voled) of the light emitting element (EL) may be 5 [V], but is not limited thereto.

발광 소자(EL)는 OLED로 구현될 수 있다. 발광 소자(EL)는 제4 노드(D)에 연결된 애노드 전극과, 픽셀 기저 전압(EVSS)이 인가되는 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 제3 스위치 소자(T3)가 턴-온될 때, 발광 소자(EL)의 애노드 전극은 제3 스위치 소자(T3)를 통해 제3 노드(C)에 연결된다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Light emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성된다. 이 때, 발광층(EML)에서 가시광이 방출된다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 연결된 커패시터를 포함할 수 있다. 발광 소자(EL)는 복수의 발광층들이 적층된 텐덤(Tandem) 구조일 수 있다. 텐덤 구조의 발광 소자(EL)는 픽셀의 휘도와 수명을 향상시킬 수 있다.The light emitting element (EL) can be implemented as OLED. The light emitting device EL includes an organic compound layer formed between an anode electrode connected to the fourth node D and a cathode electrode to which a pixel base voltage EVSS is applied. When the third switch element (T3) is turned on, the anode electrode of the light emitting element (EL) is connected to the third node (C) through the third switch element (T3). The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), a light emission layer (EML), an electron transport layer (ETL), and an electron injection layer. , EIL), but is not limited thereto. When voltage is applied to the anode and cathode electrodes of the light emitting device (EL), holes passing through the hole transport layer (HTL) and electrons passing through the electron transport layer (ETL) move to the light emitting layer (EML), forming excitons. At this time, visible light is emitted from the light emitting layer (EML). The light emitting element EL may include a capacitor connected between an anode electrode and a cathode electrode. The light emitting device (EL) may have a tandem structure in which a plurality of light emitting layers are stacked. A tandem-structured light emitting element (EL) can improve the brightness and lifespan of a pixel.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 픽셀 구동 전압(EVDD)이 인가되는 제1 전극, 제2 노드(B)에 연결된 게이트 전극, 및 제3 노드(C)에 연결된 제2 전극을 포함한다. 제2 전극은 구동 소자(DT)의 소스 전극이다. 따라서, 제3 노드(C)의 전압은 구동 소자(DT)의 소스 전압으로 해석될 수 있다.The driving element (DT) generates a current according to the gate-source voltage (Vgs) to drive the light emitting element (EL). The driving element DT includes a first electrode to which the pixel driving voltage EVDD is applied, a gate electrode connected to the second node B, and a second electrode connected to the third node C. The second electrode is the source electrode of the driving element DT. Accordingly, the voltage of the third node C can be interpreted as the source voltage of the driving element DT.

픽셀 데이터의 데이터 전압(Vdata)은 픽셀 회로의 제1 노드(A)에 인가된다. 초기화 전압(Vinit)은 픽셀 회로의 제5 노드(E)에 인가된다. 기준 전압(Vref)은 제3 노드(C)에 인가된다. 제1 커패시터(Cst1)는 제1 노드(A)와 제5 노드(E) 사이에 연결된다. 제2 커패시터(Cst2)는 제3 노드(C)와 제5 노드(E) 사이에 연결된다. 제1 및 제2 커패시터(Cst1, Cst2)는 서로 동일한 용량 또는 서로 다른 용량으로 설정될 수 있다.The data voltage (Vdata) of the pixel data is applied to the first node (A) of the pixel circuit. The initialization voltage Vinit is applied to the fifth node E of the pixel circuit. The reference voltage (Vref) is applied to the third node (C). The first capacitor (Cst1) is connected between the first node (A) and the fifth node (E). The second capacitor (Cst2) is connected between the third node (C) and the fifth node (E). The first and second capacitors Cst1 and Cst2 may be set to have the same capacity or different capacities.

제1 스위치 소자(T1)는 제1 게이트 신호(EM)의 게이트 온 전압(VEH)에 응답하여 턴-온된다. 제1 스위치 소자(T1)가 턴-온될 때 데이터 전압(Vdata)이 제2 노드(B)에 인가된다. 제1 스위치 소자(T1)는 데이터 전압(Vdata)이 인가되는 제1 노드(A)에 연결된 제1 전극, 제1 게이트 신호(EM)가 인가되는 게이트 전극, 및 제2 노드(B)에 연결된 제2 전극을 포함한다. The first switch element T1 is turned on in response to the gate-on voltage VEH of the first gate signal EM. When the first switch element (T1) is turned on, the data voltage (Vdata) is applied to the second node (B). The first switch element T1 has a first electrode connected to the first node A to which the data voltage Vdata is applied, a gate electrode to which the first gate signal EM is applied, and a second node connected to the second node B. Includes a second electrode.

제2 스위치 소자(T2)는 제2 게이트 신호(INIT)의 게이트 온 전압(VGH)에 응답하여 턴-온된다. 제2 스위치 소자(T2)가 턴-온될 때, 초기화 전압(Vinit)이 제2 노드(B)에 인가된다. 제2 스위치 소자(T2)는 초기화 전압(Vinit)이 인가되는 제5 노드(E)에 연결된 제1 전극, 제2 게이트 신호(INIT)가 인가되는 게이트 전극, 및 제2 노드(B)에 연결된 제2 전극을 포함한다. The second switch element T2 is turned on in response to the gate-on voltage VGH of the second gate signal INIT. When the second switch element T2 is turned on, the initialization voltage Vinit is applied to the second node B. The second switch element T2 has a first electrode connected to the fifth node E to which the initialization voltage Vinit is applied, a gate electrode to which the second gate signal INIT is applied, and connected to the second node B. Includes a second electrode.

제3 스위치 소자(T3)는 제1 게이트 신호(EM)의 게이트 온 전압(VEH)에 응답하여 턴-온된다. 제3 스위치 소자(T3)가 턴-온될 때, 제3 노드(C)가 제4 노드(D)에 연결된다. 제3 스위치 소자(T3)는 제3 노드(C)에 연결된 제1 전극, 제1 게이트 신호(EM)가 인가되는 게이트 전극, 및 제4 노드(D)에 연결된 제2 전극을 포함한다. The third switch element T3 is turned on in response to the gate-on voltage VEH of the first gate signal EM. When the third switch element (T3) is turned on, the third node (C) is connected to the fourth node (D). The third switch element T3 includes a first electrode connected to the third node C, a gate electrode to which the first gate signal EM is applied, and a second electrode connected to the fourth node D.

이 픽셀 회로에 데이터 전압(Vdata)이 인가됨과 동시에 픽셀 회로의 제2 및 제3 노드들(B, C)이 초기화된다. 이 때, 제1 게이트 신호(EM)의 전압은 게이트 오프 전압(VEL)으로 발생되고, 제2 게이트 신호(INIT)의 전압은 게이트 온 전압(VGH)으로 발생된다. 따라서, 픽셀 회로에 데이터 전압(Vdata)이 인가될 때 제1 및 제3 스위치 소자들(T1, T3)이 오프 상태이고 제2 스위치 소자(T2)가 턴-온된다. 픽셀 회로에 데이터 전압(Vdata)이 인가될 때, 도 2에 도시된 바와 같이 제1 노드(A)의 전압은 데이터 전압(Vdata)이고, 제2 노드(B)와 제3 노드(C)는 각각 초기화 전압(Vinit)과 기준 전압(Vref)으로 초기화된다. As soon as the data voltage Vdata is applied to the pixel circuit, the second and third nodes B and C of the pixel circuit are initialized. At this time, the voltage of the first gate signal (EM) is generated as the gate-off voltage (VEL), and the voltage of the second gate signal (INIT) is generated as the gate-on voltage (VGH). Accordingly, when the data voltage Vdata is applied to the pixel circuit, the first and third switch elements T1 and T3 are turned off and the second switch element T2 is turned on. When the data voltage (Vdata) is applied to the pixel circuit, as shown in FIG. 2, the voltage of the first node (A) is the data voltage (Vdata), and the second node (B) and third node (C) are They are initialized with an initialization voltage (Vinit) and a reference voltage (Vref), respectively.

이 픽셀 회로의 데이터 기입 단계와 초기화 단계가 동시에 이루어진 후에 구동 소자(DT)의 문턱 전압이 센싱된다. 데이터 기입 단계와 초기화 단계에서 데이터 전압(Vdata)이 제1 커패시터(Cst1)에 저장된 후에 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되어 제2 커패시터(Cst2)에 저장된다. After the data writing stage and initialization stage of this pixel circuit are performed simultaneously, the threshold voltage of the driving element (DT) is sensed. In the data writing step and the initialization step, after the data voltage Vdata is stored in the first capacitor Cst1, the threshold voltage Vth of the driving element DT is sampled and stored in the second capacitor Cst2.

도 3은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 4는 도 3에 도시된 픽셀 회로에 인가되는 게이트 신호와 주요 노드들의 전압을 보여 주는 파형도이다.Figure 3 is a circuit diagram showing a pixel circuit according to a second embodiment of the present invention. FIG. 4 is a waveform diagram showing the gate signal applied to the pixel circuit shown in FIG. 3 and the voltages of main nodes.

도 3 및 도 4를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T6), 제1 커패시터(Cst1), 및 제2 커패시터(Cst2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T6)은 n 채널 Oxide TFT로 구현될 수 있다. 3 and 4, the pixel circuit includes a light-emitting element (EL), a driving element (DT) that drives the light-emitting element (EL), a plurality of switch elements (T1 to T6), a first capacitor (Cst1), and a second capacitor (Cst2). The driving element (DT) and switch elements (T1 to T6) can be implemented as n-channel oxide TFT.

픽셀 회로는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)과, 게이트 신호들(EM, INIT, SCAN, SENSE)이 인가되는 게이트 라인들(G1~G4)에 연결된다. 픽셀 회로는 픽셀 구동 전압(EVDD)이 인가되는 정전압 노드(PL1), 픽셀 기저 전압(EVSS)이 인가되는 정전압 노드(PL2), 초기화 전압(Vinit)이 인가되는 정전압 노드(PL3), 기준 전압(Vref)이 인가되는 정전압 노드(PL4) 등 직류 전압(또는 정전압)이 인가되는 전원 노드들에 연결된다. 표시패널 상에서 정전압 노드들은 전원 라인들에 연결되고, 이 전원 라인들은 모든 픽셀들에 공통으로 연결될 수 있다. The pixel circuit is connected to a data line (DL) to which a data voltage (Vdata) is applied and gate lines (G1 to G4) to which gate signals (EM, INIT, SCAN, and SENSE) are applied. The pixel circuit consists of a constant voltage node (PL1) to which the pixel driving voltage (EVDD) is applied, a constant voltage node (PL2) to which the pixel base voltage (EVSS) is applied, a constant voltage node (PL3) to which the initialization voltage (Vinit) is applied, and a reference voltage ( It is connected to power nodes to which direct current voltage (or constant voltage) is applied, such as the constant voltage node (PL4) to which Vref) is applied. On the display panel, constant voltage nodes are connected to power lines, and these power lines may be commonly connected to all pixels.

픽셀 구동 전압(EVDD)은 데이터 전압(Vdata)의 최대 전압 보다 높고, 구동 소자(DT)가 포화(Saturation) 영역에서 동작할 수 있는 전압으로 설정된다. 픽셀 기저 전압(EVSS)과 초기화 전압(Vinit) 및 기준 전압(Vref)은 데이터 전압(Vdata)의 최소 전압 보다 낮고 0[V] 보다 높은 정전압으로 설정될 수 있다. 게이트 신호들(INIT, EM)은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙(Swing)하는 펄스로 발생된다. 게이트 신호의 게이트 온 전압(VGH, VEH)은 픽셀 구동 전압(EVDD) 보다 높은 전압으로 설정되고, 게이트 오프 전압(VGL, VEL)은 픽셀 기저 전압(EVSS) 보다 낮은 전압으로 설정될 수 있다. 본 발명의 경우, 픽셀 회로에서 소스 팔로우 손실이 없기 때문에 데이터 전압(Vdata)에서 최대 전압과 최소 전압 사이의 동적 범위(dynamic range)를 줄일 수 있다.The pixel driving voltage EVDD is higher than the maximum voltage of the data voltage Vdata and is set to a voltage at which the driving element DT can operate in the saturation region. The pixel base voltage (EVSS), initialization voltage (Vinit), and reference voltage (Vref) may be set to a constant voltage lower than the minimum voltage of the data voltage (Vdata) and higher than 0 [V]. The gate signals (INIT, EM) are generated as pulses that swing between the gate-on voltage (VGH) and the gate-off voltage (VGL). The gate-on voltages (VGH, VEH) of the gate signal may be set to a voltage higher than the pixel driving voltage (EVDD), and the gate-off voltages (VGL, VEL) may be set to a voltage lower than the pixel base voltage (EVSS). In the case of the present invention, since there is no source follower loss in the pixel circuit, the dynamic range between the maximum and minimum voltages in the data voltage (Vdata) can be reduced.

게이트 신호들(EM, INIT, SCAN, SENSE)은 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEH) 사이에서 스윙(Swing)하는 펄스로 발생된다. Gate signals (EM, INIT, SCAN, SENSE) are generated as pulses that swing between gate-on voltages (VGH, VEH) and gate-off voltages (VGL, VEH).

발광 소자(EL)는 OLED로 구현될 수 있다. 발광 소자(EL)는 제4 노드(D)에 연결된 애노드 전극과, 픽셀 기저 전압(EVSS)이 인가되는 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 제3 스위치 소자(T3)가 턴-온될 때, 발광 소자(EL)의 애노드 전극은 제3 스위치 소자(T3)를 통해 제3 노드(C)에 전기적으로 연결될 수 있다.The light emitting element (EL) can be implemented as OLED. The light emitting device EL includes an organic compound layer formed between an anode electrode connected to the fourth node D and a cathode electrode to which a pixel base voltage EVSS is applied. When the third switch element T3 is turned on, the anode electrode of the light emitting element EL may be electrically connected to the third node C through the third switch element T3.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 전류를 발생하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 픽셀 구동 전압(EVDD)가 인가되는 제1 전극, 제2 노드(B)에 연결된 게이트 전극, 및 제3 노드(C)에 연결된 제2 전극을 포함한다. The driving element (DT) generates a current according to the gate-source voltage (Vgs) to drive the light emitting element (EL). The driving element DT includes a first electrode to which the pixel driving voltage EVDD is applied, a gate electrode connected to the second node B, and a second electrode connected to the third node C.

제1 커패시터(Cst1)는 제1 노드(A)와 제5 노드(E) 사이에 연결되어 픽셀 데이터의 데이터 전압(Vdata)을 충전한다. 제2 커패시터(Cst2)는 제3 노드(C)와 제5 노드(E) 사이에 연결되어 센싱된 구동 소자(DT)의 문턱 전압(Vth)을 충전한다. 제1 및 제2 커패시터(Cst1, Cst2)는 서로 동일한 용량 또는 서로 다른 용량으로 설정될 수 있다. 데이터 전압(Vdata)이 제1 커패시터(Cst1)에 충전될 때 제3 노드(C)가 정전압 즉, 기준 전압(Vref)으로 설정되기 때문에 커패시터들(Cst1, Cst2)로 인한 전압 손실이 없다. 따라서, 제1 커패시터(Cst1)와 제2 커패시터(Cst2)는 특정 용량비로 설정될 필요가 없다.The first capacitor Cst1 is connected between the first node A and the fifth node E to charge the data voltage Vdata of the pixel data. The second capacitor Cst2 is connected between the third node C and the fifth node E to charge the sensed threshold voltage Vth of the driving element DT. The first and second capacitors Cst1 and Cst2 may be set to have the same capacity or different capacities. When the data voltage Vdata is charged in the first capacitor Cst1, the third node C is set to a constant voltage, that is, the reference voltage Vref, so there is no voltage loss due to the capacitors Cst1 and Cst2. Accordingly, the first capacitor (Cst1) and the second capacitor (Cst2) do not need to be set to a specific capacity ratio.

픽셀 회로의 스위치 소자들(T1~T6)은 제1 게이트 신호(EM)에 응답하여 제1 노드(A)를 제2 노드(B)에 전기적으로 연결하는 제1 스위치 소자(T1), 제2 게이트 신호(INIT)에 응답하여 제2 노드(B)를 제5 노드(E)에 전기적으로 연결하는 제2 스위치 소자(T2), 제1 게이트 신호(EM)에 응답하여 제3 노드(C)를 제4 노드(D)에 전기적으로 연결하는 제3 스위치 소자(T3), 제3 게이트 신호(SCAN)에 응답하여 제1 노드(A)를 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 전기적으로 연결하는 제4 스위치 소자(T4), 제2 게이트 신호(INIT)에 응답하여 제5 노드(E)를 초기화 전압(Vinit)이 인가되는 정전압 노드(PL3)에 전기적으로 연결하는 제5 스위치 소자(T5), 및 제4 게이트 신호(SENSE)에 응답하여 제3 노드(C)를 기준 전압(Vref)이 인가되는 정전압 노드(PL4)에 연결하는 제6 스위치 소자(T6)를 포함한다. The switch elements (T1 to T6) of the pixel circuit are a first switch element (T1) that electrically connects the first node (A) to the second node (B) in response to the first gate signal (EM), and a second switch element (T1) of the pixel circuit. A second switch element (T2) electrically connecting the second node (B) to the fifth node (E) in response to the gate signal (INIT), and the third node (C) in response to the first gate signal (EM) A third switch element (T3) electrically connected to the fourth node (D), and a data line (DL) to which the data voltage (Vdata) is applied to the first node (A) in response to the third gate signal (SCAN). A fourth switch element (T4) electrically connected to the fourth switch element (T4), and a fifth node (E) electrically connected to the constant voltage node (PL3) to which the initialization voltage (Vinit) is applied in response to the second gate signal (INIT). It includes a switch element (T5), and a sixth switch element (T6) that connects the third node (C) to the constant voltage node (PL4) to which the reference voltage (Vref) is applied in response to the fourth gate signal (SENSE). .

제1 스위치 소자(T1)는 제1 노드(A)에 연결된 제1 전극, 제1 게이트 신호(EM)가 인가되는 제1 게이트 라인(G1)에 연결된 게이트 전극, 및 제2 노드(B)에 연결된 제2 전극을 포함한다. 제2 스위치 소자(T2)는 제5 노드(E)에 연결된 제1 전극, 제2 게이트 신호(INIT)가 인가되는 제2 게이트 라인(G2)에 연결된 게이트 전극, 및 제2 노드(B)에 연결된 제2 전극을 포함한다. 제3 스위치 소자(T3)는 제3 노드(C)에 연결된 제1 전극, 제1 게이트 신호(EM)가 인가되는 제1 게이트 라인(G1)에 연결된 게이트 전극, 및 제4 노드(D)에 연결된 제2 전극을 포함한다. The first switch element (T1) has a first electrode connected to the first node (A), a gate electrode connected to the first gate line (G1) to which the first gate signal (EM) is applied, and a second node (B). It includes a connected second electrode. The second switch element T2 has a first electrode connected to the fifth node E, a gate electrode connected to the second gate line G2 to which the second gate signal INIT is applied, and a second node B. It includes a connected second electrode. The third switch element T3 has a first electrode connected to the third node C, a gate electrode connected to the first gate line G1 to which the first gate signal EM is applied, and a fourth node D. It includes a connected second electrode.

제4 스위치 소자(T4)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 제3 게이트 신호(SCAN)가 인가되는 제3 게이트 라인(G3)에 연결된 게이트 전극, 및 제1 노드(A)에 연결된 제2 전극을 포함한다. 제3 게이트 신호(SCAN)는 데이터 전압(Vdata)에 동기된다. 제5 스위치 소자(T5)는 초기화 전압(Vinit)이 인가되는 정전압 노드(PL3)에 연결된 제1 전극, 제2 게이트 신호(INIT)가 인가되는 제2 게이트 라인(G2)에 연결된 게이트 전극, 및 제5 노드(E)에 연결된 제2 전극을 포함한다. 제6 스위치 소자(T6)는 제3 노드(C)에 연결된 제1 전극, 제4 게이트 신호(SENSE)가 인가되는 제4 게이트 라인(G4)에 연결된 게이트 전극, 및 정전압 노드(PL4)에 연결된 제2 전극을 포함한다.The fourth switch element T4 includes a first electrode connected to the data line DL to which the data voltage Vdata is applied, a gate electrode connected to the third gate line G3 to which the third gate signal SCAN is applied, and It includes a second electrode connected to the first node (A). The third gate signal SCAN is synchronized with the data voltage Vdata. The fifth switch element T5 includes a first electrode connected to the constant voltage node PL3 to which the initialization voltage Vinit is applied, a gate electrode connected to the second gate line G2 to which the second gate signal INIT is applied, and It includes a second electrode connected to the fifth node (E). The sixth switch element T6 includes a first electrode connected to the third node C, a gate electrode connected to the fourth gate line G4 to which the fourth gate signal SENSE is applied, and a constant voltage node PL4. Includes a second electrode.

픽셀 회로의 구동 기간은 도 4에 도시된 바와 같이 게이트 신호들(EM, INIT, SCAN, SENSE)에 의해 제어될 수 있다. 픽셀 회로의 구동 기간은 제1 내지 제3 기간(I1, I3)으로 구분될 수 있다.The driving period of the pixel circuit can be controlled by gate signals (EM, INIT, SCAN, and SENSE) as shown in FIG. 4. The driving period of the pixel circuit may be divided into first to third periods I1 and I3.

제1 기간(I1) 동안, 픽셀 회로에 픽셀 데이터가 기입되고 픽셀 회로가 초기화된다. 제1 기간(I1) 동안, 제2 내지 제4 게이트 신호들(INIT, SCAN, SENSE)의 전압은 게이트 온 전압(VGH)이고, 제1 게이트 신호(EM)의 전압은 게이트 오프 전압(VEL)이다. 따라서, 도 5a 및 도 5b에 도시된 바와 같이 제1 기간(I1) 동안 제1 및 제3 스위치 소자들(T1, T3)이 턴-오프되는 반면, 제2 스위치 소자(T2)와 제4 내지 제6 스위치 소자들(T2, T4~T6)이 턴-온된다. During the first period I1, pixel data is written into the pixel circuit and the pixel circuit is initialized. During the first period (I1), the voltage of the second to fourth gate signals (INIT, SCAN, and SENSE) is the gate-on voltage (VGH), and the voltage of the first gate signal (EM) is the gate-off voltage (VEL) am. Accordingly, as shown in FIGS. 5A and 5B, the first and third switch elements T1 and T3 are turned off during the first period I1, while the second switch element T2 and the fourth to third switch elements T2 are turned off. The sixth switch elements (T2, T4 to T6) are turned on.

제1 기간(I1) 동안, 데이터 전압(Vdata)에 동기되는 제3 게이트 신호(SCAN)의 전압이 게이트 오프 전압(VGL)으로 반전된 후에, 제2 및 제4 게이트 신호(INIT, SENSE)의 전압은 게이트 온 전압(VGH)을 유지한다.During the first period (I1), after the voltage of the third gate signal (SCAN) synchronized with the data voltage (Vdata) is inverted to the gate-off voltage (VGL), the second and fourth gate signals (INIT, SENSE) The voltage is maintained at the gate-on voltage (VGH).

제1 기간(I1)이 끝날 때, 제1 노드(A)의 전압은 데이터 전압(Vdata)이고 제2 노드(B)의 전압은 초기화 전압(Vinit)이다. 그리고 제3 노드(C)의 전압은 기준 전압(Vref)이다. 이 때, 발광 소자(EL)가 소등된 상태에서 픽셀 회로의 제2 및 제5 노드들(B, E)은 초기화 전압(Vinit)으로 초기화되고, 제3 노드(C)는 기준 전압(Vref)으로 초기화된다. 구동 소자(DT)는 제1 기간(I1)에서 턴-온된다. 제1 기간(I1)이 끝날 때, 제1 커패시터(Cst1)의 전압(Vcst1)은 Vst1 = Vdata - Vinit이고, 제2 커패시터(Cst2)의 전압(Vcst2)은 Vst2 = Vinit - Vref이다. At the end of the first period (I1), the voltage of the first node (A) is the data voltage (Vdata) and the voltage of the second node (B) is the initialization voltage (Vinit). And the voltage of the third node (C) is the reference voltage (Vref). At this time, with the light emitting element (EL) turned off, the second and fifth nodes (B, E) of the pixel circuit are initialized to the initialization voltage (Vinit), and the third node (C) is set to the reference voltage (Vref). It is initialized as The driving element DT is turned on in the first period I1. At the end of the first period I1, the voltage Vcst1 of the first capacitor Cst1 is Vst1 = Vdata - Vinit, and the voltage Vcst2 of the second capacitor Cst2 is Vst2 = Vinit - Vref.

제2 기간(I2) 동안, 소스 팔로우(Source follow) 동작으로 구동 소자(DT)의 문턱 전압(Vth)이 센싱된다. 제2 기간(I2) 동안, 제2 게이트 신호(INIT)는 게이트 온 전압(VGL)이고, 그 이외의 게이트 신호들(EM, SCAN, SENSE)의 전압은 게이트 오프 전압(VEL, VGL)이다. 도 6a 및 도 6b에 도시된 바와 같이 제2 기간(I2) 동안 제2 및 제5 스위치 소자들(T2, T5)이 턴-온되는 반면, 그 이외의 다른 스위치 소자들(T1, T3, T6)은 턴-오프된다. 구동 소자(DT)는 제2 기간(I2) 내에서 자신의 게이트-소스간 전압(Vgs)이 문턱 전압(Vth)에 도달할 때 턴-오프되고, 구동 소자(DT)의 문턱 전압(Vth)이 제2 커패시터(Cst2)에 샘플링된다.During the second period I2, the threshold voltage Vth of the driving element DT is sensed through a source follow operation. During the second period I2, the second gate signal INIT is the gate-on voltage VGL, and the voltages of the other gate signals EM, SCAN, and SENSE are the gate-off voltages VEL and VGL. As shown in FIGS. 6A and 6B, the second and fifth switch elements (T2, T5) are turned on during the second period (I2), while the other switch elements (T1, T3, T6) are turned on. ) is turned off. The driving element DT is turned off when its gate-source voltage Vgs reaches the threshold voltage Vth within the second period I2, and the threshold voltage Vth of the driving element DT is turned off. This is sampled to the second capacitor (Cst2).

제1 노드(A)는 제2 기간(I2) 동안 데이터 전압(Vdata)을 유지한다. 제2 기간(I2) 동안, 제3 노드(C)의 전압은 제2 커패시터(Cst2)의 전압(Vst2)이 Vst2 = Vinit - Vth에 도달할 때까지 상승하고, 제1 커패시터(Cst1)의 전압(Vst1)은 Vst1 = Vdata - Vinit으로 유지된다. The first node (A) maintains the data voltage (Vdata) during the second period (I2). During the second period I2, the voltage of the third node C rises until the voltage Vst2 of the second capacitor Cst2 reaches Vst2 = Vinit - Vth, and the voltage of the first capacitor Cst1 (Vst1) remains Vst1 = Vdata - Vinit.

제2 기간(I2)과 제3 기간(I2) 사이의 기간은 게이트 신호의 폴링 마진(margin) 설정 기간이다. 게이트 구동부로부터 출력되는 게이트 신호의 폴링 에지(Falling edge)는 지연될 수 있다. 폴링 에지 지연으로 인하여 제2 게이트 신호(INIT)의 전압이 게이트 오프 전압(VGH)까지 방전되지 않은 상태에서 제1 게이트 신호(EM)가 게이트 온 전압(VEH)으로 상승하면 제1 및 제2 노드들(A, B)이 단락(short circuit)되기 때문에 폴링 마진 설정 기간이 필요하다. The period between the second period (I2) and the third period (I2) is a polling margin setting period of the gate signal. The falling edge of the gate signal output from the gate driver may be delayed. Due to the falling edge delay, when the first gate signal (EM) rises to the gate-on voltage (VEH) while the voltage of the second gate signal (INIT) is not discharged to the gate-off voltage (VGH), the first and second nodes Since (A, B) is short circuited, a polling margin setting period is required.

제3 기간(I3) 동안, 제1 게이트 신호(EM)는 게이트 온 전압(VEH)이고, 그 이외의 다른 게이트 신호들(INIT, SCAN, SENSE)은 게이트 오프 전압(VEL, VGL)이다. 도 7a 및 도 7b에 도시된 바와 같이 제3 기간(I3) 동안 제1 및 제3 스위치 소자들(T1, T3)이 턴-온되는 반면, 그 이외의 다른 스위치 소자들(T2, T4, T5, T6)은 턴-오프된다. 제3 기간(I3) 동안, 턴-온된 제1 스위치 소자(T1)를 통해 인가되는 전압으로 제2 노드(B)의 전압이 제1 노드(A)와 실질적으로 같은 데이터 전압(Vdata)까지 상승한다. 제3 기간(I3) 동안, 제3 노드(Vdata)의 전압은 제2 노드(B)의 전압이 상승된 상승하기 시작하여 발광 소자(EL)의 턴-온 전압(Voled)까지 상승하여 발광 소자(EL)가 구동 소자(DT)로부터의 전류에 따라 발광한다. 제3 기간(I3)에, 제1 커패시터(Cst1)의 전압(Vst1)은 Vst1 = Vdata - Vinit이고, 제2 커패시터(Cst2)의 전압(Vst2)이 Vst2 = Vinit - (Vth+α)으로 변한다. 여기서, α는 0 이상의 값이다.During the third period I3, the first gate signal EM is the gate-on voltage VEH, and the other gate signals INIT, SCAN, and SENSE are the gate-off voltages VEL and VGL. As shown in FIGS. 7A and 7B, the first and third switch elements T1 and T3 are turned on during the third period I3, while the other switch elements T2, T4, and T5 are turned on. , T6) is turned off. During the third period (I3), the voltage of the second node (B) rises to the data voltage (Vdata) substantially equal to that of the first node (A) by the voltage applied through the turned-on first switch element (T1). do. During the third period (I3), the voltage of the third node (Vdata) begins to increase as the voltage of the second node (B) increases and rises to the turn-on voltage (Voled) of the light emitting device (EL). (EL) emits light in accordance with the current from the driving element (DT). In the third period (I3), the voltage (Vst1) of the first capacitor (Cst1) changes to Vst1 = Vdata - Vinit, and the voltage (Vst2) of the second capacitor (Cst2) changes to Vst2 = Vinit - (Vth+α) . Here, α is a value greater than 0.

제3 기간(I3) 동안 제1 게이트 신호(EM)는 PWM(Pulse Width Modulation) 펄스로 발생될 수 있다. PWM 펄스는　디지털　밝기값(Digital Brightness Value, 이하　'DBV'라 함)에 따라 그 듀티비(duty ratio)가 변할 수 있다. 제1 게이트 신호(EM)의 PWM 펄스는 발광 소자(EL)의 점등 및 소등 비율 즉, 발광 듀티를 조절하여 저계조 표현시 잔상을 최소화하고, 저계조의 휘도 균일성을 개선하여 픽셀들의 저계조 표현력을 향상시킬 수 있고, 픽셀들의 누설 전류를 감소시킬 수 있다.During the third period I3, the first gate signal EM may be generated as a pulse width modulation (PWM) pulse. The duty ratio of the PWM pulse may change depending on the digital brightness value (hereinafter referred to as 'DBV'). The PWM pulse of the first gate signal (EM) adjusts the turning on and off ratio of the light emitting element (EL), that is, the light emission duty, to minimize afterimages when expressing low gray levels, and to improve the luminance uniformity of low gray levels to reduce the low gray level of pixels. Expression power can be improved and leakage current of pixels can be reduced.

도 8은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 9는 도 8에 도시된 픽셀 회로에 인가되는 게이트 신호와 주요 노드들의 전압을 보여 주는 파형도이다. 이 제3 실시예에서, 전술한 실시예들과 실질적으로 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략한다.Figure 8 is a circuit diagram showing a pixel circuit according to a third embodiment of the present invention. FIG. 9 is a waveform diagram showing the gate signal applied to the pixel circuit shown in FIG. 8 and the voltages of main nodes. In this third embodiment, components that are substantially the same as those in the above-described embodiments are given the same reference numerals and detailed description thereof is omitted.

도 8 및 도 9를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(DT), 복수의 스위치 소자들(T1~T4, T51, T6), 제1 커패시터(Cst1), 및 제2 커패시터(Cst2)를 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T6)은 n 채널 Oxide TFT로 구현될 수 있다. 8 and 9, the pixel circuit includes a light emitting element (EL), a driving element (DT) that drives the light emitting element (EL), a plurality of switch elements (T1 to T4, T51, T6), and a first capacitor. (Cst1), and a second capacitor (Cst2). The driving element (DT) and switch elements (T1 to T6) can be implemented as n-channel oxide TFT.

픽셀 회로의 스위치 소자들(T1~T6)은 제1 게이트 신호(EM)에 응답하여 제1 노드(A)를 제2 노드(B)에 전기적으로 연결하는 제1 스위치 소자(T1), 제2 게이트 신호(INIT)에 응답하여 제2 노드(B)를 제5 노드(E)에 전기적으로 연결하는 제2 스위치 소자(T2), 제1 게이트 신호(EM)에 응답하여 제3 노드(C)를 제4 노드(D)에 전기적으로 연결하는 제3 스위치 소자(T3), 제3 게이트 신호(SCAN)에 응답하여 제1 노드(A)를 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 전기적으로 연결하는 제4 스위치 소자(T4), 제2 게이트 신호(INIT)에 응답하여 제2 노드(B)를 초기화 전압(Vinit)이 인가되는 정전압 노드(PL3)에 전기적으로 연결하는 제5 스위치 소자(T51), 및 제4 게이트 신호(SENSE)에 응답하여 제3 노드(C)를 기준 전압(Vref)이 인가되는 정전압 노드(PL4)에 연결하는 제6 스위치 소자(T6)를 포함한다. The switch elements (T1 to T6) of the pixel circuit are a first switch element (T1) that electrically connects the first node (A) to the second node (B) in response to the first gate signal (EM), and a second switch element (T1) of the pixel circuit. A second switch element (T2) electrically connecting the second node (B) to the fifth node (E) in response to the gate signal (INIT), and the third node (C) in response to the first gate signal (EM) A third switch element (T3) electrically connected to the fourth node (D), and a data line (DL) to which the data voltage (Vdata) is applied to the first node (A) in response to the third gate signal (SCAN). a fourth switch element (T4) electrically connected to the second node (B) in response to the second gate signal (INIT), and a fifth electrically connected to the constant voltage node (PL3) to which the initialization voltage (Vinit) is applied. It includes a switch element (T51), and a sixth switch element (T6) that connects the third node (C) to the constant voltage node (PL4) to which the reference voltage (Vref) is applied in response to the fourth gate signal (SENSE). .

제5 스위치 소자(T51)는 초기화 전압(Vinit)이 인가되는 정전압 노드(PL3)에 연결된 제1 전극, 제2 게이트 신호(INIT)가 인가되는 제2 게이트 라인(G2)에 연결된 게이트 전극, 및 제2 노드(B)에 연결된 제2 전극을 포함한다.The fifth switch element T51 includes a first electrode connected to the constant voltage node PL3 to which the initialization voltage Vinit is applied, a gate electrode connected to the second gate line G2 to which the second gate signal INIT is applied, and It includes a second electrode connected to the second node (B).

픽셀 회로의 구동 기간은 도 9에 도시된 바와 같이 게이트 신호들(EM, INIT, SCAN, SENSE)에 의해 제어될 수 있다. 픽셀 회로의 구동 기간은 제1 내지 제6 기간(I1~I4)으로 구분될 수 있다. 이 픽셀 회로는 전술한 제2 실시예와 유사하게, 구동 소자(DT)의 문턱 전압 센싱 단계 즉, 제2 기간(I2) 전에 데이터 압(Vdata)이 제1 커패시터(Cst1)에 충전되는 데이터 기입 단계를 수행한다. 도 9에 도시된 게이트 신호와 주요 노드의 전압은 도 4와 실질적으로 동일하므로 이에 대한 상세한 설명을 생략한다.The driving period of the pixel circuit can be controlled by gate signals (EM, INIT, SCAN, SENSE) as shown in FIG. 9. The driving period of the pixel circuit can be divided into first to sixth periods (I1 to I4). Similar to the second embodiment described above, this pixel circuit performs a data writing operation in which the data pressure (Vdata) is charged to the first capacitor (Cst1) before the threshold voltage sensing step of the driving element (DT), that is, the second period (I2). Follow the steps. Since the gate signal and the voltage of the main node shown in FIG. 9 are substantially the same as those of FIG. 4, detailed description thereof will be omitted.

본 발명의 실시예에 따른 픽셀 회로는 픽셀 데이터가 기입되는 제1 단계(I1)에서 제1 내지 제3 노드들(A, B, C)이 플로팅되지 않기 때문에 커패시터 커플링을 통한 제1 내지 제3 노드들의 전압 변동을 방지할 수 있다. 제1 단계(I1)에서 제1 게이트 신호(EM)가 게이트 오프 전압이기 때문에 제3 노드(C)가 제4 노드(D)와 픽셀 기저 전압(EVSS) 사이에 연결된 발광 소자(EL)의 커패시터 영향을 받지 않는다.Since the first to third nodes (A, B, C) do not float in the first step (I1) in which pixel data is written, the pixel circuit according to the embodiment of the present invention uses the first to third nodes through capacitor coupling. 3 Voltage fluctuations in nodes can be prevented. In the first step (I1), since the first gate signal (EM) is the gate-off voltage, the third node (C) is a capacitor of the light emitting element (EL) connected between the fourth node (D) and the pixel base voltage (EVSS). Not affected.

도 10은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 11은 도 10에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다. Figure 10 is a block diagram showing a display device according to an embodiment of the present invention. FIG. 11 is a cross-sectional view showing the cross-sectional structure of the display panel shown in FIG. 10.

도 10 및 도 11을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.10 and 11, a display device according to an embodiment of the present invention includes a display panel 100, a display panel driver for writing pixel data to pixels of the display panel 100, and pixels. and a power supply unit 140 that generates power required to drive the display panel driver.

표시패널(100)은 제1 방향(X축 방향)의 길이, 제2 방향(Y축 방향)의 폭 및 제3 방향(Z축 방향)의 두께를 가지는 장방형 구조의 패널일 수 있다. 표시패널(100)은 화면의 표시영역 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀들(101)의 구동에 필요한 정전압을 픽셀들(101)에 공급한다. 예를 들어, 표시패널(100)에는 픽셀 구동 전압(EVDD)이 인가되는 전원 라인, 저전위 픽셀 기저 전압(EVSS)이 인가되는 전원 라인, 기준 전압(Vref)이 인가되는 전원 라인, 초기화 전압(Vinit)이 인가되는 전원 라인 등이 배치될 수 있다. The display panel 100 may be a panel with a rectangular structure having a length in a first direction (X-axis direction), a width in a second direction (Y-axis direction), and a thickness in a third direction (Z-axis direction). The display panel 100 includes a pixel array that displays an input image on a display area of the screen. The pixel array includes a plurality of data lines 102, a plurality of gate lines 103 that intersect the data lines 102, and pixels arranged in a matrix form. The display panel 100 may further include power lines commonly connected to pixels. The power lines supply the pixels 101 with a constant voltage necessary to drive the pixels 101. For example, the display panel 100 includes a power line to which a pixel driving voltage (EVDD) is applied, a power line to which a low-potential pixel base voltage (EVSS) is applied, a power line to which a reference voltage (Vref) is applied, and an initialization voltage ( A power line to which Vinit) may be applied may be arranged.

표시패널(100)의 단면 구조는 도 11에 도시된 바와 같이 기판(SUBS) 상에 적층된 회로층(CL), 발광 소자층(EMIL), 및 봉지층(encapsulation layer)(ENC)을 포함할 수 있다. The cross-sectional structure of the display panel 100 may include a circuit layer (CL), a light emitting element layer (EMIL), and an encapsulation layer (ENC) stacked on a substrate (SUBS) as shown in FIG. 11. You can.

회로층(CL)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(CL)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다. 회로층(CL)에 형성된 모든 트랜지스터들은 n 채널 Oxide TFT로 구현될 수 있다.The circuit layer CL may include a TFT array including a pixel circuit connected to wires such as data lines, gate lines, and power lines, a demultiplexer array 112, and a gate driver 120. The wiring and circuit elements of the circuit layer CL may include a plurality of insulating layers, two or more metal layers separated by the insulating layer, and an active layer containing a semiconductor material. All transistors formed in the circuit layer (CL) can be implemented as n-channel oxide TFTs.

발광 소자층(EMIL)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(EMIL)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(EMIL)의 발광 소자들(EL)은 유기막 및 무기막을 포함한 다중 보호층에 의해 덮여질 수 있다. The light emitting element layer (EMIL) may include a light emitting element (EL) driven by a pixel circuit. The light emitting device (EL) may include a red (R) light emitting device, a green (G) light emitting device, and a blue (B) light emitting device. In another embodiment, the light emitting device layer (EMIL) may include a white light emitting device and a color filter. The light emitting elements EL of the light emitting element layer EMIL may be covered with multiple protective layers including an organic layer and an inorganic layer.

봉지층(ENC)은 회로층(CL)과 발광 소자층(EMIL)을 밀봉하도록 발광 소자층(EMIL)을 덮는다. 봉지층(ENC)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(EMIL)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.The encapsulation layer (ENC) covers the light emitting device layer (EMIL) to seal the circuit layer (CL) and the light emitting device layer (EMIL). The encapsulation layer (ENC) may have a multi-insulating film structure in which organic and inorganic films are alternately stacked. The inorganic membrane blocks the penetration of moisture or oxygen. The organic film flattens the surface of the inorganic film. When an organic film and an inorganic film are stacked in multiple layers, the movement path of moisture or oxygen is longer compared to a single layer, so the penetration of moisture and oxygen that affects the light emitting device layer (EMIL) can be effectively blocked.

봉지층(ENC) 상에 도면에서 생략된 터치 센서층이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층의 표면을 평탄화할 수 있다. 편광판은 터치 센서층과 회로층(CL)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이에서 재현되는 영상의 색순도를 높일 수 있다.A touch sensor layer (omitted from the drawing) may be formed on the encapsulation layer (ENC), and a polarizing plate or color filter layer may be disposed thereon. The touch sensor layer may include capacitive touch sensors that sense touch input based on changes in capacitance before and after touch input. The touch sensor layer may include metal wiring patterns and insulating films that form the capacitance of the touch sensors. The insulating films can insulate the intersections of metal wiring patterns and flatten the surface of the touch sensor layer. The polarizer can improve visibility and contrast ratio by converting the polarization of external light reflected by the metal of the touch sensor layer and the circuit layer (CL). The polarizer may be implemented as a polarizer or circular polarizer in which a linear polarizer and a phase retardation film are bonded. A cover glass may be adhered onto the polarizer. The color filter layer may include red, green, and blue color filters. The color filter layer may further include a black matrix pattern. The color filter layer absorbs part of the wavelength of light reflected from the circuit layer and the touch sensor layer, taking the role of a polarizer and increasing the color purity of the image reproduced in the pixel array.

픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X축 방향)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간은 1 프레임 기간(1FR)을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다. The pixel array includes a plurality of pixel lines (L1 to Ln). Each of the pixel lines L1 to Ln includes one line of pixels arranged along the line direction (X-axis direction) in the pixel array of the display panel 100. Pixels placed in one pixel line share gate lines 103. Subpixels arranged in the column direction (Y) along the data line direction share the same data line 102. One horizontal period is the time divided by one frame period (1FR) by the total number of pixel lines (L1 to Ln).

표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다. 표시패널(100)은 플렉시블 표시패널로 제작될 수 있다. The display panel 100 may be implemented as a non-transmissive display panel or a transmissive display panel. A transmissive display panel can be applied to a transparent display device where an image is displayed on the screen and the actual object in the background is visible. The display panel 100 may be manufactured as a flexible display panel.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 전술한 픽셀 회로들 중 어느 하나로 구현될 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인 그리고 전원 라인들에 연결된다. 픽셀 회로는 전술한 실시예들로 구현될 수 있다. Each of the pixels 101 may be divided into a red sub-pixel, a green sub-pixel, and a blue sub-pixel to implement color. Each of the pixels may further include a white subpixel. Each of the subpixels may be implemented with any one of the above-described pixel circuits. Hereinafter, pixel may be interpreted as having the same meaning as subpixel. Each pixel circuit is connected to data lines, gate lines, and power lines. The pixel circuit can be implemented with the above-described embodiments.

픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.Pixels can be arranged as real color pixels and pentile pixels. Pentile pixels can implement higher resolution than real color pixels by driving two sub-pixels of different colors into one pixel (101) using a preset pixel rendering algorithm. The pixel rendering algorithm can compensate for insufficient color expression in each pixel with the color of light emitted from adjacent pixels.

전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전압(또는 정전압)을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH). 게이트 오프 전압(VGL), 픽셀 구동 전압(EVDD), 저전위 픽셀 기저 전압(EVSS), 초기화 전압(Vinit) 기준 전압(Vref) 등의 정전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(EVDD), 픽셀 기저 전압(EVSS), 초기화 전압(Vinit), 기준 전압(Vref) 등의 정전압은 픽셀들(101)에 공통으로 연결된 전원 라인들을 통해 픽셀들(101)에 공급된다. The power unit 140 uses a DC-DC converter to generate direct current (DC) voltage (or constant voltage) necessary to drive the pixel array of the display panel 100 and the display panel driver. The DC-DC converter may include a charge pump, regulator, buck converter, boost converter, etc. The power unit 140 adjusts the level of the direct current input voltage applied from a host system (not shown) to the gamma reference voltage (VGMA) and the gate-on voltage (VGH). Constant voltages such as gate-off voltage (VGL), pixel driving voltage (EVDD), low-potential pixel base voltage (EVSS), initialization voltage (Vinit), and reference voltage (Vref) can be generated. The gamma reference voltage (VGMA) is supplied to the data driver 110. The gate-on voltage (VGH) and gate-off voltage (VGL) are supplied to the gate driver 120. Constant voltages such as the pixel driving voltage (EVDD), pixel base voltage (EVSS), initialization voltage (Vinit), and reference voltage (Vref) are supplied to the pixels 101 through power lines commonly connected to the pixels 101. .

표시패널 구동부는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다. The display panel driver writes pixel data of the input image to the pixels of the display panel 100 under the control of a timing controller 130.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.The display panel driver includes a data driver 110 and a gate driver 120. The display panel driver may further include a demultiplexer array 112 disposed between the data driver 110 and the data lines 102.

디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면, 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다. The demultiplexer array 112 sequentially supplies data voltages output from channels of the data driver 110 to the data lines 102 using a plurality of de-multiplexers (DEMUX). The demultiplexer may include a plurality of switch elements disposed on the display panel 100. If the demultiplexer is disposed between the output terminals of the data driver 110 and the data lines 102, the number of channels of the data driver 110 may be reduced. The demultiplexer array 112 may be omitted.

표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 10에서 생략되어 있다. 데이터 구동부(110)와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC에 집적될 수 있다. The display panel driver may further include a touch sensor driver for driving touch sensors. The touch sensor driver is omitted in FIG. 10. The data driver 110 and the touch sensor driver may be integrated into one drive IC (Integrated Circuit). In a mobile device or wearable device, the timing controller 130, power supply unit 140, data driver 110, etc. may be integrated into one drive IC.

표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들에 픽셀 데이터가 기입되는 프레임 주파수 즉, 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.The display panel driver may operate in a low speed driving mode under the control of the timing controller 130. The low-speed driving mode can be set to analyze the input image and reduce power consumption of the display device when the input image does not change by a preset number of frames. The low-speed driving mode can reduce the power consumption of the display panel driver and the display panel 100 by lowering the frame frequency, that is, the refresh rate, at which pixel data is written to the pixels when a still image is input for more than a certain period of time. . The low-speed drive mode is not limited to when a still image is input. For example, when the display device operates in standby mode or when a user command or input image is not input to the display panel driving circuit for more than a predetermined period of time, the display panel driving circuit may operate in a low-speed driving mode.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 입력 받아 데이터 전압을 출력한다. 데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다. The data driver 110 receives pixel data of an input image received as a digital signal from the timing controller 130 and outputs a data voltage. The data driver 110 generates a data voltage (Vdata) by converting pixel data of the input image into a gamma compensation voltage every frame period using a digital to analog converter (DAC). The gamma reference voltage (VGMA) is divided into a gamma compensation voltage for each gray level through a voltage divider circuit. The gamma compensation voltage for each gray level is provided to the DAC of the data driver 110. The data voltage Vdata is output from each channel of the data driver 110 through an output buffer.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100) 상의 회로층(CL)에 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나, 적어도 일부가 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. The gate driver 120 may be implemented as a gate in panel (GIP) circuit formed on the circuit layer CL on the display panel 100 along with the TFT array and wires of the pixel array. The gate driver 120 may be disposed on the bezel area (BZ), which is a non-display area of the display panel 100, or at least a portion may be dispersed within the pixel array where the input image is reproduced. The gate driver 120 sequentially outputs gate signals to the gate lines 103 under the control of the timing controller 130. The gate driver 120 can sequentially supply the signals to the gate lines 103 by shifting the gate signals using a shift register.

게이트 신호들(EM, INIT, SCAN, SENSE)은 제1 게이트 신호(EM), 제2 게이트 신호(INIT), 제3 게이트 신호(SCAN), 및 제4 게이트 신호(SENSE)를 포함할 수 있다. 게이트 구동부(120)는 제1 게이트 신호(EM)를 발생하는 제1 시프트 레지스터(Shift register), 제2 게이트 신호(INIT)를 발생하는 제2 시프트 레지스터, 제3 게이트 신호(SCAN)를 발생하는 제3 시프트 레지스터, 및 제4 게이트 신호(SENSE)를 발생하는 제4 시프트 레지스터를 포함할 수 있다. The gate signals (EM, INIT, SCAN, SENSE) may include a first gate signal (EM), a second gate signal (INIT), a third gate signal (SCAN), and a fourth gate signal (SENSE). . The gate driver 120 includes a first shift register that generates the first gate signal (EM), a second shift register that generates the second gate signal (INIT), and a third gate signal (SCAN). It may include a third shift register and a fourth shift register that generates a fourth gate signal (SENSE).

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.The timing controller 130 receives digital video data (DATA) of an input image and a timing signal synchronized therewith from the host system. The timing signal may include a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a clock (CLK), and a data enable signal (DE). Since the vertical period and horizontal period can be known by counting the data enable signal (DE), the vertical synchronization signal (Vsync) and horizontal synchronization signal (Hsync) can be omitted. The data enable signal (DE) has a period of 1 horizontal period (1H).

호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다. The host system may be any one of a television (TV) system, tablet computer, laptop computer, navigation system, personal computer (PC), home theater system, mobile device, wearable device, or vehicle system. The host system may scale the image signal from the video source to match the resolution of the display panel 100 and transmit it to the timing controller 130 along with the timing signal.

타이밍 콘트롤러(130)는 노멀 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 자연수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. The timing controller 130 may control the operation timing of the display panel driver at a frame frequency of input frame frequency x i (i is a natural number) Hz by multiplying the input frame frequency by i in a normal driving mode. The input frame frequency is 60Hz in the NTSC (National Television Standards Committee) method and 50Hz in the PAL (Phase-Alternating Line) method.

호스트 시스템이나 타이밍 콘트롤러(130)는 입력 영상의 움직임이나 콘텐츠 특성에 맞게 프레임 주파수를 가변할 수 있다.The host system or timing controller 130 can vary the frame frequency according to the movement or content characteristics of the input image.

타이밍 콘트롤러(130)는 저속 구동 모드에서 노멀 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 레이트를 주파수를 낮춘다. 예를 들어, 노멀 구동 모드에서 픽셀 데이터가 픽셀들에 기입되는 데이터 리프레쉬를 위한 프레임 주파수는 60Hz 이상의 주파수 예를 들어, 60Hz, 120Hz, 144Hz, 240Hz 중 어느 하나일 수 있다. 이에 비해, 저속 구동 모드에서 데이터 리프레쉬를 위한 프레임 주파수는 노멀 구동 모드의 그 것 보다 낮은 주파수로 설정될 수 있다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 낮추어 표시패널 구동부의 구동 주파수를 낮출 수 있다. The timing controller 130 lowers the frame rate at which pixel data is written to pixels in the low-speed drive mode compared to the normal drive mode. For example, in the normal driving mode, the frame frequency for data refresh at which pixel data is written to pixels may be a frequency of 60 Hz or higher, for example, any one of 60 Hz, 120 Hz, 144 Hz, and 240 Hz. In comparison, the frame frequency for data refresh in the low-speed drive mode may be set to a lower frequency than that in the normal drive mode. The timing controller 130 may lower the driving frequency of the display panel driver by lowering the frame frequency in order to lower the refresh rate of pixels in a low-speed driving mode.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.The timing controller 130 controls the data timing control signal for controlling the operation timing of the data driver 110 and the operation timing of the demultiplexer array 112 based on the timing signals (Vsync, Hsync, DE) received from the host system. A control signal for controlling the operation of the gate driver 120 and a gate timing control signal for controlling the operation timing of the gate driver 120 are generated. The timing controller 130 controls the operation timing of the display panel driver and synchronizes the data driver 110, the demultiplexer array 112, the touch sensor driver, and the gate driver 120.

타이밍 콘트롤러(130)로부터 발생된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호를 입력 받아 스타트 펄스와 시프트 클럭을 발생하여 게이트 구동부(120)의 시프트 레지스터들에 제공할 수 있다. The gate timing control signal generated from the timing controller 130 may be input to the shift register of the gate driver 120 through a level shifter (not shown). The level shifter can receive a gate timing control signal, generate a start pulse and a shift clock, and provide them to the shift registers of the gate driver 120.

도 12 및 도 13은 화면에 크로스토크 패턴을 표시한 예이다. 크로스토크 패턴은 화면의 중앙부 픽셀들에 블랙 계조를 표시하고, 화면의 가장자리에 화이트 계조 또는 중간 계조를 표시한다. 이러한 크로스토크 패턴이 표시패널(100)의 화면 상에 표시하여 크로스토크 수준을 확인할 수 있다.Figures 12 and 13 are examples of crosstalk patterns displayed on the screen. The crosstalk pattern displays a black gradation on the pixels in the center of the screen and a white gradation or middle gradation on the edges of the screen. This crosstalk pattern can be displayed on the screen of the display panel 100 to confirm the crosstalk level.

픽셀 기저 전압(EVSS)은 모든 픽셀들에 공통으로 연결된 전원 라인을 통해 픽셀들에 인가될 수 있다. 데이터 전압(Vdata)이 변할 때, 픽셀 기저 전압(GND)과 픽셀 회로의 제3 노드의 전압이 변동될 수 있다. 전원 라인과 데이터 라인들(102) 간의 기생 용량을 통해 데이터 전압(Vdata)이 변할 때, 픽셀 기저 전압(EVSS)에 리플(ripple)이 발생할 수 있다. 발광 소자(EL)의 애노드 전극과 캐소드 전극 사이에 커패시터가 존재한다. 따라서, 도 12에 도시된 바와 같이 픽셀 회로에서 제3 노드(C)가 플로팅(Floating)된 상태에서 픽셀 기저 전압(EVSS)에 리플이 발생되면 제3 노드(C)의 전압이 변하여 픽셀들의 휘도 변동이 초래되어 암선과 휘선으로 보이는 라인 크로스토크가 보일 수 있다. The pixel base voltage (EVSS) may be applied to the pixels through a power line commonly connected to all pixels. When the data voltage Vdata changes, the pixel base voltage GND and the voltage of the third node of the pixel circuit may change. When the data voltage (Vdata) changes through parasitic capacitance between the power line and the data lines 102, a ripple may occur in the pixel base voltage (EVSS). A capacitor exists between the anode electrode and the cathode electrode of the light emitting element (EL). Therefore, as shown in FIG. 12, when a ripple occurs in the pixel base voltage (EVSS) while the third node (C) is floating in the pixel circuit, the voltage of the third node (C) changes, thereby reducing the luminance of the pixels. As a result of the fluctuation, line crosstalk, which appears as dark and bright lines, may be visible.

본 발명의 픽셀 회로는 데이터 전압(Vdata)이 충전되는 커패시터와, 구동 소자(DT)의 문턱 전압을 센싱하기 위한 커패시터를 분리하고, 구동 소자(DT)의 문턱 전압 센싱 전에 데이터 전압(Vdata)이 인가될 때 제3 노드(C)에 기준 전압(Vref)을 인가하여 제3 노드(C)가 플로팅되지 않게 한다. 제3 노드(C)에 기준 전압(Vref)과 같은 정전압이 인가되면, 픽셀 기저 전압(EVSS)의 리플이 제3 노드(C)로 전달되지 않기 때문에 픽셀 회로에 데이터 전압(Vdata)이 충전될 때 제3 노드(C)의 전압 변동을 방지할 수 있다. 그 결과, 본 발명은 도 13에 도시된 바와 표시패널(100)에 재현된 영상에서 크로스토크가 시인되는 현상을 방지할 수 있다. The pixel circuit of the present invention separates a capacitor for charging the data voltage (Vdata) and a capacitor for sensing the threshold voltage of the driving element (DT), and determines the data voltage (Vdata) before sensing the threshold voltage of the driving element (DT). When applied, the reference voltage (Vref) is applied to the third node (C) to prevent the third node (C) from floating. When a constant voltage equal to the reference voltage (Vref) is applied to the third node (C), the data voltage (Vdata) is charged in the pixel circuit because the ripple of the pixel base voltage (EVSS) is not transmitted to the third node (C). It is possible to prevent voltage fluctuations of the third node (C). As a result, the present invention can prevent the phenomenon of crosstalk being recognized in the image reproduced on the display panel 100 as shown in FIG. 13.

본 발명은 픽셀들에 픽셀 데이터를 기입하기 위하여 픽셀 회로에 데이터 전압(Vdata)을 충전할 때, 제3 노드(C)의 전압을 정전압 즉, 기준 전압(Vref)으로 고정하여 제3 노드(C)의 전압 상승으로 위한 소스 팔로우 손실을 줄일 수 있다. 픽셀 회로에 데이터 전압(Vdata)이 충전될 때 소스 팔로우 손실이 없기 때문에 데이터 구동부(110)로부터 출력되는 데이터 전압의 동적 범위(dynamic range)를 줄일 수 있다.In the present invention, when charging the data voltage (Vdata) in the pixel circuit to write pixel data to the pixels, the voltage of the third node (C) is fixed to a constant voltage, that is, the reference voltage (Vref), and the third node (C) is ) can reduce the source follower loss by increasing the voltage. Since there is no source follower loss when the data voltage (Vdata) is charged in the pixel circuit, the dynamic range of the data voltage output from the data driver 110 can be reduced.

표시장치는 1000nit 이상의 HDR(High Dynamic Range) 모드로 구동될 수 있다. 이 경우, 데이터 전압(Vdata)의 동적 범위가 커질 수 있다. 본 발명은 픽셀 회로에 데이터 전압이 충전되는 데이터 기입 단계에서 소스 팔로우 손실 즉, 구동 소자의 게이트-소스간 전압 손실이 없다. 그 결과, 본 발명은 데이터 전압의 동적 범위를 줄일 수 있기 때문에 데이터 전압의 동적 범위를 증가시키지 않더라도 광학 보상을 위한 데이터 전압 마진(Margin)을 충분히 확보할 수 있다. 나아가, 픽셀 회로가 적은 데이터 전압으로 발광 소자를 구동하는 전류를 생성할 수 있으므로 데이터 구동부(110)가 집적되는 드라이브 IC의 소비 전력이 감소될 수 있다. The display device can be driven in HDR (High Dynamic Range) mode of 1000 nits or more. In this case, the dynamic range of the data voltage (Vdata) may increase. In the present invention, there is no source follow loss, that is, no voltage loss between the gate and source of the driving element in the data writing stage when the data voltage is charged in the pixel circuit. As a result, since the present invention can reduce the dynamic range of the data voltage, a sufficient data voltage margin for optical compensation can be secured even without increasing the dynamic range of the data voltage. Furthermore, since the pixel circuit can generate a current to drive the light emitting device with a small data voltage, the power consumption of the drive IC in which the data driver 110 is integrated can be reduced.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.Since the contents of the specification described in the problem to be solved, the means to solve the problem, and the effect described above do not specify the essential features of the claim, the scope of the claim is not limited by the matters described in the content of the specification.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but are for illustrative purposes, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. The scope of protection of the present invention should be interpreted in accordance with the claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of the present invention.

100: 표시패널 110: 데이터 구동부
120: 게이트 구동부 130: 타이밍 콘트롤러
140: 전원부 DT: 구동 소자
EL: 발광 소자 Cst1: 제1 커패시터
Cst2: 제2 커패시터 EM: 제1 게이트 신호
INIT: 제2 게이트 신호 SCAN: 제3 게이트 신호
SENSE: 제4 게이트 신호 T1~T6, T51: 스위치 소자
I1: 제1 단계 I2: 제2 단계
I3: 제3 단계100: display panel 110: data driver
120: Gate driver 130: Timing controller
140: Power supply unit DT: Driving element
EL: light emitting element Cst1: first capacitor
Cst2: second capacitor EM: first gate signal
INIT: 2nd gate signal SCAN: 3rd gate signal
SENSE: Fourth gate signal T1~T6, T51: Switch element
I1: First stage I2: Second stage
I3: Third stage

Claims (18)

데이터 전압이 인가되는 제1 노드;
픽셀 구동 전압이 인가되는 제1 정전압 노드;
상기 픽셀 구동 전압이 인가되는 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제1 정전압이 인가되는 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
제4 노드에 연결된 애노드 전극과 픽셀 기저 전압이 인가되는 캐소드 전극을 포함한 발광 소자;
제1 게이트 신호에 응답하여 상기 제1 노드를 상기 제2 노드에 연결하는 제1 스위치 소자;
제2 게이트 신호에 응답하여 상기 제2 노드를 제2 정전압이 인가되는 제5 노드에 연결하는 제2 스위치 소자;
상기 제1 게이트 신호에 응답하여 상기 제3 노드를 상기 제4 노드에 연결하는 제3 스위치 소자;
상기 제1 노드와 상기 제5 노드 사이에 연결된 제1 커패시터; 및
상기 제3 노드와 상기 제5 노드 사이에 연결된 제2 커패시터를 포함하는 픽셀 회로. a first node to which a data voltage is applied;
a first constant voltage node to which a pixel driving voltage is applied;
a driving element including a first electrode to which the pixel driving voltage is applied, a gate electrode connected to a second node, and a second electrode connected to a third node to which the first constant voltage is applied;
A light emitting device including an anode electrode connected to a fourth node and a cathode electrode to which a pixel base voltage is applied;
a first switch element connecting the first node to the second node in response to a first gate signal;
a second switch element connecting the second node to a fifth node to which a second constant voltage is applied in response to a second gate signal;
a third switch element connecting the third node to the fourth node in response to the first gate signal;
a first capacitor connected between the first node and the fifth node; and
A pixel circuit including a second capacitor connected between the third node and the fifth node. 제 1 항에 있어서,
상기 제2 노드에 상기 제2 정전압이 인가되고 상기 제3 노드에 상기 제1 정전압이 인가되어 상기 픽셀 회로가 초기화됨과 동시에 상기 제1 노드에 상기 데이터 전압이 인가되는 픽셀 회로.According to claim 1,
A pixel circuit in which the second constant voltage is applied to the second node and the first constant voltage is applied to the third node to initialize the pixel circuit and at the same time the data voltage is applied to the first node. 제 1 항에 있어서,
상기 데이터 전압이 상기 제1 커패시터에 저장된 후에 상기 구동 소자의 문턱 전압이 상기 제2 커패시터에 저장되는 픽셀 회로. According to claim 1,
A pixel circuit in which the threshold voltage of the driving element is stored in the second capacitor after the data voltage is stored in the first capacitor. 제 1 항에 있어서,
상기 제2 게이트 신호의 전압이 제1 기간 및 제2 기간에 게이트 온 전압으로 발생되고, 제3 기간에 게이트 오프 전압이고,
상기 제1 게이트 신호의 전압이 상기 제1 기간 및 상기 제2 기간에 게이트 오프 전압으로 발생되고, 상기 제3 기간에 상기 게이트 온 전압이고,
상기 제1 내지 제3 스위치 소자들이 상기 게이트 온 전압에 응답하여 턴-오되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로. According to claim 1,
The voltage of the second gate signal is generated as a gate-on voltage in the first and second periods, and is a gate-off voltage in the third period,
The voltage of the first gate signal is generated as a gate-off voltage in the first period and the second period, and is the gate-on voltage in the third period,
A pixel circuit in which the first to third switch elements are turned off in response to the gate-on voltage and are turned off in response to the gate-off voltage. 제 1 항에 있어서,
제3 게이트 신호에 응답하여 상기 데이터 전압을 상기 제1 노드에 공급하는 제4 스위치 소자;
상기 제2 게이트 신호에 응답하여 상기 제2 정전압을 상기 제5 노드에 공급하는 제5 스위치 소자; 및
제4 게이트 신호에 응답하여 상기 제2 정전압을 상기 제3 노드에 공급하는 제6 스위치 소자를 더 포함하고,
상기 제1 내지 제6 스위치 소자들이 게이트 온 전압에 응답하여 턴-오되고, 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로. According to claim 1,
a fourth switch element that supplies the data voltage to the first node in response to a third gate signal;
a fifth switch element supplying the second constant voltage to the fifth node in response to the second gate signal; and
Further comprising a sixth switch element for supplying the second constant voltage to the third node in response to a fourth gate signal,
A pixel circuit in which the first to sixth switch elements are turned on in response to a gate-on voltage and turned off in response to a gate-off voltage. 제 5 항에 있어서,
상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는 상기 제5 노드에 연결된 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제3 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제5 스위치 소자는 상기 제2 정전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하고,
상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 정전압이 인가되는 제2 전극을 포함하는 픽셀 회로. According to claim 5,
The first switch element includes a first electrode connected to the first node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the second node,
The second switch element includes a first electrode connected to the fifth node, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node,
The third switch element includes a first electrode connected to the third node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the fourth node,
The fourth switch element includes a first electrode to which the data voltage is applied, a gate electrode to which the third gate signal is applied, and a second electrode connected to the first node,
The fifth switch element includes a first electrode to which the second constant voltage is applied, a gate electrode to which the second gate signal is applied, and a second electrode connected to the fifth node,
The sixth switch element is a pixel circuit including a first electrode connected to the third node, a gate electrode to which the fourth gate signal is applied, and a second electrode to which the first constant voltage is applied. 제 6 항에 있어서,
상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
상기 제1 기간 동안, 상기 제2 내지 제4 게이트 신호들의 전압은 상기 게이트 온 전압이고, 상기 제1 게이트 신호의 전압이 상기 게이트 오프 전압이고,
상기 제2 기간 동안, 상기 제2 게이트 신호는 상기 게이트 온 전압이고, 상기 제1, 제3 및 제4 게이트 신호들의 전압이 상기 게이트 오프 전압이고,
상기 제3 기간 동안, 상기 제1 게이트 신호의 전압이 상기 게이트 온 전압이고, 상기 제2 내지 제4 게이트 신호들의 전압이 상기 게이트 오프 전압인 픽셀 회로.According to claim 6,
The driving period of the pixel circuit includes a first period, a second period, and a third period,
During the first period, the voltage of the second to fourth gate signals is the gate-on voltage, and the voltage of the first gate signal is the gate-off voltage,
During the second period, the second gate signal is the gate-on voltage, and the voltages of the first, third and fourth gate signals are the gate-off voltage,
During the third period, the voltage of the first gate signal is the gate-on voltage, and the voltages of the second to fourth gate signals are the gate-off voltage. 제 1 항에 있어서,
제3 게이트 신호에 응답하여 상기 데이터 전압을 상기 제1 노드에 공급하는 제4 스위치 소자;
상기 제2 게이트 신호에 응답하여 상기 제2 정전압을 상기 제2 노드에 공급하는 제5 스위치 소자; 및
제4 게이트 신호에 응답하여 상기 제2 정전압을 상기 제3 노드에 공급하는 제6 스위치 소자를 더 포함하고,
상기 제1 내지 제6 스위치 소자들이 게이트 온 전압에 응답하여 턴-오되고, 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로. According to claim 1,
a fourth switch element that supplies the data voltage to the first node in response to a third gate signal;
a fifth switch element supplying the second constant voltage to the second node in response to the second gate signal; and
Further comprising a sixth switch element for supplying the second constant voltage to the third node in response to a fourth gate signal,
A pixel circuit in which the first to sixth switch elements are turned on in response to a gate-on voltage and turned off in response to a gate-off voltage. 제 8 항에 있어서,
상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는 상기 제5 노드에 연결된 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제3 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제5 스위치 소자는 상기 제2 정전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 정전압이 인가되는 제2 전극을 포함하는 픽셀 회로. According to claim 8,
The first switch element includes a first electrode connected to the first node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the second node,
The second switch element includes a first electrode connected to the fifth node, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node,
The third switch element includes a first electrode connected to the third node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the fourth node,
The fourth switch element includes a first electrode to which the data voltage is applied, a gate electrode to which the third gate signal is applied, and a second electrode connected to the first node,
The fifth switch element includes a first electrode to which the second constant voltage is applied, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node,
The sixth switch element is a pixel circuit including a first electrode connected to the third node, a gate electrode to which the fourth gate signal is applied, and a second electrode to which the first constant voltage is applied. 제 9 항에 있어서,
상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
상기 제1 기간 동안, 상기 제2 내지 제4 게이트 신호들의 전압은 상기 게이트 온 전압이고, 상기 제1 게이트 신호의 전압이 상기 게이트 오프 전압이고,
상기 제2 기간 동안, 상기 제2 게이트 신호는 상기 게이트 온 전압이고, 상기 제1, 제3 및 제4 게이트 신호들의 전압이 상기 게이트 오프 전압이고,
상기 제3 기간 동안, 상기 제1 게이트 신호의 전압이 상기 게이트 온 전압이고, 상기 제2 내지 제4 게이트 신호들의 전압이 상기 게이트 오프 전압인 픽셀 회로.According to clause 9,
The driving period of the pixel circuit includes a first period, a second period, and a third period,
During the first period, the voltage of the second to fourth gate signals is the gate-on voltage, and the voltage of the first gate signal is the gate-off voltage,
During the second period, the second gate signal is the gate-on voltage, and the voltages of the first, third and fourth gate signals are the gate-off voltage,
During the third period, the voltage of the first gate signal is the gate-on voltage, and the voltages of the second to fourth gate signals are the gate-off voltage. 복수의 픽셀 회로들이 배치된 표시패널;
픽셀 데이터의 데이터 전압을 발생하는 데이터 구동부; 및
상기 게이트 라인들에 게이트 신호를 순차적으로 공급하는 게이트 구동부를 포함하고,
상기 픽셀 회로들 각각은,
상기 데이터 전압이 인가되는 제1 노드;
픽셀 구동 전압이 인가되는 제1 정전압 노드;
상기 픽셀 구동 전압이 인가되는 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제1 정전압이 인가되는 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
제4 노드에 연결된 애노드 전극과 픽셀 기저 전압이 인가되는 캐소드 전극을 포함한 발광 소자;
제1 게이트 신호에 응답하여 상기 제1 노드를 상기 제2 노드에 연결하는 제1 스위치 소자;
제2 게이트 신호에 응답하여 상기 제2 노드를 제2 정전압이 인가되는 제5 노드에 연결하는 제2 스위치 소자;
상기 제1 게이트 신호에 응답하여 상기 제3 노드를 상기 제4 노드에 연결하는 제3 스위치 소자;
상기 제1 노드와 상기 제5 노드 사이에 연결된 제1 커패시터; 및
상기 제3 노드와 상기 제5 노드 사이에 연결된 제2 커패시터를 포함하는 표시장치. A display panel on which a plurality of pixel circuits are arranged;
a data driver that generates a data voltage of pixel data; and
It includes a gate driver that sequentially supplies gate signals to the gate lines,
Each of the pixel circuits,
a first node to which the data voltage is applied;
a first constant voltage node to which a pixel driving voltage is applied;
a driving element including a first electrode to which the pixel driving voltage is applied, a gate electrode connected to a second node, and a second electrode connected to a third node to which the first constant voltage is applied;
A light emitting device including an anode electrode connected to a fourth node and a cathode electrode to which a pixel base voltage is applied;
a first switch element connecting the first node to the second node in response to a first gate signal;
a second switch element connecting the second node to a fifth node to which a second constant voltage is applied in response to a second gate signal;
a third switch element connecting the third node to the fourth node in response to the first gate signal;
a first capacitor connected between the first node and the fifth node; and
A display device including a second capacitor connected between the third node and the fifth node. 제 11 항에 있어서,
상기 제2 게이트 신호의 전압이 제1 기간 및 제2 기간에 게이트 온 전압으로 발생되고, 제3 기간에 게이트 오프 전압이고,
상기 제1 게이트 신호의 전압이 상기 제1 기간 및 상기 제2 기간에 게이트 오프 전압으로 발생되고, 상기 제3 기간에 상기 게이트 온 전압이고,
상기 제1 내지 제3 스위치 소자들이 상기 게이트 온 전압에 응답하여 턴-오되고, 상기 게이트 오프 전압에 따라 턴-오프되는 표시장치.According to claim 11,
The voltage of the second gate signal is generated as a gate-on voltage in the first and second periods, and is a gate-off voltage in the third period,
The voltage of the first gate signal is generated as a gate-off voltage in the first period and the second period, and is the gate-on voltage in the third period,
A display device in which the first to third switch elements are turned on in response to the gate-on voltage and turned off in response to the gate-off voltage. 제 11 항에 있어서,
제3 게이트 신호에 응답하여 상기 데이터 전압을 상기 제1 노드에 공급하는 제4 스위치 소자;
상기 제2 게이트 신호에 응답하여 상기 제2 정전압을 상기 제5 노드에 공급하는 제5 스위치 소자; 및
제4 게이트 신호에 응답하여 상기 제2 정전압을 상기 제3 노드에 공급하는 제6 스위치 소자를 더 포함하고,
상기 제1 내지 제6 스위치 소자들이 게이트 온 전압에 응답하여 턴-오되고, 게이트 오프 전압에 따라 턴-오프되는 표시장치.According to claim 11,
a fourth switch element that supplies the data voltage to the first node in response to a third gate signal;
a fifth switch element supplying the second constant voltage to the fifth node in response to the second gate signal; and
Further comprising a sixth switch element for supplying the second constant voltage to the third node in response to a fourth gate signal,
A display device in which the first to sixth switch elements are turned on in response to a gate-on voltage and turned off in response to a gate-off voltage. 제 13 항에 있어서,
상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는 상기 제5 노드에 연결된 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제3 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제5 스위치 소자는 상기 제2 정전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하고,
상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 정전압이 인가되는 제2 전극을 포함하는 표시장치.According to claim 13,
The first switch element includes a first electrode connected to the first node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the second node,
The second switch element includes a first electrode connected to the fifth node, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node,
The third switch element includes a first electrode connected to the third node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the fourth node,
The fourth switch element includes a first electrode to which the data voltage is applied, a gate electrode to which the third gate signal is applied, and a second electrode connected to the first node,
The fifth switch element includes a first electrode to which the second constant voltage is applied, a gate electrode to which the second gate signal is applied, and a second electrode connected to the fifth node,
The sixth switch element includes a first electrode connected to the third node, a gate electrode to which the fourth gate signal is applied, and a second electrode to which the first constant voltage is applied. 제 14 항에 있어서,
상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
상기 제1 기간 동안, 상기 제2 내지 제4 게이트 신호들의 전압은 상기 게이트 온 전압이고, 상기 제1 게이트 신호의 전압이 상기 게이트 오프 전압이고,
상기 제2 기간 동안, 상기 제2 게이트 신호는 상기 게이트 온 전압이고, 상기 제1, 제3 및 제4 게이트 신호들의 전압이 상기 게이트 오프 전압이고,
상기 제3 기간 동안, 상기 제1 게이트 신호의 전압이 상기 게이트 온 전압이고, 상기 제2 내지 제4 게이트 신호들의 전압이 상기 게이트 오프 전압인 표시장치.According to claim 14,
The driving period of the pixel circuit includes a first period, a second period, and a third period,
During the first period, the voltage of the second to fourth gate signals is the gate-on voltage, and the voltage of the first gate signal is the gate-off voltage,
During the second period, the second gate signal is the gate-on voltage, and the voltages of the first, third and fourth gate signals are the gate-off voltage,
During the third period, the voltage of the first gate signal is the gate-on voltage, and the voltages of the second to fourth gate signals are the gate-off voltage. 제 11 항에 있어서,
제3 게이트 신호에 응답하여 상기 데이터 전압을 상기 제1 노드에 공급하는 제4 스위치 소자;
상기 제2 게이트 신호에 응답하여 상기 제2 정전압을 상기 제2 노드에 공급하는 제5 스위치 소자; 및
제4 게이트 신호에 응답하여 상기 제2 정전압을 상기 제3 노드에 공급하는 제6 스위치 소자를 더 포함하고,
상기 제1 내지 제6 스위치 소자들이 게이트 온 전압에 응답하여 턴-오되고, 게이트 오프 전압에 따라 턴-오프되는 표시장치.According to claim 11,
a fourth switch element that supplies the data voltage to the first node in response to a third gate signal;
a fifth switch element supplying the second constant voltage to the second node in response to the second gate signal; and
Further comprising a sixth switch element for supplying the second constant voltage to the third node in response to a fourth gate signal,
A display device in which the first to sixth switch elements are turned on in response to a gate-on voltage and turned off in response to a gate-off voltage. 제 16 항에 있어서,
상기 제1 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는 상기 제5 노드에 연결된 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제3 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제1 게이트 신호가 인가되는 게이트 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자는 상기 데이터 전압이 인가되는 제1 전극, 상기 제3 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제5 스위치 소자는 상기 제2 정전압이 인가되는 제1 전극, 상기 제2 게이트 신호가 인가되는 게이트 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제6 스위치 소자는 상기 제3 노드에 연결된 제1 전극, 상기 제4 게이트 신호가 인가되는 게이트 전극, 및 상기 제1 정전압이 인가되는 제2 전극을 포함하는 표시장치.According to claim 16,
The first switch element includes a first electrode connected to the first node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the second node,
The second switch element includes a first electrode connected to the fifth node, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node,
The third switch element includes a first electrode connected to the third node, a gate electrode to which the first gate signal is applied, and a second electrode connected to the fourth node,
The fourth switch element includes a first electrode to which the data voltage is applied, a gate electrode to which the third gate signal is applied, and a second electrode connected to the first node,
The fifth switch element includes a first electrode to which the second constant voltage is applied, a gate electrode to which the second gate signal is applied, and a second electrode connected to the second node,
The sixth switch element includes a first electrode connected to the third node, a gate electrode to which the fourth gate signal is applied, and a second electrode to which the first constant voltage is applied. 제 17 항에 있어서,
상기 픽셀 회로의 구동 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
상기 제1 기간 동안, 상기 제2 내지 제4 게이트 신호들의 전압은 상기 게이트 온 전압이고, 상기 제1 게이트 신호의 전압이 상기 게이트 오프 전압이고,
상기 제2 기간 동안, 상기 제2 게이트 신호는 상기 게이트 온 전압이고, 상기 제1, 제3 및 제4 게이트 신호들의 전압이 상기 게이트 오프 전압이고,
상기 제3 기간 동안, 상기 제1 게이트 신호의 전압이 상기 게이트 온 전압이고, 상기 제2 내지 제4 게이트 신호들의 전압이 상기 게이트 오프 전압인 표시장치.According to claim 17,
The driving period of the pixel circuit includes a first period, a second period, and a third period,
During the first period, the voltage of the second to fourth gate signals is the gate-on voltage, and the voltage of the first gate signal is the gate-off voltage,
During the second period, the second gate signal is the gate-on voltage, and the voltages of the first, third and fourth gate signals are the gate-off voltage,
During the third period, the voltage of the first gate signal is the gate-on voltage, and the voltages of the second to fourth gate signals are the gate-off voltage.