KR20240079696A - 표시 장치 - Google Patents

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이종범
김종성
이선화
이병현
이소이
김세은
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 각각이 복수의 서브 화소를 포함하는 복수의 화소가 정의된 기판, 복수의 화소 각각에 배치된 발광 소자, 및 복수의 서브 화소 각각에서 발광 소자 상에 배치된 복수의 색변환 부재를 포함하고, 복수의 서브 화소에 하나의 발광 소자가 배치되고, 하나의 발광 소자는 복수의 색변환 부재에 중첩한다. 따라서, 하나의 발광 소자로 복수의 서브 화소를 구현할 수 있어, 발광 소자의 전체적인 개수를 줄일 수 있고, 제조 비용을 절감할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 LED(Light Emitting Diode)를 이용한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 하나의 발광 소자로 복수의 서브 화소를 구현할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 표시 장치에 배치되는 발광 소자의 전체 개수를 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 표시 장치에 배치되는 발광 소자의 전체 개수를 감소시켜 발광 소자의 전사 공정 횟수 및 제조 비용을 절감할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 인접한 서브 화소로 흐르는 누설 전류를 최소화한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 각각이 복수의 서브 화소를 포함하는 복수의 화소가 정의된 기판, 복수의 화소 각각에 배치된 발광 소자, 및 복수의 서브 화소 각각에서 발광 소자 상에 배치된 복수의 색변환 부재를 포함하고, 복수의 서브 화소에 하나의 발광 소자가 배치되고, 하나의 발광 소자는 복수의 색변환 부재에 중첩한다. 따라서, 하나의 발광 소자로 복수의 서브 화소를 구현할 수 있어, 발광 소자의 전체적인 개수를 줄일 수 있고, 제조 비용을 절감할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 하나의 발광 소자만으로 복수의 서브 화소를 구현할 수 있어, 표시 장치에 필요한 발광 소자의 개수를 줄일 수 있다.
본 발명은 발광 소자의 개수를 줄여 제조 비용을 절감하고, 발광 소자의 전사 공정을 간소화할 수 있다.
본 발명은 하나의 발광 소자에 대응되는 복수의 서브 화소 간의 누설 전류를 최소화하여 색좌표 틀어짐을 최소화하고, 표시 품질을 향상시킬 수 있다.
본 발명은 하나의 발광 소자로도 복수의 색상을 표시할 수 있어, 저전력 구동이 가능한 고효율의 표시 장치를 구현할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 부분 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 타일링 표시 장치의 사시도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 6은 도 3의 VI-VI'에 따른 단면도이다.
도 7a 내지 도 8b는 본 발명의 일 실시예에 표시 장치의 발광 소자의 제조 방법을 설명하기 위한 도면이다.
도 9a는 비교예에 따른 표시 장치의 서브 화소의 개략적인 회로도이다.
도 9b는 비교예에 따른 표시 장치의 서브 화소의 구동 전류 및 저전위 전원 전압을 설명하기 위한 도면이다.
도 10a는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 개략적인 회로도이다.
도 10b는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 구동 전류 및 저전위 전원 전압을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 구동부(GD) 및 데이터 구동부(DD), 게이트 구동부(GD)와 데이터 구동부(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
게이트 구동부(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급한다. 도 1에서는 하나의 게이트 구동부(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 구동부(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 구동부(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터를 기준 감마 전압을 이용하여 데이터 전압으로 변환한다. 데이터 구동부(DD)는 변환된 데이터 전압을 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터를 정렬하여 데이터 구동부(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호, 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호 및 데이터 제어 신호를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호 및 데이터 제어 신호를 게이트 구동부(GD) 및 데이터 구동부(DD) 각각에 공급하여 게이트 구동부(GD) 및 데이터 구동부(DD)를 제어할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다. 이 외에도 복수의 서브 화소(SP) 각각은 고전위 전원 배선, 저전위 전원 배선, 기준 배선 등에 연결될 수 있다.
표시 패널(PN)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역이다. 표시 영역(AA)에는 복수의 화소(PX)를 구성하는 복수의 서브 화소(SP) 및 복수의 서브 화소(SP)를 구동하기 위한 회로가 배치될 수 있다. 복수의 서브 화소(SP)는 표시 영역(AA)을 구성하는 최소 단위로, n개의 서브 화소(SP)는 하나의 화소(PX)를 이룰 수 있다. 복수의 서브 화소(SP) 각각에는 발광 소자 및 발광 소자를 구동하기 위한 박막 트랜지스터 등이 배치될 수 있다.
표시 영역(AA)에는 복수의 서브 화소(SP)로 각종 신호를 전달하는 복수의 신호 배선이 배치된다. 예를 들어, 복수의 신호 배선은 복수의 서브 화소(SP) 각각으로 데이터 전압을 공급하는 복수의 데이터 배선(DL), 복수의 서브 화소(SP) 각각으로 게이트 전압을 공급하는 복수의 스캔 배선(SL) 등을 포함할 수 있다. 복수의 스캔 배선(SL)은 표시 영역(AA)에서 일 방향으로 연장되며 복수의 서브 화소(SP)에 연결될 수 있고, 복수의 데이터 배선(DL)은 표시 영역(AA)에서 일 방향과 상이한 방향으로 연장되며 복수의 서브 화소(SP)에 연결될 수 있다. 이외에도 표시 영역(AA)에는 저전위 전원 배선, 고전위 전원 배선 등이 더 배치될 수 있으며 이에 제한되지 않는다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)으로부터 연장된 영역으로 정의될 수 있다. 또는 비표시 영역(NA)은 표시 영역(AA)에 인접한 영역으로 정의될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)의 서브 화소(SP)로 신호를 전달하기 위한 링크 배선 및 패드 전극이나 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있다.
비표시 영역(NA)은 표시 패널(PN)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
한편, 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)와 같은 구동부는 다양한 방식으로 표시 패널(PN)과 연결될 수 있다. 예를 들어, 게이트 구동부(GD)는 비표시 영역(NA)에 GIP(Gate In Panel) 방식으로 실장될 수도 있고, 표시 영역(AA)에서 복수의 서브 화소(SP) 사이에 GIA(Gate In Active area) 방식으로 실장될 수도 있다. 예를 들어, 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)는 별도의 플렉서블 필름 및 인쇄 회로 기판에 형성되고, 표시 패널(PN)의 비표시 영역(NA)에 형성된 패드 전극에 플렉서블 필름 및 인쇄 회로 기판을 본딩하는 방식으로 표시 패널(PN)과 전기적으로 연결될 수 있다. 만약, 게이트 구동부(GD)가 GIP 방식으로 실장되고, 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)가 비표시 영역(NA)의 패드 전극을 통해 표시 패널(PN)로 신호를 전달하는 경우, 게이트 구동부(GD)와 패드 전극을 배치하기 위한 비표시 영역(NA)의 면적 확보가 필요하고, 베젤이 증가할 수 있다.
이와 달리, 게이트 구동부(GD)를 GIA 방식으로 표시 영역(AA) 내부에 실장하고, 표시 패널(PN) 전면의 신호 배선을 표시 패널(PN) 배면의 패드 전극과 연결하는 사이드 배선(SRL)을 형성하여 표시 패널(PN) 배면에 플렉서블 필름 및 인쇄 회로 기판을 본딩하는 경우, 표시 패널(PN) 전면에서 비표시 영역(NA)을 최소한으로 축소할 수 있다. 즉, 위와 같은 방식으로 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)를 표시 패널(PN)과 연결하는 경우 실질적으로 베젤이 존재하지 않는 제로 베젤 구현이 가능할 수 있으며, 보다 상세한 설명은 도 2a 및 도 2b를 참조하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 부분 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 타일링 표시 장치의 사시도이다.
표시 패널(PN)의 비표시 영역(NA)에는 복수의 서브 화소(SP)로 각종 신호를 전달하기 위한 복수의 패드 전극이 배치된다. 예를 들어, 표시 패널(PN) 전면의 비표시 영역(NA)에는 복수의 서브 화소(SP)로 신호를 전달하는 제1 패드 전극(PAD1)이 배치되고, 표시 패널(PN) 배면의 비표시 영역(NA)에는 플렉서블 필름 및 인쇄 회로 기판과 같은 구동 부품과 전기적으로 연결되는 제2 패드 전극(PAD2)이 배치된다.
이 경우, 복수의 서브 화소(SP)와 연결된 각종 신호 배선, 예를 들어, 스캔 배선(SL)이나 데이터 배선(DL) 등은 표시 영역(AA)에서 비표시 영역(NA)으로 연장되어 제1 패드 전극(PAD1)과 전기적으로 연결될 수 있다.
그리고 표시 패널(PN)의 측면을 따라 사이드 배선(SRL)이 배치된다. 사이드 배선(SRL)은 표시 패널(PN) 전면의 제1 패드 전극(PAD1)과 표시 패널(PN) 배면의 제2 패드 전극(PAD2)을 전기적으로 연결할 수 있다. 이에, 표시 패널(PN) 배면의 구동 부품으로부터 신호는 제2 패드 전극(PAD2), 사이드 배선(SRL) 및 제1 패드 전극(PAD1)을 통해 복수의 서브 화소(SP)로 전달될 수 있다. 따라서, 표시 패널(PN)의 전면에서 측면 및 배면으로 신호 전달 경로를 형성하여 표시 패널(PN)의 비표시 영역(NA)의 면적을 최소화할 수 있다.
그리고 도 2b를 참조하면, 표시 장치(100)를 복수 개 연결하여 대화면을 갖는 타일링 표시 장치(TD)를 구현할 수 있다. 이때, 도 2a에 도시된 바와 같이 베젤이 최소화된 표시 장치(100)를 이용하여 타일링 표시 장치(TD)를 구현하는 경우, 표시 장치(100)와 표시 장치(100) 사이의 화상이 표시되지 않는 심(seam) 영역이 최소화되어 표시 품질이 향상될 수 있다.
예를 들어, 복수의 서브 화소(SP)는 하나의 화소(PX)를 이룰 수 있고, 하나의 표시 장치(100)의 최외곽 화소(PX)와 이에 인접하는 다른 하나의 표시 장치(100)의 최외곽 화소(PX) 사이의 간격(D1)을 하나의 표시 장치(100) 내에서의 화소(PX) 사이의 간격(D1)과 동일하게 구현할 수 있다. 따라서, 표시 장치(100)와 표시 장치(100) 사이에서 화소(PX)의 간격이 일정하게 구성되어 심 영역이 최소화될 수 있다.
다만, 도 2a 및 도 2b는 예시적인 것으로, 본 발명의 일 실시예에 따른 표시 장치(100)는 베젤이 존재하는 일반적인 표시 장치일 수도 있으며 이에 제한되지 않는다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 구체적으로, 도 3 내지 도 5는 하나의 화소에 대한 확대 평면도로, 설명의 편의를 위해, 제1 뱅크(BB1), 제2 뱅크(BB2), 발광 소자(120) 및 복수의 색변환 부재(130)만을 도시하였다.
먼저, 도 3을 참조하면, 표시 패널(PN)은 각각이 복수의 서브 화소(SP)로 이루어진 복수의 화소(PX)를 포함한다. 복수의 서브 화소(SP) 각각은 발광 소자(120) 및 회로를 포함하여 독립적으로 광을 발광할 수 있다.
하나의 화소(PX)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 복수의 서브 화소(SP)로 이루어질 수 있다. 예를 들어, 복수의 서브 화소(SP)의 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있으나, 이에 제한되는 것은 아니다.
이때, 하나의 화소(PX)를 이루는 복수의 서브 화소(SP)의 개수 및 배치나 각 서브 화소(SP)에 배정된 면적은 발광 효율이나 시야각 등을 고려하여 다양하게 설계될 수 있다.
예를 들어, 도 3을 참조하면, 하나의 화소(PX)는 2X2 매트릭스 배열을 이루는 4개의 서브 화소(SP)로 구성되어, 평면 형상이 사각형 형상으로 이루어질 수 있다. 그리고 하나의 화소(PX)에는 1개의 제1 서브 화소(SP1), 2개의 제2 서브 화소(SP2) 및 1개의 제3 서브 화소(SP3)가 배치될 수 있다.
도 4를 참조하면, 하나의 화소(PX)는 평면 형상이 사각형 형상으로 이루어지고, 내부에 1개의 제1 서브 화소(SP1), 1개의 제2 서브 화소(SP2) 및 1개의 제3 서브 화소(SP3)가 배치될 수 있다.
도 5를 참조하면, 하나의 화소(PX)는 평면 형상이 삼각형 형상으로 이루어지고, 내부에 1개의 제1 서브 화소(SP1), 1개의 제2 서브 화소(SP2) 및 1개의 제3 서브 화소(SP3)가 배치될 수 있다.
한편, 기존에는 복수의 서브 화소 각각에 개별적으로 발광 소자를 배치하여 영상을 표시하였다. 다만, 고해상도로 갈수록 복수의 서브 화소와 복수의 발광 소자의 개수 및 복수의 발광 소자를 표시 장치로 전사하는 전사 공정의 횟수 모두 증가하여 제조 비용이 증가하였다. 또한, 복수의 발광 소자 각각에서 발광되는 광의 색편차가 있어 표시 장치의 색좌표 변동이 발생하였다. 아울러, 복수의 발광 소자는 하나의 웨이퍼에서 성장된 에피층을 복수 개로 패터닝하여 형성되는데, 이러한 식각 과정에서 발광 소자의 측벽에 결함이 발생하고, 발광 소자의 광효율이 저하될 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP)에 하나의 발광 소자(120)를 배치하여 복수의 서브 화소(SP)의 개수 대비 복수의 발광 소자(120)의 개수를 저감할 수 있다. 즉, 복수의 서브 화소(SP)에 배치된 복수의 발광 소자(120)는 일체로 형성될 수 있다. 예를 들어, 하나의 화소(PX)에 하나의 발광 소자(120)가 배치되고, 하나의 발광 소자(120)로 복수의 서브 화소(SP)를 구현할 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제조 비용을 절감하고, 전사 공정을 간소화할 수 있다. 또한, 복수의 발광 소자(120)를 하나의 발광 소자(120)로 일체화하여 형성하므로, 에피층의 식각 과정에서 손상되는 발광 소자(120)의 측벽의 전체적인 면적을 감소시킬 수 있다.
이하에서는 도 6을 참조하여 본 발명의 일 실시예에 따른 표시 장치(100)의 발광 소자(120)를 보다 구체적으로 설명하기로 한다.
도 6은 도 3의 VI-VI'에 따른 단면도이다. 구체적으로, 도 6은 서로 인접한 제1 서브 화소 및 제2 서브 화소의 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 패널(PN)의 복수의 서브 화소(SP) 각각에, 기판(110), 버퍼층(111), 게이트 절연층(112), 제1 층간절연층(113), 제2 층간절연층(114), 제1 평탄화층(115), 접착층(116), 제2 평탄화층(117), 제3 평탄화층(118), 구동 트랜지스터(DT), 발광 소자(120), 복수의 반사층(RE), 복수의 제1 연결 전극(CE1), 복수의 제2 연결 전극(CE2), 차광층(LS) 및 보조 전극(LE)이 배치된다.
먼저, 기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에서 복수의 서브 화소(SP) 각각에 차광층(LS)이 배치된다. 차광층(LS)은 기판(110) 하부에서 후술할 구동 트랜지스터(DT)의 액티브층(ACT)으로 입사하는 광을 차단한다. 차광층(LS)에서 구동 트랜지스터(DT)의 액티브층(ACT)으로 입사하는 광이 차단되어 누설 전류를 최소화할 수 있다.
기판(110) 및 차광층(LS) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
버퍼층(111) 상에 구동 트랜지스터(DT)가 배치된다. 구동 트랜지스터(DT)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
버퍼층(111) 상에 액티브층(ACT)이 배치된다. 액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
액티브층(ACT) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE) 상에 제1 층간절연층(113) 및 제2 층간절연층(114)이 배치된다. 제1 층간절연층(113) 및 제2 층간절연층(114)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성된다. 제1 층간절연층(113) 및 제2 층간절연층(114)은 제1 층간절연층(113) 및 제2 층간절연층(114) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 층간절연층(114) 상에 액티브층(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 본 발명에서는 게이트 전극(GE)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 제1 층간절연층(113) 및 제2 층간절연층(114), 즉, 복수의 절연층이 배치된 것으로 설명하였으나, 게이트 전극(GE)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 하나의 절연층만 배치될 수도 있으며, 이에 제한되지 않는다.
그리고 도면에 도시된 바와 같이 게이트 전극(GE)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 제1 층간절연층(113) 및 제2 층간절연층(114)과 같은 복수의 절연층이 배치된 경우, 제1 층간절연층(113) 및 제2 층간절연층(114) 사이에 전극을 추가로 형성할 수 있고, 추가로 형성된 전극은 제1 층간절연층(113)의 하부 또는 제2 층간절연층(114)의 상부에 배치된 다른 구성과 커패시터를 형성할 수 있다.
게이트 절연층(112) 상에 보조 전극(LE)이 배치된다. 보조 전극(LE)은 버퍼층(111) 아래의 차광층(LS)을 제2 층간절연층(114) 상의 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나에 전극을 전기적으로 연결하는 전극이다. 예를 들어, 차광층(LS)은 보조 전극(LE)을 통해 소스 전극(SE) 또는 드레인 전극(DE) 중 어느 하나와 전기적으로 연결되어 플로팅 게이트로 동작하지 않게 되므로, 플로팅된 차광층(LS)에 의해 발생되는 구동 트랜지스터(DT)의 문턱 전압 변동을 최소화할 수 있다. 도면에서는 차광층(LS)이 소스 전극(SE)에 연결되는 것으로 도시하였으나, 차광층(LS)은 드레인 전극(DE)에 연결될 수도 있으며 이에 제한되지 않는다.
제2 층간절연층(114) 상에 고전위 전원 배선(VDD)이 배치된다. 고전위 전원 배선(VDD)은 구동 트랜지스터(DT)와 함께 발광 소자(120)에 전기적으로 연결되어 발광 소자(120)를 발광시킬 수 있다. 고전위 전원 배선(VDD)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
구동 트랜지스터(DT) 및 고전위 전원 배선(VDD) 상에 제1 평탄화층(115)이 배치된다. 제1 평탄화층(115)은 구동 트랜지스터(DT)가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(115)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(115) 상에 복수의 반사층(RE)이 배치된다. 복수의 반사층(RE)은 제1 반사층(RE1), 제2 반사층(RE2), 제3 반사층(RE3), 제4 반사층(RE4) 및 제5 반사층(RE5)을 포함한다. 복수의 반사층(RE)은 반사 특성이 우수한 도전성 물질로 형성되어, 발광 소자(120)에서 발광된 광을 반사시킬 수 있다. 예를 들어, 복수의 반사층(RE)은 알루미늄(Al) 또는 은(Ag)과 같이 반사 효율이 높은 금속 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니다.
먼저, 제1 평탄화층(115) 상에 서로 이격된 제1 반사층(RE1) 및 제2 반사층(RE2)이 배치된다. 제1 반사층(RE1) 및 제2 반사층(RE2)은 발광 소자(120)를 고전위 전원 배선(VDD) 및 구동 트랜지스터(DT)에 전기적으로 연결하는 전극이자 발광 소자(120)에서 발광된 광을 발광 소자(120)의 상부로 반사시키는 반사판으로 기능할 수 있다.
구체적으로, 제1 반사층(RE1)은 구동 트랜지스터(DT)와 발광 소자(120)를 전기적으로 연결할 수 있다. 제1 반사층(RE1)은 제1 평탄화층(115)에 형성된 컨택홀을 통해 구동 트랜지스터(DT)의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다. 그리고 제1 반사층(RE1)은 후술할 제1 연결 전극(CE1)을 통해 발광 소자(120)의 제1 전극(124) 및 제1 반도체층(121)과 전기적으로 연결될 수 있다.
제2 반사층(RE2)은 고전위 전원 배선(VDD)과 발광 소자(120)를 전기적으로 연결할 수 있다. 제2 반사층(RE2)은 제1 평탄화층(115)에 형성된 컨택홀을 통해 고전위 전원 배선(VDD)에 연결되고, 후술할 제2 연결 전극(CE2)을 통해 발광 소자(120)의 제2 전극(125) 및 제2 반도체층(123)과 전기적으로 연결될 수 있다.
제1 반사층(RE1) 및 제2 반사층(RE2) 상에 접착층(116)이 배치된다. 접착층(116)은 기판(110) 전면에 코팅되어 접착층(116) 상에 배치되는 발광 소자(120)를 고정시킬 수 있다. 접착층(116)은 예를 들어, Adhesive polymer, epoxy resist, UV resin, polyimide 계열, acrylate 계열, 우레탄 계열, Polydimethylsiloxane(PDMS) 중 어느 하나로 선택될 수 있으나, 이에 제한되는 것은 아니다.
접착층(116) 상에서 하나의 화소(PX)에 하나의 발광 소자(120)가 배치된다. 즉, 복수의 서브 화소(SP)에 하나의 발광 소자(120)가 배치된다. 발광 소자(120)는 전류에 의해 빛을 발광하는 소자로, 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(120)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(120)는 LED(Light-emitting Diode) 또는 마이크로 LED(Micro Light-emitting Diode)일 수 있다.
하나의 발광 소자(120)는 제1 반도체층(121), 복수의 발광층(122), 복수의 제2 반도체층(123), 복수의 제1 전극(124) 및 복수의 제2 전극(125)을 포함한다.
접착층(116) 상에 제1 반도체층(121)이 배치되고, 제1 반도체층(121) 상에 복수의 제2 반도체층(123)이 배치된다. 제1 반도체층(121)은 복수의 서브 화소(SP) 전체에 연속적으로 배치되고, 복수의 제2 반도체층(123)은 복수의 서브 화소(SP) 각각에 대응하여 개별적으로 배치될 수 있다. 즉, 복수의 서브 화소(SP) 각각에 대응하여 배치된 제1 반도체층(121)은 서로 연결되어 일체로 이루어지고, 복수의 서브 화소(SP) 각각에 대응하여 배치된 제2 반도체층(123)은 서로 분리되어 독립적으로 배치될 수 있다.
제1 반도체층(121) 및 복수의 제2 반도체층(123)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(121) 및 복수의 제2 반도체층(123) 각각은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 n형 및 p형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(121)과 복수의 제2 반도체층(123) 사이에 복수의 발광층(122)이 배치된다. 복수의 발광층(122)은 제1 반도체층(121) 및 복수의 제2 반도체층(123)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 복수의 발광층(122)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 3 및 도 6을 함께 참조하면, 발광 소자(120)는 복수의 서브 화소(SP) 경계에 중첩하는 영역에서 제2 반도체층(123) 및 발광층(122)과 제1 반도체층(121)의 상측 부분이 일부 식각되어 홈(120G)을 가질 수 있다. 홈(120G)은 복수의 서브 화소(SP)의 경계에 중첩할 수 있고, 발광 소자(120)의 구성 중 적어도 제2 반도체층(123) 및 발광층(122)을 제거하여 형성될 수 있다. 발광 소자(120)의 중앙 부분에 홈(120G)을 형성함으로써, 하나의 발광 소자(120)에 배치된 발광층(122)을 복수의 서브 화소(SP) 별로 분리할 수 있다. 이에, 복수의 서브 화소(SP)에 배치된 하나의 발광 소자(120)는 복수의 발광층(122)을 포함하고, 복수의 발광층(122)을 개별적으로 구동하여 복수의 서브 화소(SP)를 독립 구동할 수 있다.
제1 반도체층(121)의 측면과 하면에 복수의 제1 전극(124)이 배치된다. 복수의 제1 전극(124)은 구동 트랜지스터(DT)와 제1 반도체층(121)을 전기적으로 연결하기 위한 전극이다. 복수의 제1 전극(124) 각각은 복수의 서브 화소(SP) 각각에 대응하여 배치될 수 있다. 복수의 제1 전극(124)은 서로 다른 구동 전류를 복수의 서브 화소(SP) 각각의 발광층(122)으로 전달해야 하므로, 복수의 서브 화소(SP) 별로 분리되어 배치될 수 있다. 예를 들어, 4개의 서브 화소(SP)에 하나의 발광 소자(120)가 배치되는 경우, 4개의 제1 전극(124)이 4개의 서브 화소(SP) 각각에 대응하여 배치될 수 있다.
복수의 제1 전극(124)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 반도체층(123) 상에 복수의 제2 전극(125)이 배치된다. 복수의 제2 전극(125) 각각은 복수의 제2 반도체층(123) 각각의 상면에 배치될 수 있다. 복수의 제2 전극(125)은 고전위 전원 배선(VDD)과 제2 반도체층(123)을 전기적으로 연결하기 위한 전극이다. 복수의 제2 전극(125)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 또는 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금과 같은 불투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 발광 소자(120)는 제1 반도체층(121), 복수의 발광층(122), 복수의 제2 반도체층(123), 복수의 제1 전극(124) 및 복수의 제2 전극(125)을 둘러싸는 봉지막을 더 포함할 수 있다. 봉지막은 절연 물질로 이루어져, 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 보호할 수 있다. 그리고 봉지막에는 복수의 제1 전극(124) 및 복수의 제2 전극(125)을 노출시키는 컨택홀이 형성되어, 후술할 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 복수의 제1 전극(124) 및 복수의 제2 전극(125)이 전기적으로 연결될 수 있다.
접착층(116) 상에 복수의 연결 전극(CE)이 배치된다. 복수의 연결 전극(CE)은 복수의 제1 연결 전극(CE1) 및 복수의 제2 연결 전극(CE2)을 포함한다.
먼저, 접착층(116) 상에서 발광 소자(120)의 측부에 제1 연결 전극(CE1)이 배치된다. 제1 연결 전극(CE1)은 발광 소자(120)와 구동 트랜지스터(DT)를 전기적으로 연결하기 위한 전극이다. 복수의 제1 연결 전극(CE1) 각각은 복수의 서브 화소(SP) 각각에 대응하여 배치될 수 있다. 복수의 제1 연결 전극(CE1)은 서로 다른 구동 전류를 복수의 서브 화소(SP) 각각의 발광층(122)으로 전달해야 하므로, 복수의 서브 화소(SP) 별로 분리되어 배치될 수 있다.
복수의 제1 연결 전극(CE1)은 접착층(116)에 형성된 컨택홀을 통해 제1 반사층(RE1)과 전기적으로 연결될 수 있다. 그리고 복수의 제1 연결 전극(CE1)은 발광 소자(120)의 측면의 적어도 일부를 덮도록 배치되어 제1 반도체층(121) 및 복수의 제1 전극(124)에 전기적으로 연결될 수 있다. 따라서, 제1 연결 전극(CE1) 및 제1 반사층(RE1)을 통해 제1 반도체층(121) 및 제1 전극(124)이 구동 트랜지스터(DT)에 전기적으로 연결될 수 있다. 복수의 제1 연결 전극(CE1)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
발광 소자(120), 복수의 제1 연결 전극(CE1) 및 접착층(116) 상에 제2 평탄화층(117)이 배치된다. 제2 평탄화층(117)은 발광 소자(120)가 배치된 기판(110)의 상부를 평탄화하며, 접착층(116)과 함께 발광 소자(120)를 기판(110) 상에 고정할 수 있다. 제2 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 평탄화층(117) 상에 복수의 제2 연결 전극(CE2)이 배치된다. 복수의 제2 연결 전극(CE2)은 복수의 발광 소자(120)의 제2 전극(125) 및 제2 반도체층(123)과 고전위 전원 배선(VDD)을 전기적으로 연결하기 위한 전극이다. 복수의 제2 연결 전극(CE2) 각각은 복수의 서브 화소(SP) 각각에 대응하여 배치될 수 있다. 복수의 제2 연결 전극(CE2)은 복수의 서브 화소(SP) 각각에 대응되는 복수의 제2 전극(125)을 고전위 전원 배선(VDD)에 전기적으로 연결할 수 있다. 복수의 제2 연결 전극(CE2)은 도전성 물질, 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질 등으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 도 6에서는 복수의 제2 전극(125) 각각에 복수의 제2 연결 전극(CE2)이 연결된 것으로 도시하였으나, 하나의 발광 소자(120)에 포함된 복수의 제2 전극(125)은 하나의 제2 연결 전극(CE2)에 연결될 수도 있다. 이 경우, 제2 연결 전극(CE2)은 발광 소자(120) 및 제1 뱅크(BB1) 상부를 모두 덮으며 복수의 제2 전극(125)에 연결될 수 있으나, 이에 제한되는 것은 아니다.
접착층(116) 및 발광 소자(120) 상에 제1 뱅크(BB1)가 배치된다. 제1 뱅크(BB1)는 하나의 화소(PX)를 이루는 복수의 서브 화소(SP) 사이에 배치되어, 복수의 서브 화소(SP) 각각의 광이 혼색되는 것을 저감할 수 있다. 제1 뱅크(BB1)는 하나의 화소(PX)에 포함된 복수의 서브 화소(SP)의 경계를 따라 배치될 수 있다. 그리고 제1 뱅크(BB1)는 복수의 서브 화소(SP) 간의 경계를 따라 배치되며, 발광 소자(120)의 홈(120G)에도 배치될 수 있다. 제1 뱅크(BB1)는 발광 소자(120)의 홈(120G)을 채우도록 배치되어, 하나의 발광 소자(120)에 포함된 복수의 발광층(122) 각각에서 발광된 광이 인접한 서브 화소(SP) 영역으로 진행하는 것을 최소화할 수 있다. 제1 뱅크(BB1)는 불투명한 절연 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
접착층(116) 상에 제2 뱅크(BB2)가 배치된다. 제2 뱅크(BB2)는 복수의 화소(PX) 사이에 배치될 수 있고, 화소(PX) 간의 경계를 따라 배치될 수 있다. 제2 뱅크(BB2)는 하나의 화소(PX)에서 발광된 광이 인접한 화소(PX)로 진행하여 혼색되는 것을 최소화할 수 있다. 제2 뱅크(BB2)는 불투명한 절연 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이때, 제2 뱅크(BB2)는 제1 뱅크(BB1)와 서로 연결될 수 있다. 화소(PX)의 경계를 따라 배치되는 제2 뱅크(BB2)는 하나의 화소(PX)에 포함된 복수의 서브 화소(SP) 간의 경계를 따라 배치되는 제1 뱅크(BB1)와 서로 접할 수 있다. 이에, 제1 뱅크(BB1) 및 제2 뱅크(BB2)는 복수의 서브 화소(SP) 및 복수의 화소(PX)가 형성된 영역을 구분할 수 있다.
제2 뱅크(BB2)의 측면에 제3 반사층(RE3)이 배치된다. 제3 반사층(RE3)은 제2 뱅크(BB2)의 측면 상에 배치되어 발광 소자(120)에서 발광된 광 중 측면으로 향하는 광을 기판(110)의 상부로 반사시킬 수 있다. 제3 반사층(RE3)은 하나의 화소(PX)에서 발광된 광을 기판(110) 상부로 반사시켜 광추출 효율을 향상시킬 수 있다.
제1 뱅크(BB1)의 측면에 제4 반사층(RE4)이 배치된다. 제4 반사층(RE4)은 제3 반사층(RE3)과 같이 발광 소자(120)에서 발광된 광 중 제1 뱅크(BB1)의 측면으로 향하는 광을 기판(110)의 상부로 반사시킬 수 있다. 제4 반사층(RE4)은 하나의 서브 화소(SP)에서 발광된 광을 기판(110) 상부로 반사시켜 광추출 효율을 향상시킬 수 있다.
제4 반사층(RE4), 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 상에 제3 평탄화층(118)이 배치된다. 제3 평탄화층(118)은 기판(110)의 상부를 평탄화할 수 있다. 제3 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 포토 레지스트나 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제3 평탄화층(118) 상에 제5 반사층(RE5)이 배치된다. 제5 반사층(RE5)은 발광 소자(120)에 중첩하도록 배치될 수 있다. 제5 반사층(RE5)은 발광 소자(120)의 평면 형상과 대응되는 형상을 가질 수 있다. 제5 반사층(RE5)은 발광 소자(120)에서 발광된 광 중 바로 발광 소자(120)의 상부를 향하는 광을 반사시킬 수 있다. 제5 반사층(RE5)은 발광 소자(120)에서 발광된 광을 제1 뱅크(BB1)와 발광 소자(120) 사이의 빈 공간 측으로 반사시켜 서브 화소(SP) 전체에 광이 확산되도록 할 수 있다.
구체적으로, 후술할 색변환층은 일정 수준 이하의 사이즈로는 패터닝이 어렵다. 즉, 색변환층의 사이즈를 감소시키는데 한계가 있다. 이때, 발광 소자(120)는 상술한 바와 같이 마이크로 단위의 사이즈를 갖는 마이크로 LED로, 색변환층을 발광 소자(120)와 대응되는 미세 사이즈로는 구현하기 어려울 수 있고, 색변환층은 발광 소자(120)보다 큰 크기로 형성될 수 있다. 도 3 내지 도 5에 도시된 바와 같이, 평면 상에서 바라보면, 발광 소자(120)는 색변환층보다 작은 크기를 가져, 색변환층의 일부분에만 중첩할 수 있다. 이에, 발광 소자(120)에서 발광된 광이 발광 소자(120)에 중첩하는 색변환층의 일부 영역에만 집중되고, 발광 소자(120)에 중첩하지 않는 색변환층의 나머지 영역으로는 광이 집중되지 않아 색변환 효율이 저하될 수 있다. 이에, 발광 소자(120)의 바로 위에 제5 반사층(RE5)을 형성하여 발광 소자(120)의 상부에만 광이 집중되지 않고 발광 소자(120) 외측의 영역에까지 광이 고르게 향하도록 할 수 있다.
도 6에서는 제5 반사층(RE5)이 발광 소자(120)보다 작은 크기를 갖는 것으로 도시하였으나, 제5 반사층(RE5)은 발광 소자(120)와 대응되는 크기로 형성될 수도 있으며, 이에 제한되지 않는다.
도 3 및 도 6을 함께 참조하면, 제3 평탄화층(118) 및 제5 반사층(RE5) 상에 복수의 색변환 부재(130)가 배치된다. 복수의 색변환 부재(130)는 발광 소자(120)에서 발광된 광을 다양한 색상의 광으로 변환할 수 있다. 복수의 색변환 부재(130)는 발광 소자(120)보다 큰 크기를 가져, 발광 소자(120)에 중첩하는 부분과 발광 소자(120)의 외측으로 돌출되어 발광 소자(120)에 중첩하지 않는 부분을 포함할 수 있다. 복수의 색변환 부재(130)는 제1 색변환 부재(130R), 제2 색변환 부재(130G) 및 제3 색변환 부재(130B)를 포함한다.
이하에서는 설명의 편의를 위해, 발광 소자(120)는 청색 발광 소자이고, 제1 색변환 부재(130R), 제2 색변환 부재(130G) 및 제3 색변환 부재(130B) 각각은 적색, 녹색 및 청색 색변환 부재인 것으로 가정하여 설명하기로 하나 이에 제한되는 것은 아니다.
제1 색변환 부재(130R)는 제1 서브 화소(SP1)에 배치되어, 발광 소자(120)로부터 발광된 청색 광을 적색 광으로 변환할 수 있다. 제2 색변환 부재(130G)는 제2 서브 화소(SP2)에 배치되어, 발광 소자(120)로부터 발광된 청색 광을 녹색 광으로 변환할 수 있다. 제3 색변환 부재(130B)는 제3 서브 화소(SP3)에 배치되어, 발광 소자(120)로부터 발광된 청색 광을 보다 고순도의 청색 광으로 변환할 수도 있고, 발광 소자(120)로부터 발광된 청색 광을 그대로 투과시킬 수도 있다.
복수의 색변환 부재(130) 각각은 색변환층 및 색변환층 상에 배치된 컬러 필터를 포함한다. 예를 들어, 제1 색변환 부재(130R)는 제1 색변환층(131R) 및 제1 컬러 필터(132R)를 포함하고, 제2 색변환 부재(130G)는 제2 색변환층(131G) 및 제2 컬러 필터(132G)를 포함하며, 제3 색변환 부재(130B)는 제3 색변환층 및 제3 컬러 필터를 포함한다.
복수의 색변환층은 양자점, 나노 형광체 또는 유기 형광체 등과 같은 색변환 물질을 포함할 수 있다. 복수의 색변환층에 포함된 색변환 물질은 발광 소자(120)에서 발광된 광을 흡수하여 다른 파장의 광을 발광할 수 있다. 예를 들어, 제1 색변환층(131R)은 청색 광을 흡수하여 적색 광을 발광하는 색변환 물질을 포함하고, 제2 색변환층(131G)은 청색 광을 흡수하여 녹색 광을 발광하는 색변환 물질을 포함할 수 있다. 그리고 제3 색변환층은 발광 소자(120)에서 발광된 광이 청색 광이므로, 투명한 물질로만 이루어질 수도 있으나, 별도의 색변환 물질을 더 포함하여 색순도를 향상시킬 수도 있다.
복수의 색변환층 상에 복수의 컬러 필터가 배치된다. 복수의 컬러 필터는 복수의 서브 화소(SP)에 대응되도록 배치된다. 복수의 컬러 필터는 서브 화소(SP)에서 표시되는 광의 색순도를 향상시킬 수 있다. 복수의 컬러 필터는 특정 파장의 광만 투과시키고 나머지 파장의 광은 흡수하여 각 서브 화소(SP)에서 방출되는 광의 색순도를 향상시킬 수 있다.
예를 들어, 제1 서브 화소(SP1)에 배치된 제1 컬러 필터(132R)는 색변환층에서 변환되지 않은 일부 청색 광은 흡수하고, 색변환층에서 변환된 적색 광만 투과시킬 수 있다. 제2 서브 화소(SP2)에 배치된 제2 컬러 필터(132G)는 색변환층에서 변환되지 않은 일부 청색 광은 흡수하고, 색변환층에서 변환된 녹색 광만 투과시킬 수 있다. 제3 서브 화소(SP3)에 배치된 제3 컬러 필터는 청색 광만 투과시킬 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP)에 하나의 발광 소자(120)만 배치하여 제조 공정 및 제조 비용을 절감할 수 있다. 하나의 발광 소자(120)는 복수의 서브 화소(SP)로 이루어진 하나의 화소(PX)에 대응하여 배치될 수 있다. 이때, 하나의 발광 소자(120)는 복수의 서브 화소(SP)의 경계를 따라 형성된 홈(120G)을 포함하여 제1 반도체층(121)은 일체로 이루어지나, 발광층(122) 및 제2 반도체층(123)이 복수 개로 분리될 수 있다. 발광층(122) 및 제2 반도체층(123)이 복수의 서브 화소(SP) 별로 분리됨에 따라, 복수의 서브 화소(SP) 각각을 독립적으로 구동할 수 있다. 또한, 발광 소자(120)의 홈(120G)에 제1 뱅크(BB1)를 형성하여 각 발광층(122)에서 발광된 광이 인접한 서브 화소(SP)로 진행하여 혼색되는 것을 방지할 수 있다. 따라서, 하나의 발광 소자(120)에 복수의 서브 화소(SP)의 경계에 중첩하는 홈(120G)을 형성하여 하나의 발광 소자(120)로도 복수의 서브 화소(SP) 각각을 구동할 수 있다. 이에, 발광 소자(120)의 전체적인 개수를 줄일 수 있고, 발광 소자(120)의 전사 공정을 간소화하고, 제조 비용을 절감할 수 있다.
이때, 별도의 조립용 기판에 발광 소자를 자가 조립한 후, 조립용 기판 상에 자가 조립된 발광 소자를 표시 패널(PN)로 전사할 수 있다. 조립용 기판에는 전기장을 형성하는 한 쌍의 조립 전극이 복수의 화소(PX) 각각과 대응되는 위치에 형성될 수 있다. 그리고 조립용 기판과 복수의 발광 소자를 유체에 투입한 후, 조립 전극에 전기장을 형성하는 경우, 발광 소자(120)는 유전 분극되어 극성을 가질 수 있고, 유전 분극된 발광 소자(120)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(120)를 조립용 기판(10)의 조립 전극 상에 임시로 자가 조립할 수 있다. 이후 복수의 화소(PX)와 대응되도록 자가 조립된 발광 소자(120)를 도너를 이용하여 표시 패널(PN)로 한 번에 전사할 수 있다. 다만, 발광 소자(120)는 상술한 자가 조립 방식 외에 다른 방식으로 전사될 수도 있으며, 이에 제한되지 않는다.
한편, 하나의 발광 소자(120)에 포함된 제1 반도체층(121)은 분리되지 않고 일체로 형성된다. 즉, 하나의 제1 반도체층(121) 상에 복수의 발광층(122)이 배치될 수 있고, 복수의 발광층(122)은 하나의 제1 반도체층(121)을 공유할 수 있다. 이때, 복수의 발광층(122) 중 하나의 서브 화소(SP)에 대응되는 발광층(122)에서 광을 발광하는 경우, 발광층(122)으로 공급되는 구동 전류가 제1 반도체층(121)을 통해 인접한 서브 화소(SP)의 발광층(122)으로 흐를 수 있다. 복수의 발광층(122)이 하나의 제1 반도체층(121)을 공유함에 따라, 제1 반도체층(121)을 통해 인접한 서브 화소(SP)로 누설 전류가 흐를 수도 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 발광 소자(120)에 누설 전류 차단부(120B)를 형성하여 인접한 서브 화소(SP)로 누설 전류가 흐르는 것을 최소화할 수 있으며, 도 7a 내지 도 8b를 참조하여 누설 전류 차단부(120B)를 설명하기로 한다.
도 7a 내지 도 8b는 본 발명의 일 실시예에 표시 장치의 발광 소자의 제조 방법을 설명하기 위한 도면이다. 도 7a 내지 도 8b는 하나의 발광 소자에서 발생하는 누설 전류를 저감하기 위한 방법을 설명하기 위한 도면이다. 도 7a 및 도 7b 각각은 홈(120G) 및 누설 전류 차단부(120B)를 형성하기 전 발광 소자(120)의 평면도 및 단면도이고, 도 8a 및 도 8b 각각은 홈(120G) 및 누설 전류 차단부(120B)를 형성한 후 발광 소자(120)의 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 반도체층(121), 발광층(122), 제2 반도체층(123), 제1 전극(124) 및 제2 전극(125)까지 형성된 발광 소자(120)에 레이저(LA)를 조사하여 홈(120G)을 형성할 수 있다. 발광 소자(120)에 레이저(LA)를 조사하여 제2 반도체층(123) 및 발광층(122)을 복수 개로 분리하는 홈(120G)을 형성할 수 있다.
다만, 도면에서는 레이저(LA)를 조사하여 발광 소자(120)에 홈(120G)을 형성하는 것으로 도시하였으나, 레이저(LA) 대신 HF와 같은 식각액을 이용한 습식 식각 방식으로 홈(120G)을 형성할 수도 있으며, 이에 제한되지 않는다.
도 8a 및 도 8b를 참조하면, 홈(120G)에 중첩하는 제1 반도체층(121)에 다시 레이저(LA)를 조사하여 누설 전류 차단부(120B)를 형성할 수 있다. 제1 반도체층(121)은 질화 갈륨(GaN) 단결정(Crystalline)으로 이루어지는데, 질화 갈륨 단결정은 규칙성을 가져 높은 전자 이동도를 갖는다. 이러한 제1 반도체층(121)에 레이저(LA)를 조사하여 데미지를 주는 경우, 질화 갈륨의 규칙성이 제거되어 더 이상 전류가 흐를 수 없다. 이에, 홈(120G)에 중첩하는 제1 반도체층(121)에 레이저(LA)를 조사하여 누설 전류 차단부(120B)를 형성할 수 있고, 구동 전류가 제1 반도체층(121)을 통해 인접한 발광층(122)으로 누설되는 것을 최소화할 수 있다.
누설 전류 차단부(120B)는 제1 반도체층(121)을 물리적으로 분리하지 않고, 제1 반도체층(121)의 규칙성만을 제거하여 형성되므로, 제1 반도체층(121)의 막질을 분석하거나, 제1 반도체층(121)의 전류 흐름을 측정하여 확인할 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 발광 소자(120)에 누설 전류 차단부(120B)를 형성하는 것에 더하여 각 서브 화소(SP)에 공급되는 저전위 전원 전압을 조절하여 누설 전류를 더 저감할 수 있다. 이하에서는 도 9a 내지 도 10b를 참조하여 저전위 전원 전압을 이용한 누설 전류 저감 방법에 대해 설명하기로 한다.
도 9a는 비교예에 따른 표시 장치의 서브 화소의 개략적인 회로도이다. 도 9b는 비교예에 따른 표시 장치의 서브 화소의 구동 전류 및 저전위 전원 전압을 설명하기 위한 도면이다. 도 10a는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 개략적인 회로도이다. 도 10b는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 구동 전류 및 저전위 전원 전압을 설명하기 위한 도면이다. 서브 화소(SP)는 구동 트랜지스터(DT) 외에도 스위칭 트랜지스터, 스토리지 커패시터 등을 더 포함할 수 있으나, 설명의 편의를 위해 도 9a 및 도 10a에는 구동 트랜지스터(DT)만 도시하였다.
먼저, 도 9a를 참조하면, 비교예에 따른 표시 장치(10)는 복수의 서브 화소(SP)에 하나의 발광 소자(120)가 배치된다. 복수의 서브 화소(SP) 각각에는 발광 소자(120)와 저전위 전원 배선(VSS) 사이에 연결된 구동 트랜지스터(DT)가 개별적으로 배치되어, 하나의 발광 소자(120)에 포함된 발광층(122)을 독립 구동할 수 있다.
그리고 복수의 서브 화소(SP)는 동일한 고전위 전원 배선(VDD) 및 저전위 전원 배선(VSS)에 연결되어, 발광 소자(120)가 구동될 수 있다. 구체적으로, 고전위 전원 배선(VDD)과 구동 트랜지스터(DT) 사이에 연결된 발광 소자(120)는 고전위 전원 배선(VDD) 측에서 저전위 전원 배선(VSS) 측으로 흐르는 구동 전류를 공급받아 발광할 수 있고, 구동 전류의 세기는 구동 트랜지스터(DT)에 의해 제어될 수 있다.
도 9b를 참조하면, 제1 서브 화소(SP1)만 발광하고, 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 발광하지 않는 경우인 것으로 가정하면, 제1 서브 화소(SP1)에는 구동 전류가 흐를 수 있다. 다만, 제1 서브 화소(SP1)에 흐르는 구동 전류가 발광하지 않아야 하는 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로 누설되어 일부 구동 전류가 흐르는 것을 확인할 수 있다. 즉, 제1 서브 화소(SP1)에 흐르는 구동 전류가 누설되어 제1 반도체층(121)을 통해 인접한 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로도 흐를 수 있다. 이에, 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에서도 광을 발광하여 색좌표가 틀어지고, 표시 품질이 저하될 수 있다.
도 10a를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 복수의 서브 화소(SP)에 하나의 발광 소자(120)가 배치된다. 복수의 서브 화소(SP) 각각에는 발광 소자(120)와 저전위 전원 배선(VSS) 사이에 연결된 구동 트랜지스터(DT)가 개별적으로 배치되어, 하나의 발광 소자(120)에 포함된 발광층(122)을 독립 구동할 수 있다.
그리고 복수의 서브 화소(SP)는 동일한 고전위 전원 배선(VDD)에 연결된다. 반면 비교예에 따른 표시 장치(10)와 달리 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 각각이 서로 다른 저전위 전원 배선(VSS)에 연결되어, 발광 소자(120)가 구동될 수 있다. 예를 들어, 제1 서브 화소(SP1)의 구동 트랜지스터(DT)는 제1 저전위 전원 배선(VSS1)에 연결되고, 제2 서브 화소(SP2)의 구동 트랜지스터(DT)는 제2 저전위 전원 배선(VSS2)에 연결되며, 제3 서브 화소(SP3)의 구동 트랜지스터(DT)는 제3 저전위 전원 배선(VSS3)에 연결된다. 이에, 복수의 서브 화소(SP) 각각이 서로 다른 저전위 전원 배선(VSS)에 연결됨에 따라, 복수의 서브 화소(SP) 각각에 저전위 전원 전압을 서로 다른 레벨로 공급할 수 있다.
도 10b를 참조하면, 제1 서브 화소(SP1)만 발광하고, 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 발광하지 않는 경우인 것으로 가정하면, 제1 서브 화소(SP1)에는 고전위 전원 배선(VDD)에서부터 저전위 전원 배선(VSS) 측으로 흐르는 구동 전류가 발광 소자(120)에 공급될 수 있다.
이때, 발광하지 않는 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 연결된 제2 저전위 전원 배선(VSS2) 및 제3 저전위 전원 배선(VSS3)에 상대적으로 높은 레벨의 저전위 전원 전압을 공급할 수 있다. 이 경우, 고전위 전원 배선(VDD)과 저전위 전원 배선(VSS) 간의 전압 차가 감소되어 고전위 전원 배선(VDD)에서 저전위 전원 배선(VSS) 측으로 흐르는 전류의 세기가 감소될 수 있다. 따라서, 제1 서브 화소(SP1)의 구동 전류가 제1 반도체층(121)을 통해 인접한 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)로 누설되더라도, 고전위 전원 배선(VDD)과 저전위 전원 배선(VSS) 간의 전압 차를 감소시켜 누설 전류가 흐르는 것을 최소화할 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 각각을 서로 다른 저전위 전원 배선(VSS)에 연결하고, 서브 화소(SP)의 발광 여부에 따라 저전위 전원 배선(VSS)에 서로 다른 레벨의 저전위 전원 전압을 공급하여 하나의 발광 소자(120)에 대응되는 복수의 서브 화소(SP) 간의 누설 전류를 최소화할 수 있다. 예를 들어, 발광하지 않는 서브 화소(SP)에는 기존 저전위 전원 전압보다 높은 레벨을 갖는 저전위 전원 전압을 공급하여 누설 전류가 흐르는 것을 최소화할 수 있다. 이에, 하나의 발광 소자(120)만으로 복수의 서브 화소(SP)를 구현하는 경우, 제1 반도체층(121)을 통해 인접한 서브 화소(SP)로 누설 전류가 흐르는 것이 최소화될 수 있어, 색좌표 틀어짐을 최소화하고 표시 품질을 향상시킬 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 각각이 복수의 서브 화소를 포함하는 복수의 화소가 정의된 기판, 복수의 화소 각각에 배치된 발광 소자, 및 복수의 서브 화소 각각에서 발광 소자 상에 배치된 복수의 색변환 부재를 포함하고, 복수의 서브 화소에 하나의 발광 소자가 배치되고, 하나의 발광 소자는 복수의 색변환 부재에 중첩한다.
본 발명의 다른 특징에 따르면, 발광 소자는, 복수의 서브 화소 모두에 중첩하는 제1 반도체층, 제1 반도체층 상에 배치되고, 복수의 서브 화소 각각에 중첩하는 복수의 발광층, 복수의 발광층 각각의 상부에 배치된 복수의 제2 반도체층, 제1 반도체층의 측면과 하면에 배치되고, 복수의 서브 화소 각각에 중첩하는 복수의 제1 전극, 및 복수의 제2 반도체층 상에 배치되고, 복수의 서브 화소 각각에 중첩하는 복수의 제2 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 발광 소자는 복수의 발광층 및 복수의 제2 반도체층에 배치되고, 복수의 서브 화소의 경계를 따라 배치된 홈을 더 포함하고, 복수의 발광층 및 복수의 제2 반도체층은 홈을 사이에 두고 서로 분리될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소의 경계를 따라 배치되며, 홈을 채우도록 배치된 뱅크를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 색변환 부재는, 복수의 서브 화소 각각에서 뱅크 상에 배치되고, 복수의 발광층에서 발광된 광을 흡수하여 다른 색상의 광을 발광하는 색변환 물질을 포함하는 복수의 색변환층, 및 복수의 색변환층 상에 배치된 복수의 컬러 필터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 평면 상에서, 복수의 색변환 부재는 발광 소자보다 큰 크기를 가져, 복수의 색변환 부재 각각은 발광 소자에 중첩하는 부분 및 발광 소자에 비중첩하는 부분으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 뱅크와 색변환 부재 사이에 배치되고, 발광 소자에 중첩하는 반사층을 더 포함하고, 반사층은 발광 소자에서 발광된 광을 복수의 색변환 부재 각각의 발광 소자에 비중첩하는 부분으로 반사시키도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판과 발광 소자 사이에서 복수의 서브 화소 각각에 배치된 구동 트랜지스터를 더 포함하고, 복수의 서브 화소 각각의 구동 트랜지스터는 복수의 제1 전극 각각을 통해 제1 반도체층에 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 반도체층은 홈에 중첩하고, 제1 반도체층과 일체로 이루어진 누설 전류 차단부를 더 포함하고, 제1 반도체층은 규칙성을 갖는 결정으로 이루어지고, 누설 전류 차단부는 제1 반도체층의 규칙성이 제거된 부분일 수 있다.
본 발명의 또 다른 특징에 따르면, 구동 트랜지스터는 복수의 서브 화소 각각에서 발광 소자로 공급되는 구동 전류를 제어하도록 구성되고, 누설 전류 차단부는 복수의 서브 화소 각각의 구동 전류가 제1 반도체층을 통해 다른 서브 화소로 흐르는 것을 차단하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제2 전극 각각과 전기적으로 연결된 고전위 전원 배선, 및 구동 트랜지스터에 전기적으로 연결된 저전위 전원 배선을 더 포함하고, 복수의 서브 화소 각각에서 고전위 전원 배선, 발광 소자, 구동 트랜지스터 및 저전위 전원 배선은 직렬로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 저전위 전원 배선은, 제1 서브 화소의 구동 트랜지스터와 전기적으로 연결된 제1 저전위 전원 배선, 제2 서브 화소의 구동 트랜지스터와 전기적으로 연결된 제2 저전위 전원 배선, 및 제3 서브 화소의 구동 트랜지스터와 전기적으로 연결된 제3 저전위 전원 배선을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 중 제1 서브 화소만 발광하는 경우, 제1 저전위 전원 배선에 인가된 전압보다 높은 레벨의 전압이 제2 저전위 전원 배선 및 제3 저전위 전원 배선에 인가될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다.
TD: 타일링 표시 장치
100: 표시 장치
PN: 표시 패널
GD: 게이트 구동부
DD: 데이터 구동부
TC: 타이밍 컨트롤러
DL: 데이터 배선
SL: 스캔 배선
AA: 표시 영역
NA: 비표시 영역
PAD1: 제1 패드 전극
PAD2: 제2 패드 전극
SRL: 사이드 배선
PX: 화소
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 제1 층간절연층
114: 제2 층간절연층
115: 제1 평탄화층
116: 접착층
117: 제2 평탄화층
118: 제3 평탄화층
120: 발광 소자
121: 제1 반도체층
122: 발광층
123: 제2 반도체층
124: 제1 전극
125: 제2 전극
120G: 홈
120B: 누설 전류 차단부
130: 색변환 부재
130R: 제1 색변환 부재
131R: 제1 색변환층
132R: 제1 컬러 필터
130G: 제2 색변환 부재
131G: 제2 색변환층
132G: 제2 컬러 필터
130B: 제3 색변환 부재
LS: 차광층
DT: 구동 트랜지스터
ACT: 액티브층
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
LE: 보조 전극
VDD: 고전위 전원 배선
VSS: 저전위 전원 배선
VSS1: 제1 저전위 전원 배선
VSS2: 제2 저전위 전원 배선
VSS3: 제3 저전위 전원 배선
RE: 반사층
RE1: 제1 반사층
RE2: 제2 반사층
RE3: 제3 반사층
RE4: 제4 반사층
RE5: 제5 반사층
CE: 연결 전극
CE1: 제1 연결 전극
CE2: 제2 연결 전극
BB1: 제1 뱅크
BB2: 제2 뱅크
LA: 레이저

Claims (13)

  1. 각각이 복수의 서브 화소를 포함하는 복수의 화소가 정의된 기판;
    상기 복수의 화소 각각에 배치된 발광 소자; 및
    상기 복수의 서브 화소 각각에서 상기 발광 소자 상에 배치된 복수의 색변환 부재를 포함하고,
    상기 복수의 서브 화소에 하나의 상기 발광 소자가 배치되고, 하나의 상기 발광 소자는 상기 복수의 색변환 부재에 중첩하는, 표시 장치.
  2. 제1항에 있어서,
    상기 발광 소자는,
    상기 복수의 서브 화소 모두에 중첩하는 제1 반도체층;
    상기 제1 반도체층 상에 배치되고, 상기 복수의 서브 화소 각각에 중첩하는 복수의 발광층;
    상기 복수의 발광층 각각의 상부에 배치된 복수의 제2 반도체층;
    상기 제1 반도체층의 측면과 하면에 배치되고, 상기 복수의 서브 화소 각각에 중첩하는 복수의 제1 전극; 및
    상기 복수의 제2 반도체층 상에 배치되고, 상기 복수의 서브 화소 각각에 중첩하는 복수의 제2 전극을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 발광 소자는 상기 복수의 발광층 및 상기 복수의 제2 반도체층에 배치되고, 상기 복수의 서브 화소의 경계를 따라 배치된 홈을 더 포함하고,
    상기 복수의 발광층 및 상기 복수의 제2 반도체층은 상기 홈을 사이에 두고 서로 분리된, 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 서브 화소의 경계를 따라 배치되며, 상기 홈을 채우도록 배치된 뱅크를 더 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 복수의 색변환 부재는,
    상기 복수의 서브 화소 각각에서 상기 뱅크 상에 배치되고, 상기 복수의 발광층에서 발광된 광을 흡수하여 다른 색상의 광을 발광하는 색변환 물질을 포함하는 복수의 색변환층; 및
    상기 복수의 색변환층 상에 배치된 복수의 컬러 필터를 포함하는, 표시 장치.
  6. 제5항에 있어서,
    평면 상에서, 상기 복수의 색변환 부재는 상기 발광 소자보다 큰 크기를 가져,
    상기 복수의 색변환 부재 각각은 상기 발광 소자에 중첩하는 부분 및 상기 발광 소자에 비중첩하는 부분으로 이루어지는, 표시 장치.
  7. 제6항에 있어서,
    상기 뱅크와 상기 색변환 부재 사이에 배치되고, 상기 발광 소자에 중첩하는 반사층을 더 포함하고,
    상기 반사층은 상기 발광 소자에서 발광된 광을 상기 복수의 색변환 부재 각각의 상기 발광 소자에 비중첩하는 부분으로 반사시키도록 구성된, 표시 장치.
  8. 제3항에 있어서,
    상기 기판과 상기 발광 소자 사이에서 상기 복수의 서브 화소 각각에 배치된 구동 트랜지스터를 더 포함하고,
    상기 복수의 서브 화소 각각의 상기 구동 트랜지스터는 상기 복수의 제1 전극 각각을 통해 상기 제1 반도체층에 전기적으로 연결되는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 반도체층은 상기 홈에 중첩하고, 상기 제1 반도체층과 일체로 이루어진 누설 전류 차단부를 더 포함하고,
    상기 제1 반도체층은 규칙성을 갖는 결정으로 이루어지고, 상기 누설 전류 차단부는 상기 제1 반도체층의 규칙성이 제거된 부분인, 표시 장치.
  10. 제9항에 있어서,
    상기 구동 트랜지스터는 상기 복수의 서브 화소 각각에서 상기 발광 소자로 공급되는 구동 전류를 제어하도록 구성되고,
    상기 누설 전류 차단부는 상기 복수의 서브 화소 각각의 구동 전류가 상기 제1 반도체층을 통해 다른 서브 화소로 흐르는 것을 차단하도록 구성된, 표시 장치.
  11. 제8항에 있어서,
    상기 복수의 제2 전극 각각과 전기적으로 연결된 고전위 전원 배선; 및
    상기 구동 트랜지스터에 전기적으로 연결된 저전위 전원 배선을 더 포함하고,
    상기 복수의 서브 화소 각각에서 상기 고전위 전원 배선, 상기 발광 소자, 상기 구동 트랜지스터 및 상기 저전위 전원 배선은 직렬로 연결되는, 표시 장치.
  12. 제11항에 있어서,
    상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고,
    상기 저전위 전원 배선은,
    상기 제1 서브 화소의 상기 구동 트랜지스터와 전기적으로 연결된 제1 저전위 전원 배선;
    상기 제2 서브 화소의 상기 구동 트랜지스터와 전기적으로 연결된 제2 저전위 전원 배선; 및
    상기 제3 서브 화소의 상기 구동 트랜지스터와 전기적으로 연결된 제3 저전위 전원 배선을 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 복수의 서브 화소 중 상기 제1 서브 화소만 발광하는 경우, 상기 제1 저전위 전원 배선에 인가된 전압보다 높은 레벨의 전압이 상기 제2 저전위 전원 배선 및 상기 제3 저전위 전원 배선에 인가되는, 표시 장치.
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