KR20240075296A - Display device - Google Patents
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Abstract
본 발명의 일 실시예는 표시 영역, 및 상기 표시 영역에서 연장되는 비표시 영역을 포함하는 표시 패널; 상기 표시 패널에 형성된 배선들; 및 상기 비표시 영역의 벤딩 영역에 돌출되게 형성된 돌출 패턴을 포함하고, 상기 돌출 패턴은 상기 배선의 일부 영역과 오버랩되게 배치되는 표시 장치를 개시한다. 이에 따라, 상기 표시 장치는 돌출 패턴을 통해 벤딩에 의해 배선에 인가되는 스트레스를 최소화하면서도 외력에 의해 상기 배선의 손상을 방지할 수 있다. One embodiment of the present invention includes a display panel including a display area and a non-display area extending from the display area; Wires formed on the display panel; and a protruding pattern formed to protrude from a bending area of the non-display area, wherein the protruding pattern is arranged to overlap a portion of the wiring. Accordingly, the display device can prevent damage to the wiring due to external force while minimizing the stress applied to the wiring by bending through the protruding pattern.
Description
실시예는 표시 장치에 관한 것이다. 상세하게, 벤딩에 의한 응력(stress) 또는 벤딩 영역에 인가되는 하중에 의한 배선의 손상에 대비하는 표시 장치에 관한 것이다. The embodiment relates to a display device. In detail, it relates to a display device that protects against damage to wiring due to stress caused by bending or a load applied to the bending area.
최근의 정보화 사회에서 표시장치는 시각정보 전달매체로서 그 중요성이 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다.In the recent information society, the importance of display devices as a visual information transmission medium is increasingly emphasized, and in order to occupy a major position in the future, they must meet requirements such as low power consumption, thinness, weight, and high image quality.
표시 장치는 자체가 빛을 내는 브라운관(Cathode Ray Tube; CRT), 전계발광소자(Electro Luminescence; EL), 발광소자(Light Emitting Diode; LED), 진공형광표시장치(Vacuum Fluorescent Display; VFD), 전계방출 디스플레이(Field Emission Display; FED), 플라즈마 디스플레이패널(Plasma Display Panel; PDP) 등의 발광형과 액정 표시장치(Liquid Crystal Display; LCD)와 같이 자체가 빛을 내지 못하는 비발광형으로 나눌 수 있다.Display devices include Cathode Ray Tube (CRT), Electro Luminescence (EL), Light Emitting Diode (LED), Vacuum Fluorescent Display (VFD), and electric field devices that emit light. It can be divided into luminous types such as Field Emission Display (FED) and Plasma Display Panel (PDP) and non-emissive types that do not emit light themselves, such as Liquid Crystal Display (LCD). .
표시 장치는 적어도 일부 영역을 벤딩시킴으로써, 다양한 각도에서의 시인성을 향상시키거나 비표시 영역의 면적을 줄일 수 있다.A display device can improve visibility from various angles or reduce the area of a non-display area by bending at least some areas.
그러나, 상기 표시 장치는 벤딩(bending)에 의해 스트레스를 받게 되며, 벤딩 영역에 스트레스가 집중된다. However, the display device is subjected to stress due to bending, and the stress is concentrated in the bending area.
그에 따라, 스트레스가 집중되는 벤딩 영역에 배치되는 배선에 단선 또는 크랙이 발생되어 신뢰성 및 안정성이 저하되는 문제점이 있다. 상세하게, 상기 벤딩 영역에 외력에 의한 크랙 발생시, 상기 벤딩에 의해 크랙이 전파되어 배선의 단선 또는 크랙을 유발한다. 또는, 상기 벤딩에 의해 배선에 스트레스(stress)가 집중되면, 상기 스트레스로 인해 배선의 단선 또는 크랙 발생 가능성이 증가된다.Accordingly, there is a problem that reliability and stability are reduced due to disconnection or cracks occurring in wiring disposed in the bending area where stress is concentrated. In detail, when a crack occurs in the bending area due to an external force, the crack propagates due to the bending, causing disconnection or cracking of the wiring. Alternatively, when stress is concentrated in the wiring due to the bending, the possibility of disconnection or cracking of the wiring increases due to the stress.
이에, 배선에 인가되는 스트레스를 감소시키면서도 외력에 의한 손상을 방지하도록, 구조적으로 개선된 표시 장치가 요청되고 있는 실정이다. Accordingly, there is a demand for a structurally improved display device to reduce stress applied to wiring and prevent damage from external forces.
본 발명에 따른 실시예는 벤딩 영역에 돌출되게 형성된 돌출 패턴을 이용하여, 상기 벤딩 영역의 배선에 인가되는 스트레스를 최소화하면서도 외력에 의한 배선의 손상을 방지하는 표시 장치를 제공한다. An embodiment of the present invention provides a display device that minimizes stress applied to wiring in the bending area and prevents damage to the wiring due to external force by using a protruding pattern formed to protrude in the bending area.
본 발명에 따른 실시예는 돌출 패턴을 아일랜드 타입의 돌출 패턴을 통해 크랙의 전파를 방지하는 표시 장치를 제공한다. An embodiment of the present invention provides a display device that prevents the propagation of cracks through an island-type protrusion pattern.
실시예가 해결하고자 하는 과제는 이상에서 언급된 과제에 국한되지 않으며 여기서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the embodiment are not limited to the problems mentioned above, and other problems not mentioned here will be clearly understood by those skilled in the art from the description below.
상기 과제는 표시 영역, 및 상기 표시 영역에서 연장되는 비표시 영역을 포함하는 표시 패널; 상기 표시 패널에 형성된 배선들; 및 상기 비표시 영역의 벤딩 영역에 돌출되게 형성된 돌출 패턴을 포함하고, 상기 돌출 패턴은 상기 배선의 일부 영역과 오버랩되게 배치되는 표시 장치에 의해 달성된다.The above problem includes: a display panel including a display area and a non-display area extending from the display area; Wires formed on the display panel; and a protruding pattern formed to protrude from a bending area of the non-display area, wherein the protruding pattern is achieved by a display device arranged to overlap a portion of the wiring.
바람직하게, 상기 돌출 패턴은 유기 절연 재질로 형성될 수 있다.Preferably, the protruding pattern may be formed of an organic insulating material.
그리고, 상기 돌출 패턴은 뱅크 및 스페이서 중 적어도 어느 하나로 형성될 수 있다.Additionally, the protruding pattern may be formed of at least one of a bank and a spacer.
그리고, 상기 돌출 패턴은 마이크로 커버층을 더 포함하며, 상기 마이크로 커버층은 상기 뱅크의 상부 또는 상기 스페이서의 상부에 배치될 수 있다. In addition, the protruding pattern further includes a micro cover layer, and the micro cover layer may be disposed on an upper part of the bank or an upper part of the spacer.
바람직하게, 상기 돌출 패턴은 제1 돌출 패턴과 제2 돌출 패턴을 포함하며, 상기 제1 돌출 패턴은 상기 벤딩 영역의 표시 패널에 배치되는 무기 절연층과 오버랩될 수 있다. Preferably, the protrusion pattern includes a first protrusion pattern and a second protrusion pattern, and the first protrusion pattern may overlap with an inorganic insulating layer disposed on the display panel in the bending area.
여기서, 상기 제1 돌출 패턴과 제2 돌출 패턴 각각은, 뱅크, 및 상기 뱅크 상에 배치되는 스페이서를 포함하고, 상기 뱅크는 상기 표시 패널의 벤딩 영역에 배치되는 평탄화층 상에 배치될 수 있다. Here, each of the first protruding pattern and the second protruding pattern includes a bank and a spacer disposed on the bank, and the bank may be disposed on a planarization layer disposed in a bending area of the display panel.
그리고, 상기 제1 돌출 패턴의 돌출 높이는 상기 제2 돌출 패턴의 돌출 높이보다 크게 형성될 수 있다.Additionally, the protrusion height of the first protrusion pattern may be greater than the protrusion height of the second protrusion pattern.
또한, 복수 개의 상기 제2 돌출 배턴 중 일부는 중앙에 밀집되게 배치될 수 있다. Additionally, some of the plurality of second protruding batons may be densely arranged in the center.
한편, 상기 제1 돌출 패턴과 제2 돌출 패턴 각각은 뱅크 또는 스페이서만으로 형성될 수 있다. 여기서, 상기 스페이서만으로 형성된 제1 돌출 패턴의 돌출 높이는 상기 뱅크만으로 형성된 제1 돌출 패턴의 돌출 높이보다 크게 형성될 수 있다. Meanwhile, each of the first and second protruding patterns may be formed using only banks or spacers. Here, the protrusion height of the first protrusion pattern formed only by the spacer may be greater than the protrusion height of the first protrusion pattern formed only by the bank.
또한, 상기 제1 돌출 패턴은 뱅크, 및 상기 뱅크 상에 배치되는 스페이서를 포함하고, 상기 제2 돌출 패턴은 뱅크만으로 형성될 수 있다.Additionally, the first protruding pattern may include a bank and a spacer disposed on the bank, and the second protruding pattern may be formed only of the bank.
또한, 상기 제2 돌출 패턴은 뱅크, 및 상기 뱅크 상에 배치되는 스페이서를 포함하고, 상기 제1 돌출 패턴은 뱅크만으로 형성되며, 상기 제2 돌출 패턴의 돌출 높이는 상기 제1 돌출 패턴의 돌출 높이보다 크게 형성될 수 있다. Additionally, the second protruding pattern includes a bank and a spacer disposed on the bank, the first protruding pattern is formed only by the bank, and the protruding height of the second protruding pattern is greater than the protruding height of the first protruding pattern. It can be formed to a large extent.
한편, 상기 벤딩 영역의 표시 패널은 기판, 상기 기판 상에 배치되는 상기 배선, 상기 배선 상에 배치되는 제1 평탄화층, 상기 제1 평탄화층 상에 배치되는 이중 배선, 및 상기 이중 배선 상에 배치되는 제2 평탄화층을 포함하고, 콘택홀을 통해 상기 배선과 전기적으로 연결되는 상기 이중 배선은 상기 배선과 오버랩되게 배치되며, 상기 돌출 패턴은 제2 평탄화층 상에 돌출되게 형성될 수 있다.Meanwhile, the display panel in the bending area includes a substrate, the wiring disposed on the substrate, a first planarization layer disposed on the wiring, a double wiring disposed on the first planarization layer, and disposed on the double wiring. The double wiring, which includes a second planarization layer and is electrically connected to the wiring through a contact hole, is disposed to overlap the wiring, and the protruding pattern may be formed to protrude on the second planarization layer.
또한, 상기 돌출 패턴은 상부의 폭보다 하부의 폭이 큰 사다리꼴 형상의 단면을 갖도록 형성될 수 있다.Additionally, the protruding pattern may be formed to have a trapezoidal cross-section with a lower width greater than an upper width.
또한, 상기 돌출 패턴은 상기 표시 패널의 폭 방향 및 길이 방향으로 상호 이격되게 복수 개가 배치될 수 있다. Additionally, a plurality of protruding patterns may be arranged to be spaced apart from each other in the width and length directions of the display panel.
또한, 상기 돌출 패턴은 상기 배선과 평행하게 상기 표시 패널의 길이 방향으로 연장되게 형성되고, 상기 표시 패널의 폭 방향으로 상호 이격되게 복수 개가 배치될 수 있다. Additionally, the protruding patterns may be formed to extend in the longitudinal direction of the display panel in parallel with the wiring, and may be arranged in plural numbers to be spaced apart from each other in the width direction of the display panel.
또한, 상기 배선들은 게이트 라인들 및 데이터 라인들을 포함할 수 있다.Additionally, the wires may include gate lines and data lines.
또한, 상기 돌출 패턴은 상기 표시 패널의 벤딩 영역 중 인장 응력이 작용하는 상기 배선의 상부에 배치될 수 있다.Additionally, the protruding pattern may be disposed on an upper portion of the wiring where tensile stress acts in a bending area of the display panel.
상기 과제는 표시 영역, 및 상기 표시 영역에서 연장되는 비표시 영역을 포함하는 표시 패널; 상기 표시 패널에 형성된 배선들; 및 상기 비표시 영역의 벤딩 영역에 돌출되게 형성된 돌출 패턴을 포함하고, 상기 배선의 일부 영역과 오버랩되게 배치되는 상기 돌출 패턴에 의해, 상기 벤딩 영역의 중립면은 상기 배선의 중심과 가깝게 위치하는 표시 장치에 의해 달성된다. The above problem includes: a display panel including a display area and a non-display area extending from the display area; Wires formed on the display panel; and a protruding pattern formed to protrude from a bending area of the non-display area, wherein the neutral plane of the bending area is located close to the center of the wiring due to the protruding pattern disposed to overlap a portion of the wiring. This is achieved by the device.
본 발명에 따른 실시예는 벤딩 영역에 돌출되게 형성된 돌출 패턴을 이용하여, 상기 벤딩 영역에서의 중립면을 배선측으로 이동시킴으로써, 벤딩에 의해 배선에 인가되는 스트레스를 최소화할 수 있다. Embodiments according to the present invention can minimize the stress applied to the wiring by bending by moving the neutral plane in the bending region toward the wiring using a protruding pattern formed to protrude in the bending region.
본 발명에 따른 실시예는 상기 돌출 패턴을 이용하여 외력에 대응할 수 있다. 상세하게, 상기 돌출 패턴을 상기 외력을 인가하는 대상체와 우선 접촉시킴으로써, 배선의 손상을 방지할 수 있다. Embodiments according to the present invention can respond to external force using the protrusion pattern. In detail, damage to wiring can be prevented by first contacting the protruding pattern with an object to which the external force is applied.
본 발명에 따른 실시예는 상기 돌출 패턴을 벤딩 영역에 서로 이격되게 배치하여 크랙이 전개되는 것을 방지할 수 있다. Embodiments according to the present invention can prevent cracks from spreading by arranging the protruding patterns to be spaced apart from each other in the bending area.
본 명세서에 따른 실시예는 배선에 인가되는 스트레스를 최소화를 통한 수명 개선을 통해, 생산 에너지 저감의 측면에서 저전력 구동을 가능하게 한다.Embodiments according to the present specification enable low-power operation in terms of reducing production energy by improving lifespan by minimizing stress applied to wiring.
실시예의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 실시예의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the embodiments are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the embodiments.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치가 벤딩된 상태를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 패널이 벤딩되는 다양한 예들을 보여주는 도면들이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 적용 가능한 다양한 픽셀 회로를 보여 주는 회로도들이다.
도 9는 도 8에 도시된 픽셀 회로에 인가되는 구동 신호를 보여 주는 파형도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 11는 본 발명의 다른 실시예에 따른 표시 장치의 표시 영역의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 표시 영역의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 일부와 벤딩 영역을 나타내는 평면도이다.
도 14는 도 13의 단면도이다.
도 15는 벤딩에 따른 중립면을 나타내는 도면이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에서 중립면의 이동을 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치에서 표시 영역의 단면 구조를 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제1 실시예에 따른 돌출 패턴을 나타내는 도면이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제1 실시예에 따른 돌출 패턴의 변형예를 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제2 실시예에 따른 돌출 패턴을 나타내는 도면이다.
도 21은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제3 실시예에 따른 돌출 패턴을 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제4 실시예에 따른 돌출 패턴을 나타내는 도면이다.
도 23은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제5 실시예에 따른 돌출 패턴을 나타내는 도면이다.
도 24는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 표시 패널의 변형예를 나타내는 도면이다.
도 25 및 도 26은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 적용 가능한 다양한 돌출 패턴의 배치 관계를 나타내는 평면도이다. 1 is a perspective view showing a display device according to an embodiment of the present invention.
Figure 2 is a cross-sectional view showing a bent state of a display device according to an embodiment of the present invention.
Figure 3 is a plan view showing a display device according to an embodiment of the present invention.
4 and 5 are diagrams showing various examples of bending the display panel of a display device according to an embodiment of the present invention.
6 to 8 are circuit diagrams showing various pixel circuits applicable to the display area of a display device according to an embodiment of the present invention.
FIG. 9 is a waveform diagram showing a driving signal applied to the pixel circuit shown in FIG. 8.
Figure 10 is a cross-sectional view schematically showing the cross-sectional structure of the display area of a display device according to an embodiment of the present invention.
FIG. 11 is a cross-sectional view schematically showing the cross-sectional structure of the display area of a display device according to another embodiment of the present invention.
FIG. 12 is a cross-sectional view schematically showing the cross-sectional structure of the display area of a display device according to another embodiment of the present invention.
Figure 13 is a plan view showing a portion of the display area and a bending area of a display device according to an embodiment of the present invention.
Figure 14 is a cross-sectional view of Figure 13.
Figure 15 is a diagram showing the neutral plane according to bending.
FIG. 16 is a diagram showing movement of a neutral plane in a bending area of a display device according to an embodiment of the present invention.
FIG. 17 is a diagram showing a cross-sectional structure of a display area in a display device according to an embodiment of the present invention.
FIG. 18 is a diagram illustrating a protruding pattern according to a first embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
FIG. 19 is a diagram illustrating a modified example of a protrusion pattern according to the first embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
FIG. 20 is a diagram illustrating a protruding pattern according to a second embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
FIG. 21 is a diagram illustrating a protruding pattern according to a third embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
FIG. 22 is a diagram illustrating a protruding pattern according to a fourth embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
FIG. 23 is a diagram illustrating a protruding pattern according to a fifth embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
FIG. 24 is a diagram illustrating a modified example of a display panel disposed in a bending area of a display device according to an embodiment of the present invention.
25 and 26 are plan views showing the arrangement relationships of various protrusion patterns applicable to the bending area of the display device according to an embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and are within the scope of common knowledge in the technical field to which the present invention pertains. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown. Like reference numerals refer to like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. When 'includes', 'has', 'consists of', etc. mentioned in the specification are used, other parts may be added unless '~ only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, if the positional relationship between two parts is described as 'on top', 'on top', 'at the bottom', 'next to ~', 'right next to' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.In the description of the embodiment, first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Features of various embodiments can be partially or entirely combined or combined with each other, various technological interconnections and operations are possible, and each embodiment may be implemented independently of each other or may be implemented together in a related relationship.
본 발명의 표시패널 상에 형성되는 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 그리고, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. The pixel circuit and the gate driver formed on the display panel of the present invention may include a plurality of transistors. Transistors can be implemented as Oxide TFT (Thin Film Transistor) containing an oxide semiconductor, LTPS TFT containing Low Temperature Poly Silicon (LTPS), etc. And, each of the transistors may be implemented as a p-channel TFT or n-channel TFT.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 여기서, 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 그리고, 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 또한, 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 그리고, 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. 이때, n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. 그리고, p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.A transistor is a three-electrode device including a gate, source, and drain. Here, the source is an electrode that supplies carriers to the transistor. Then, within the transistor, carriers begin to flow from the source. Additionally, the drain is the electrode through which carriers go out of the transistor. And, in a transistor, the flow of carriers flows from the source to the drain. In the case of an n-channel transistor, because the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. At this time, the direction of current in the n-channel transistor flows from the drain to the source. In the case of a p-channel transistor (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. And, since holes flow from the source to the drain in a p-channel transistor, current flows from the source to the drain. It should be noted that the source and drain of a transistor are not fixed. For example, the source and drain may change depending on the applied voltage. Therefore, the invention is not limited by the source and drain of the transistor. In the following description, the source and drain of the transistor will be referred to as first and second electrodes.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 여기서, 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다. The gate signal swings between Gate On Voltage and Gate Off Voltage. Here, the gate-on voltage is set to a voltage higher than the threshold voltage of the transistor, and the gate-off voltage is set to a voltage lower than the threshold voltage of the transistor. The transistor turns on in response to the gate on voltage, while it turns off in response to the gate off voltage. In the case of an n-channel transistor, the gate-on voltage may be the gate high voltage (VGH/VEH), and the gate-off voltage may be the gate low voltage (VGL/VEL). In the case of a p-channel transistor, the gate-on voltage may be the gate low voltage (VGL/VEL), and the gate-off voltage may be the gate high voltage (VGH/VEL).
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 사시도이고, 도 2은 본 발명의 일 실시예에 따른 표시 장치가 벤딩된 상태를 나타내는 단면도이고 도 3은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 1 및 도 2에 도시된 X 방향은 폭 방향을 의미할 수 있고, Y 방향은 길이 방향을 의미할 수 있으며, Z 방향은 상하 방향, 적층 방향 또는 두께 방향을 의미할 수 있다. 여기서, 상기 X 방향, Y 방향, 및 Z 방향은 서로 수직할 수 있지만, 서로 수직하지 않는 서로 다른 방향을 의미할 수도 있다. 그리고, 상기 X 방향 및 Y 방향으로 연장된 면은 수평면을 의미할 수 있다.FIG. 1 is a perspective view showing a display device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view showing the display device in a bent state according to an embodiment of the present invention, and FIG. 3 is a view showing a display device according to an embodiment of the present invention. This is a top view showing the display device. The Here, the X direction, Y direction, and Z direction may be perpendicular to each other, but may also mean different directions that are not perpendicular to each other. And, the surface extending in the X and Y directions may mean a horizontal surface.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 영역(DA) 및 상기 표시 영역(DA)에서 연장되는 비표시 영역(NA)을 포함하는 표시 패널(100), 상기 표시 패널(100)에 형성된 복수의 배선(200), 및 상기 비표시 영역(NA)의 벤딩 영역(BA)에 돌출되게 형성된 돌출 패턴(300)을 포함할 수 있다. 여기서, 상기 돌출 패턴(300)은 상기 배선(200)의 일부 영역과 오버랩되게 배치될 수 있다. 그리고, 돌출 패턴(300)은 아일랜드 형태로 형성될 수 있으며, 금속층으로 제공될 수 있다.1 to 3, a display device according to an embodiment of the present invention includes a
표시 패널(100)의 표시 영역(DA)에는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열된 픽셀들(P)이 배치될 수 있다. 또한, 표시 패널(100)은 표시 영역(DA) 밖의 비표시 영역(NA)인 베젤 영역(BZ)을 포함할 수 있다. The display area DA of the
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 픽셀들(P) 각각은 백색 서브 픽셀을 더 포함할 수 있다. 이하에서 픽셀은 별도의 정의가 없으면 서브 픽셀로 해석될 수 있다. 그리고, 서브 픽셀들 각각은 픽셀 회로를 포함할 수 있다. Each of the pixels P includes subpixels of different colors for color implementation. Subpixels include red (hereinafter referred to as “R subpixel”), green (hereinafter referred to as “G subpixel”), and blue (hereinafter referred to as “B subpixel”). Although not shown, each of the pixels P may further include a white subpixel. Hereinafter, a pixel may be interpreted as a sub-pixel unless otherwise defined. Additionally, each subpixel may include a pixel circuit.
픽셀 회로는 발광 소자, 발광 소자에 전류를 공급하는 구동 소자, 구동 소자와 발광 소자의 전류 패스(current path)를 스위칭하는 하나 이상의 스위치 소자, 구동 소자의 게이트-소스간 전압(Vgs)을 유지하는 커패시터 등을 포함할 수 있다.The pixel circuit includes a light-emitting element, a driving element that supplies current to the light-emitting element, one or more switch elements that switch the current paths of the driving element and the light-emitting element, and a voltage (Vgs) between the gate and source of the driving element. It may include a capacitor, etc.
발광 소자는 OLED(Organic Light Emitting Diode)로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성함으로써, 발광층(EML)에서 가시광이 방출된다. The light-emitting device may be implemented as an Organic Light Emitting Diode (OLED). OLED includes an organic compound layer formed between an anode and a cathode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer. EIL) may be included, but is not limited thereto. When voltage is applied to the anode and cathode electrodes of the OLED, holes passing through the hole transport layer (HTL) and electrons passing through the electron transport layer (ETL) are moved to the emitting layer (EML) to form excitons, producing visible light in the emitting layer (EML). This is emitted.
표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(GIP)를 포함한다. 데이터 구동부는 드라이브 IC(DIC)에 집적된다. 드라이브 IC(DIC)는 표시 패널(100) 상에 접착될 수 있다. The display panel driver writes pixel data of the input image into pixels (P). The display panel driver includes a data driver that supplies a data voltage of pixel data to the data lines DL, and a gate driver (GIP) that sequentially supplies gate pulses to the gate lines GL. The data driver part is integrated into the drive IC (DIC). A drive IC (DIC) may be attached to the
드라이브 IC(DIC)는 데이터 출력 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들에 데이터 신호의 전압을 공급한다. 드라이브 IC(DIC)는 타이밍 콘트롤러(Timing controller)를 포함한다. 타이밍 콘트롤러는 호스트 시스템(SYS)으로부터 수신된 입력 영상의 픽셀 데이터를 데이터 구동부로 전송하고, 데이터 구동부와 게이트 구동부(GIP)의 동작 타이밍을 제어한다.The drive IC (DIC) is connected to the data lines (DL) through data output channels and supplies the voltage of the data signal to the data lines. The drive IC (DIC) includes a timing controller. The timing controller transmits pixel data of the input image received from the host system (SYS) to the data driver and controls the operation timing of the data driver and the gate driver (GIP).
드라이브 IC(DIC)의 데이터 구동부는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. The data driver part of the drive IC (DIC) converts pixel data into a gamma compensation voltage through a digital to analog converter (DAC) and outputs the data voltage.
게이트 구동부(GIP)는 픽셀 어레이와 함께 표시 패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(GIP)의 시프트 레지스터는 타이밍 콘트롤러의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, 발광 제어 펄스(이하, “EM 펄스”라 함)를 포함할 수 있다. 시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. The gate driver (GIP) may include a pixel array and a shift register formed in the circuit layer of the
호스트 시스템(SYS)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(SYS)은 입력 영상의 픽셀 데이터를 드라이브 IC(DIC)로 전송한다. 호스트 시스템(SYS)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit, FPC)를 통해 드라이브 IC(DIC)에 연결될 수 있다. 여기서, 가요성 인쇄 회로는 가요성 인쇄 회로 기판((Flexible Printed Circuit Board)에 형성될 수 있다. 도 3에 도시된 바와 같이, 드라이브 IC(DIC)는 표시 패널(100)에 배치되는 것을 그 예로 하고 있으나 반드시 이에 한정되지 않는다. 예를 들어, 가요성 인회 회로 기판 상에 실장된 드라이브 IC(DIC)가 표시패널(100)에 전기적으로 연결될 수 있다. 표시패널(100) 상에서 가요성 회로 기판이 본딩(Bonding)될 영역에 이방성 도전 필름(Anisotropic Conductive Film, ACF)이 정렬된 상태에서 본딩 공정으로 가요성 회로 기판이 표시패널(100)에 접착될 수 있다.The host system (SYS) may be implemented as an Application Processor (AP). The host system (SYS) transmits the pixel data of the input image to the drive IC (DIC). The host system (SYS) may be connected to the drive IC (DIC) through a flexible printed circuit (FPC), for example. Here, the flexible printed circuit may be formed on a flexible printed circuit board. As shown in FIG. 3, the drive IC (DIC) is disposed on the
본 발명의 표시 패널(100)은 절연 물질, 또는 유연성(flexibility)을 가지는 재료로 형성될 수 있다. 예를 들어, 본 발명의 표시 패널(100)은 구부러질 수 있는 얇은 글래스(glass) 기판을 기반으로 제작될 수 있다. 기판은 0.2mm 두께 이하의 글래스 필름일 수 있다. 그리고, 글래스 필름은 시판되는 강화 글래스 필름이 이용될 수 있다. The
표시 패널(100)은 X 방향의 폭, Y 방향의 길이, 그리고 Z 방향의 일정한 두께를 갖을 수 있다. 표시 패널(100)은 기판 상에 회로층과 발광 소자층이 배치될 수 있기 때문에, 그 두께는 상기 기판보다 두껍다. 표시 패널(100)의 폭과 길이는 표시장치의 응용 분야에 따라 다양한 설계치로 설정될 수 있다. 표시 패널(100)은 장방형의 사각 판상으로 제작될 수 있으나 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 곡선부를 포함한 이형 패널로 제작될 수 있다. 여기서, 표시 패널(100)의 기판의 두께가 얇으면 작은 힘으로도 충분히 소정의 곡률로 유연하게 구부러질 수 있다.The
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 패널이 벤딩되는 다양한 예들을 보여주는 도면들이다. 4 and 5 are diagrams showing various examples of bending the display panel of a display device according to an embodiment of the present invention.
도 4에 도시된 바와 같이, 표시 패널(100)은 드라이브 IC(DIC)를 포함된 일부 영역이 뒤로 벤딩될 수 있다. 그에 따라, 표시 패널(100)에는 벤딩 영역(BA)이 형성될 수 있으며, 벤딩 영역(BA)에는 돌출 패턴(300)이 배치될 수 있다. As shown in FIG. 4, a portion of the
도 5에 도시된 바와 같이, 표시 패널(100)은 게이트 구동부(GIP)가 실장된 양측 베젤 영역(BZ)이 접힐 수 있다. 그에 따라, X 방향을 기준으로 표시 패널(100)의 양측 베젤 영역(BZ)에는 벤딩 영역(BA)이 형성될 수 있으며, 벤딩 영역(BA)에는 돌출 패턴(300)이 배치될 수 있다. As shown in FIG. 5 , the
표시 패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 서브 픽셀들 간에 구동 소자의 전기적 특성에서 차이가 있을 수 있고, 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다. There may be differences in the electrical characteristics of driving elements between sub-pixels due to process deviations and device characteristic deviations resulting from the manufacturing process of the
상기 내부 보상 기술은 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. The internal compensation technology uses an internal compensation circuit implemented in each pixel circuit to sense the threshold voltage of the driving element for each sub-pixel and compensates the gate-source voltage (Vgs) of the driving element by the threshold voltage.
상기 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화)만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다. The external compensation technology uses an external compensation circuit to sense in real time the current or voltage of the driving elements that change depending on the electrical characteristics of the driving elements. External compensation technology compensates in real time for the deviation (or change) in the electrical characteristics of the driving element in each pixel by modulating the pixel data (digital data) of the input image by the deviation (or change) in the electrical characteristics of the driving element sensed for each pixel.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 적용 가능한 다양한 픽셀 회로를 보여 주는 회로도들이다. 본 발명의 픽셀 회로는 도 6 내지 도 8에 한정되지 않는다는 것에 주의하여야 한다. 6 to 8 are circuit diagrams showing various pixel circuits applicable to the display area of a display device according to an embodiment of the present invention. It should be noted that the pixel circuit of the present invention is not limited to FIGS. 6 to 8.
도 6을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(DL)을 연결하는 스위치 소자(M01), 구동 소자(DT)의 게이트 전극에 연결된 커패시터(Cst)를 포함한다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자(M01)는 n 채널 트랜지스터들로 구현될 수 있다.Referring to FIG. 6, the pixel circuit includes a light emitting element (EL), a driving element (DT) that supplies current to the light emitting element (EL), and a switch element (DL) connecting the data line (DL) in response to the scan pulse (SCAN). M01), and includes a capacitor (Cst) connected to the gate electrode of the driving element (DT). In this pixel circuit, the driving element (DT) and the switch element (M01) can be implemented with n-channel transistors.
스위치 소자(M01)는 스캔 펄스(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(DL)을 구동 소자(DT)의 게이트 전극에 연결한다. The switch element M01 is turned on according to the gate-on voltage of the scan pulse SCAN and connects the data line DL to the gate electrode of the driving element DT.
구동 소자(DT)는 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인(PL)에 연결된 제1 전극, 스위치 소자(M01)와 커패시터(Cst)에 연결된 게이트 전극, 및 발광 소자(EL)에 연결된 제2 전극을 포함한다. 그리고, 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 여기서, 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다. The driving element DT includes a first electrode connected to the VDD line PL to which the pixel driving voltage ELVDD is applied, a gate electrode connected to the switch element M01 and the capacitor Cst, and a second electrode connected to the light emitting element EL. Contains 2 electrodes. Additionally, the driving element DT drives the light emitting element EL by supplying current to the light emitting element EL according to the gate-source voltage Vgs. Here, the light emitting element EL is turned on and emits light when the forward voltage between the anode electrode and the cathode electrode is higher than the threshold voltage.
커패시터(Cst)는 구동 소자(DT)의 게이트 전극과 제2 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다.The capacitor Cst is connected between the gate electrode and the second electrode of the driving element DT and stores the gate-source voltage Vgs of the driving element DT.
도 7을 참조하면, 픽셀 회로는 기준 전압 라인(REFL)과 구동 소자(DT)의 제2 전극 사이에 연결된 제2 스위치 소자(M02)를 더 포함할 수 있다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자들(M01, M02)은 n 채널 트랜지스터들로 구현될 수 있다.Referring to FIG. 7 , the pixel circuit may further include a second switch element M02 connected between the reference voltage line REFL and the second electrode of the driving element DT. In this pixel circuit, the driving element (DT) and the switch elements (M01 and M02) may be implemented with n-channel transistors.
제2 스위치 소자(M02)는 스캔 펄스(SCAN) 또는 센싱 펄스(SENSE)의 게이트 온 전압에 따라 턴-온되어 기준 전압(Vref)이 인가되는 기준 전압 라인(REFL)을 구동 소자(DT)의 제2 전극에 연결한다. The second switch element (M02) is turned on according to the gate-on voltage of the scan pulse (SCAN) or the sensing pulse (SENSE) and connects the reference voltage line (REFL) to which the reference voltage (Vref) is applied to the driving element (DT). Connect to the second electrode.
센싱 모드에서 구동 소자(DT)의 채널을 통해 흐르는 전류 또는 구동 소자(DT)와 발광 소자(EL) 사이의 전압이 기준 라인(REFL)을 통해 센싱될 수 있다. 기준 라인(REFL)을 통해 흐르는 전류는 적분기를 통해 전압으로 변환되고 아날로그-디지털 변환기(Analog-to-digital converter, 이하 “ADC”라 함)를 통해 디지털 데이터로 변환된다. 이 디지털 데이터는 구동 소자(DT)의 문턱 전압 또는 이동도 정보를 포함한 센싱 데이터이다. 센싱 데이터는 드라이브 IC(DIC)의 보상부로 전송될 수 있다. 그리고, 보상부는 ADC로부터의 센싱 데이터를 입력 받아 센싱 데이터를 바탕으로 선택된 보상값을 픽셀 데이터에 더하거나 곱하여 구동 소자(DT)의 문턱 전압 편차나 변화를 보상할 수 있다.In the sensing mode, the current flowing through the channel of the driving element (DT) or the voltage between the driving element (DT) and the light emitting element (EL) may be sensed through the reference line (REFL). The current flowing through the reference line (REFL) is converted to voltage through an integrator and into digital data through an analog-to-digital converter (hereinafter referred to as “ADC”). This digital data is sensing data including threshold voltage or mobility information of the driving element (DT). Sensing data can be transmitted to the compensation unit of the drive IC (DIC). Additionally, the compensation unit may receive sensing data from the ADC and compensate for the threshold voltage deviation or change of the driving element DT by adding or multiplying the pixel data by a compensation value selected based on the sensing data.
도 6 및 도 7에 도시된 픽셀 회로는 EM 펄스에 응답하는 발광 소자(EL)의 전류 패스(current path)를 스위칭하는 EM 스위치 소자를 더 포함할 수 있다. EM 스위치 소자는 픽셀 구동 전압(ELVDD)과 구동 소자(DT) 사이에 연결되거나, 구동 소자(DT)와 발광 소자(EL) 사이에 연결될 수 있다. The pixel circuit shown in FIGS. 6 and 7 may further include an EM switch element that switches the current path of the light emitting element (EL) that responds to the EM pulse. The EM switch element may be connected between the pixel driving voltage (ELVDD) and the driving element (DT), or may be connected between the driving element (DT) and the light emitting element (EL).
도 8은 내부 보상 회로가 적용된 픽셀 회로의 일 예를 보여 주는 회로도들이고, 도 9는 도 8에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.FIG. 8 is a circuit diagram showing an example of a pixel circuit to which an internal compensation circuit is applied, and FIG. 9 is a waveform diagram showing a method of driving the pixel circuit shown in FIG. 8.
도 8 및 도 9를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 및 발광 소자(EL)와 구동 소자(DT)에 인가되는 전압을 스위칭하는 스위치 회로를 포함한다. Referring to Figures 8 and 9, the pixel circuit includes a light emitting element (EL), a driving element (DT) that supplies current to the light emitting element (EL), and a voltage applied to the light emitting element (EL) and the driving element (DT). It includes a switch circuit that switches.
스위치 회로는 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini)이 인가되는 전원 라인들(PL1, PL2, PL3), 데이터 라인(DL), 및 게이트 라인들(GL1, GL2, GL3)에 연결된다. 스위치 회로는 스캔 펄스[SCAN(N-1), SCAN(N)]와 EM 펄스[EM(N)]에 응답하여 발광 소자(EL)와 구동 소자(DT)에 인가되는 전압을 스위칭한다.The switch circuit includes power lines (PL1, PL2, PL3) to which a pixel driving voltage (ELVDD), a low-potential power supply voltage (ELVSS), and an initialization voltage (Vini) are applied, a data line (DL), and gate lines (GL1, Connected to GL2, GL3). The switch circuit switches the voltage applied to the light emitting element (EL) and the driving element (DT) in response to scan pulses [SCAN(N-1), SCAN(N)] and EM pulses [EM(N)].
스위치 회로는 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 커패시터(Cst)에 저장하고, 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상한다. 여기서, 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 트랜지스터로 구현될 수 있다.The switch circuit samples the threshold voltage (Vth) of the driving element (DT) using a plurality of switch elements (M1 to M6) and stores it in the capacitor (Cst), and stores the threshold voltage (Vth) of the driving element (DT) as much as the threshold voltage (Vth) of the driving element (DT). Compensates the gate voltage of the driving element (DT). Here, each of the driving element (DT) and the switch elements (M1 to M6) may be implemented as a p-channel transistor.
픽셀 회로의 구동 기간은, 도 9에 도시된 바와 같이, 초기화 기간(Tini), 샘플링 기간(Tsam), 및 발광 기간(Tem)으로 나뉘어질 수 있다.As shown in FIG. 9, the driving period of the pixel circuit can be divided into an initialization period (Tini), a sampling period (Tsam), and a light emission period (Tem).
제N 스캔 펄스[SCAN(N)]는 샘플링 기간(Tsam)에 게이트 온 전압(VGL)으로 발생되어 제1 게이트 라인(GL1)에 인가된다. 제N-1 스캔 펄스[SCAN(N-1)]는 제N 스캔 펄스[SCAN(N)]에 앞서 발생되어 제2 게이트 라인(GL2)에 인가된다. 제N-1 스캔 펄스[SCAN(N-1)]는 초기화 기간(Tini)을 정의한다. EM 펄스[EM(N)]는 초기화 기간(Tin) 및 샘플링 기간(Tsam)에 게이트 오프 전압(VEH)으로 발생되어 제3 게이트 라인(GL3)에 인가된다. The Nth scan pulse [SCAN(N)] is generated as the gate-on voltage (VGL) during the sampling period (Tsam) and is applied to the first gate line (GL1). The N-1th scan pulse [SCAN(N-1)] is generated prior to the Nth scan pulse [SCAN(N)] and is applied to the second gate line GL2. The N-1 scan pulse [SCAN(N-1)] defines the initialization period (Tini). The EM pulse [EM(N)] is generated as the gate-off voltage VEH during the initialization period Tin and the sampling period Tsam and is applied to the third gate line GL3.
초기화 기간(Tini) 동안, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생되어 제2 게이트 라인(GL2)에 인가된다. 초기화 기간(Tini) 동안, 제1 및 제3 게이트 라인들(GL1, GL3)의 전압은 게이트 오프 전압(VGH, VEH)이다. During the initialization period (Tini), the N-1th scan pulse [SCAN(N-1)] is generated as the gate-on voltage (VGL) and applied to the second gate line (GL2). During the initialization period Tini, the voltages of the first and third gate lines GL1 and GL3 are the gate-off voltages VGH and VEH.
제N 스캔 펄스[SCAN(N)]는 샘플링 기간 동안(Tsam) 게이트 온 전압(VGL)의 펄스로 발생되어 제1 게이트 라인(GL1)에 인가된다. 샘플링 기간 동안(Tsam), 제2 및 제3 게이트 라인들(GL2, GL3)의 전압은 게이트 오프 전압(VGH)이다. The Nth scan pulse [SCAN(N)] is generated as a pulse of the gate-on voltage (VGL) during the sampling period (Tsam) and is applied to the first gate line (GL1). During the sampling period (Tsam), the voltage of the second and third gate lines (GL2 and GL3) is the gate-off voltage (VGH).
EM 펄스[EM(N)]는 발광 기간(Tem)의 적어도 일부 구간 동안 게이트 온 전압(VEL)으로 발생되어 제3 게이트 라인(GL3)에 인가된다. 발광 기간(Tem) 동안, 제1 및 제2 게이트 라인들(GL1, GL2)의 전압은 게이트 오프 전압(VGH)이다. The EM pulse [EM(N)] is generated as the gate-on voltage VEL during at least a portion of the light emission period Tem and is applied to the third gate line GL3. During the light emission period Tem, the voltage of the first and second gate lines GL1 and GL2 is the gate-off voltage VGH.
발광 소자(EL)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(EL)의 애노드 전극, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(EL)의 캐소드 전극은 저전위 전원 전압(ELVSS)이 인가되는 VSS 라인(PL3)에 연결된다. 발광 소자(EL)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류로 발광된다. 발광 소자(EL)의 전류 패스는 제2 및 제4 스위치 소자(M2, M4)에 의해 스위칭된다.The anode electrode of the light emitting element EL is connected to the fourth node n4 between the fourth and sixth switch elements M4 and M6. The fourth node n4 is connected to the anode electrode of the light emitting element EL, the second electrode of the fourth switch element M4, and the second electrode of the sixth switch element M6. The cathode electrode of the light emitting element (EL) is connected to the VSS line (PL3) to which the low potential power supply voltage (ELVSS) is applied. The light emitting element (EL) emits light with a current flowing according to the gate-source voltage (Vgs) of the driving element (DT). The current path of the light emitting element EL is switched by the second and fourth switch elements M2 and M4.
커패시터(Cst)는 VDD 라인(PL1)과 제2 노드(n2) 사이에 연결된다. 여기서, 커패시터(Cst)는 VDD 라인(PL1)에 연결된 제1 전극과, 제2 노드(n2)에 연결된 제2 전극을 포함한다. 그리고, 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth)만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차(또는 변화)가 보상된다. The capacitor Cst is connected between the VDD line PL1 and the second node n2. Here, the capacitor Cst includes a first electrode connected to the VDD line PL1 and a second electrode connected to the second node n2. Then, the data voltage (Vdata) compensated by the threshold voltage (Vth) of the driving element (DT) is charged in the capacitor (Cst). Since the data voltage Vdata in each subpixel is compensated by the threshold voltage Vth of the driving element DT, the characteristic deviation (or change) of the driving element DT in the subpixels is compensated.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 그리고, 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 커패시터(Cst)의 제2 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 그리고, 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 그리고, 제1 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 그리고, 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.The first switch element M1 is turned on according to the gate-on voltage VGL of the N scan pulse [SCAN(N)] and connects the second node n2 and the third node n3. And, the second node n2 is connected to the gate electrode of the driving element DT, the second electrode of the capacitor Cst, and the first electrode of the first switch element M1. And, the third node n3 is connected to the second electrode of the driving element DT, the second electrode of the first switch element M1, and the first electrode of the fourth switch element M4. Additionally, the gate electrode of the first switch element M1 is connected to the first gate line GL1 and receives the Nth scan pulse [SCAN(N)]. And, the first electrode of the first switch element (M1) is connected to the second node (n2), and the second electrode of the first switch element (M1) is connected to the third node (n3).
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H) 동안 턴-온되기 때문에 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다. The first switch element (M1) leaks in the off state because the Nth scan pulse [SCAN(N)] is turned on for a very short 1 horizontal period (1H) generated by the gate-on voltage (VGL) in the 1 frame period. Current may be generated. In order to suppress leakage current of the first switch element M1, the first switch element M1 may be implemented as a transistor with a dual gate structure in which two transistors are connected in series.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 그리고, 제2 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 그리고, 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 그리고, 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다. 그리고, 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M3)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.The second switch element (M2) is turned on according to the gate-on voltage (VGL) of the N-th scan pulse [SCAN(N)] and supplies the data voltage (Vdata) to the first node (n1). Additionally, the gate electrode of the second switch element M1 is connected to the first gate line GL1 and receives the Nth scan pulse [SCAN(N)]. And, the first electrode of the second switch element (M2) is connected to the first node (n1). And, the second electrode of the second switch element M2 is connected to the data line DL to which the data voltage Vdata is applied. And, the first node n1 is connected to the first electrode of the second switch element M2, the second electrode of the third switch element M3, and the first electrode of the driving element DT.
제3 스위치 소자(M3)는 EM 펄스[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 그리고, 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급 받는다. 그리고, 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 그리고, 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다. The third switch element M3 is turned on according to the gate-on voltage VGL of the EM pulse [EM(N)] and connects the VDD line PL1 to the first node n1. Additionally, the gate electrode of the third switch element M3 is connected to the third gate line GL3 and receives an EM pulse [EM(N)]. And, the first electrode of the third switch element M3 is connected to the VDD line PL1. And, the second electrode of the third switch element (M3) is connected to the first node (n1).
제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 그리고, 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급 받는다. 그리고, 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다. The fourth switch element M4 is turned on according to the gate-on voltage VEL of the EM pulse [EM(N)] and connects the third node n3 to the fourth node n4. Additionally, the gate electrode of the fourth switch element M4 is connected to the third gate line GL3 and receives an EM pulse [EM(N)]. And, the first electrode of the fourth switch element M4 is connected to the third node (n3), and the second electrode is connected to the fourth node (n4).
제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 그리고, 제5 스위치 소자(M5)의 게이트 전극은 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 그리고, 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 초기화 전압(Vini)이 인가되는 Vini 라인(PL2)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.The fifth switch element (M5) is turned on according to the gate-on voltage (VGL) of the N-1 scan pulse [SCAN(N-1)] and connects the second node (n2) to the Vini line (PL2). . Additionally, the gate electrode of the fifth switch element M5 is connected to the second gate line GL2 and receives the N-1 scan pulse [SCAN(N-1)]. Additionally, the first electrode of the fifth switch element M5 is connected to the second node n2, and the second electrode is connected to the Vini line PL2 to which the initialization voltage Vini is applied. In order to suppress leakage current of the fifth switch element M5, the fifth switch element M5 may be implemented as a transistor with a dual gate structure in which two transistors are connected in series.
제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 그리고, 제6 스위치 소자(M6)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 그리고, 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다. 다른 실시예에서, 제5 및 제6 스위치 소자(M5, M6)의 게이트 전극은 제N-1 스캔 펄스[SCAN(N-1)]이 인가되는 제2 게이트 라인(GL2)에 공통으로 연결될 수 있다. 이 경우, 제5 및 제6 스위치 소자(M5, M6)는 초기화 기간(Tini)에 제N-1 스캔 펄스[SCAN(N-1)]에 응답하여 동시에 턴-온될 수 있다. The sixth switch element (M6) is turned on according to the gate-on voltage (VGL) of the N-th scan pulse [SCAN(N)] and connects the Vini line (PL2) to the fourth node (n4). Additionally, the gate electrode of the sixth switch element M6 is connected to the first gate line GL1 and receives the Nth scan pulse [SCAN(N)]. Also, the first electrode of the sixth switch element M6 is connected to the Vini line PL2, and the second electrode is connected to the fourth node n4. In another embodiment, the gate electrodes of the fifth and sixth switch elements M5 and M6 may be commonly connected to the second gate line GL2 to which the N-1 scan pulse [SCAN(N-1)] is applied. there is. In this case, the fifth and sixth switch elements M5 and M6 may be turned on simultaneously in response to the N-1 scan pulse [SCAN(N-1)] during the initialization period Tini.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 여기서, 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.The driving element DT drives the light emitting element EL by controlling the current flowing through the light emitting element EL according to the gate-source voltage Vgs. Here, the driving element DT includes a gate connected to the second node n2, a first electrode connected to the first node n1, and a second electrode connected to the third node n3.
초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 펄스[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH, VEH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온되어 제2 노드(n2)가 초기화 전압(Vini)으로 초기화된다. 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M5, M6)이 턴-온되는 경우, 제2 및 제4 노드(n2, n4)가 초기화 전압(Vini)으로 초기화된다.During the initialization period (Tini), the N-1th scan pulse [SCAN(N-1)] is generated as the gate-on voltage (VGL). The Nth scan pulse [SCAN(N)] and the EM pulse [EM(N)] maintain the gate-off voltages (VGH, VEH) during the initialization period (Tini). Accordingly, during the initialization period (Tini), the fifth switch element (M5) is turned on and the second node (n2) is initialized to the initialization voltage (Vini). When the fifth and sixth switch elements M5 and M6 are turned on during the initialization period Tini, the second and fourth nodes n2 and n4 are initialized to the initialization voltage Vini.
초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에, 그리고 샘플링 기간(Tsam)과 발광 기간(Tem) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간에서 스캔 펄스들[SCAN(N-1), SCAN(N)]과 EM 펄스[EM(N)]는 게이트 오프 전압(VGH)이고, 픽셀 회로의 주요 노드들(n1~n4)이 플로팅(floating)된다. A hold period (Th) may be set between the initialization period (Tini) and the sampling period (Tsam), and between the sampling period (Tsam) and the emission period (Tem). In the hold period, the scan pulses [SCAN(N-1), SCAN(N)] and EM pulses [EM(N)] are the gate-off voltage (VGH), and the main nodes (n1 to n4) of the pixel circuit are floating. It becomes (floating).
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 서브 픽셀들에 기입될 픽셀 데이터의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 펄스[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH, VEH)이다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다. 이 때, 제6 스위치 소자(M6)도 턴-온되어 초기화 전압(Vini)을 제4 노드(n4)에 공급하여 발광 소자(EL)의 발광을 방지한다. During the sampling period (Tsam), the Nth scan pulse [SCAN(N)] is generated as the gate-on voltage (VGL). The pulse of the Nth scan pulse [SCAN(N)] is synchronized with the data voltage (Vdata) of pixel data to be written in subpixels of the Nth pixel line. The N-1 scan pulse [SCAN(N-1)] and the EM pulse [EM(N)] are the gate-off voltages (VGH, VEH) during the sampling period (Tsam). Accordingly, the first and second switch elements M1 and M2 are turned on during the sampling period Tsam. At this time, the sixth switch element M6 is also turned on and supplies the initialization voltage Vini to the fourth node n4 to prevent the light emitting element EL from emitting light.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자들(M1, M2)을 통해 흐르는 전류에 의해 상승된다. 샘플링 기간(Tsam)에 구동 소자(DT)의 문턱 전압(Vth)이 커패시터(Cst)에 샘플링된다. During the sampling period Tsam, the gate voltage DTG of the driving element DT is increased by the current flowing through the first and second switch elements M1 and M2. During the sampling period (Tsam), the threshold voltage (Vth) of the driving element (DT) is sampled to the capacitor (Cst).
발광 기간(Tem) 동안, EM 펄스[EM(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 발광 기간(Tem) 동안, EM 펄스[EM(N)]의 전압이 소정의 듀티비(duty ratio)로 반전될 수 있다. 따라서, EM 펄스[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다. During the emission period (Tem), an EM pulse [EM(N)] may be generated with the gate-on voltage (VGL). During the emission period Tem, the voltage of the EM pulse [EM(N)] may be inverted by a predetermined duty ratio. Accordingly, the EM pulse [EM(N)] may be generated at the gate-on voltage VGL during at least a portion of the light emission period Tem.
EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 픽셀 구동 전압(ELVDD)과 발광 소자(EL) 사이에 전류가 흘러 발광 소자(EL)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)이다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 펄스(EM)의 게이트 온 전압(VEL)에 따라 턴-온된다. EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(EL)에 전류가 흐른다. 발광 기간(Tem) 동안, 발광 소자(EL)에 흐르는 전류는 K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.When the EM pulse [EM(N)] is the gate-on voltage (VEL), current flows between the pixel driving voltage (ELVDD) and the light-emitting device (EL) so that the light-emitting device (EL) can emit light. During the light emission period Tem, the N-1th and Nth scan pulses [SCAN(N-1), SCAN(N)] are the gate-off voltage VGH. During the light emission period Tem, the third and fourth switch elements M3 and M4 are turned on according to the gate-on voltage VEL of the EM pulse EM. When the EM pulse [EM(N)] is the gate-on voltage VEL, the third and fourth switch elements M3 and M4 are turned on and current flows to the light emitting element EL. During the light emission period (Tem), the current flowing through the light emitting element (EL) is K(ELVDD-Vdata) 2 . K is a constant value determined by the charge mobility of the driving element (DT), parasitic capacitance, and channel capacity.
도 10 내지 도 12는 본 발명의 실시예에 따른 표시 장치의 표시 영역의 단면 구조를 개략적으로 보여 주는 도면들이다.10 to 12 are diagrams schematically showing the cross-sectional structure of the display area of a display device according to an embodiment of the present invention.
도 10을 참조하면, 표시 패널(100)은 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다. Referring to FIG. 10 , the
기판(10)은 절연 물질, 또는 유연성(flexibility)을 가지는 재료로 형성될 수 있다. 예컨대, 기판(10)은 유리, 금속, 또는 플라스틱 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다만, 기판(10)이 판상의 알칼리 프리 글래스(Alkali-free glass) 또는 무알칼리(Non-Alkali glass) 글래스로 제작되는 경우, 플라스틱 기판에 비하여 충격에 내성이 크며 변형되지 않는다. The
회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(GIP) 등을 포함할 수 있다. 그리고, 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다. The
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 그리고, 발광 소자(EL)는 적색 발광 소자, 녹색 발광 소자, 및 청색 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮혀질 수 있다. The light emitting
봉지층(16)을 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 여기서, 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 이때, 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.The
도 11을 참조하면, 표시 패널(100)은 봉지층(16) 상에 형성된 터치 센서층(18)을 더 포함할 수 있다. 터치 센서층(18)은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들로 구현될 수 있다. 터치 센서층(18)은 터치 센서들의 용량을 형성하는 도체 배선 패턴들(18a)을 포함한다. 도체 패턴들(18a) 사이에 터치 센서의 용량이 형성될 수 있다. Referring to FIG. 11 , the
터치 센서층(18)은 터치 센서들의 도체 배선 패턴들(18a)을 덮는 유기막을 포함할 수 있다. 이 유기막의 연장 부분이 표시 패널(100)의 베젤 영역(BZ) 즉, 가장자리 영역에서 무기막 잔막이나 기판(10)을 덮을 수 있다. The
터치 센서층(18) 상에 도면에서 생략된 편광판이 접착될 수 있다. 편광판은 회로층(12)의 금속 패턴들에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 여기서, 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 그리고, 편광판 상에 도면에서 생략된 커버 글래스(Cover glass)가 접착될 수 있다.A polarizing plate omitted from the drawing may be attached to the
도 12를 참조하면, 표시 패널(100)은 봉지층(16) 상에 형성된 터치 센서층(18)과, 터치 센서층(18) 상에 형성된 컬러 필터층(20)을 더 포함할 수 있다.Referring to FIG. 12 , the
컬러 필터층(20)은 적색, 녹색, 및 청색 컬러 필터(CF)를 포함할 수 있다. 또한, 컬러 필터층(20)은 블랙 매트릭스 패턴(BM)을 더 포함할 수 있다. 컬러 필터층(20)은 회로층(12)으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 색순도를 높일 수 있다. 이 실시예는 편광판에 비하여 광 투과율이 높은 컬러 필터층(20)을 표시패널에 적용하여 표시 패널(100)의 광투과율을 향상시키고 표시 패널(100)의 두께와 유연성을 개선할 수 있다. 컬러 필터층(20) 상에 도면에서 생략된 커버 글래스가 접착될 수 있다.The color filter layer 20 may include red, green, and blue color filters (CF). Additionally, the color filter layer 20 may further include a black matrix pattern (BM). The color filter layer 20 absorbs part of the wavelength of light reflected from the
컬러 필터층(20)은 컬러 필터와 블랙 매트릭스 패턴을 덮는 유기막을 포함할 수 있다. 이 유기막의 연장 부분이 표시 패널(100)의 베젤 영역(BZ) 즉, 가장자리 영역에서 무기막 잔막이나 기판(10)을 덮을 수 있다.The color filter layer 20 may include an organic film covering the color filter and the black matrix pattern. The extended portion of the organic film may cover the inorganic film residue or the
도 13은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 일부와 벤딩 영역을 나타내는 평면도이고, 도 14는 도 13의 단면도이고, 도 15는 벤딩에 따른 중립면을 나타내는 도면이고, 도 16은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에서 중립면의 이동을 나타내는 모식도이다. 여기서, 도 14는 도 13의 I-I선에 따른 단면도일 수 있다. 그리고, 도 16의 (a)는 비교예에 따른 표시 장치의 벤딩 영역에 배치되는 중립면을 나타내는 도면이고, 도 16의 (b)는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에서 중립면의 이동을 나타내는 도면이다.FIG. 13 is a plan view showing a portion of the display area and a bending area of a display device according to an embodiment of the present invention, FIG. 14 is a cross-sectional view of FIG. 13, FIG. 15 is a view showing a neutral plane according to bending, and FIG. 16 is a view showing a neutral plane according to bending. This is a schematic diagram showing the movement of the neutral plane in the bending area of a display device according to an embodiment of the present invention. Here, FIG. 14 may be a cross-sectional view taken along line I-I of FIG. 13. Additionally, FIG. 16(a) is a diagram showing a neutral plane disposed in the bending area of a display device according to a comparative example, and FIG. 16(b) is a diagram showing a neutral plane disposed in the bending area of a display device according to an embodiment of the present invention. This is a drawing showing the movement of a surface.
도 13 및 도 14를 참조하면, 돌출 패턴(300)은 표시 패널(100)의 벤딩 영역(BA)에 돌출되게 형성될 수 있다. 그에 따라, 돌출 패턴(300)은 표시 패널(100)의 벤딩 영역(BA)이 CVD 증착 공정에 사용되는 마스크(mask) 등에 직접적으로 접촉되는 것을 방지함으로써, 표시 패널(100)의 벤딩 영역(BA)이 상기 마스크에 의해 손상되는 것을 방지할 수 있다. 즉, 돌출 패턴(300)은 표시 패널(100)의 벤딩 영역(BA)이 물리적 충격에 직접적으로 노출되는 것을 방지할 수 있다.Referring to FIGS. 13 and 14 , the protruding
또한, 돌출 패턴(300)은 벤딩 영역(BA)에 배치되는 배선들(200)과 오버랩되게 배치될 수 있다. 상세하게, 돌출 패턴(300)은 벤딩 영역(BA)의 배선들(200)의 일부 영역과 Z 방향으로 오버랩되게 배치될 수 있다. 여기서, 상기 배선들(200)은 게이트 라인들(GL), 및 데이터 라인들(DL)을 포함할 수 있다. Additionally, the protruding
그에 따라, 돌출 패턴(300)은 벤딩 영역(BA)에 형성되는 중립면(neutral plane)의 위치를 배선(200)의 중심과 가깝게 위치시킴으로써, 벤딩 시 배선(200)에 작용하는 응력(stress)을 감소시킬 수 있다. Accordingly, the protruding
여기서, 상기 중립면이라 함은 벤딩 시 응력 상태가 0이 되는 면으로 정의될 수 있으며, 중립면으로부터의 거리에 비례하여 인장 응력 또는 압축 응력의 크기가 결정된다(도 15를 참조). 그리고, 배선(200)의 중심은 Z 방향을 기준으로 인장 응력이 작용하는 면과 압축 응력이 작용하는 면 사이의 중앙에 위치할 수 있다. 여기서, 압축 응력이 작용하는 면은 곡률 중심에 가깝게 배치되는 면으로 정의될 수 있으며, 인장 응력이 작용하는 면은 압축 응력이 작용하는 면의 반대면으로 정의될 수 있다. Here, the neutral plane can be defined as a plane whose stress state becomes 0 during bending, and the magnitude of the tensile stress or compressive stress is determined in proportion to the distance from the neutral plane (see Figure 15). Additionally, the center of the
아울러, 압축 응력이 작용하는 영역에 배치된 배선(200)보다 인장 응력이 작용하는 영역에 배치된 배선(200)에 크랙(crack)이 발생하기 쉽다. 즉, 벤딩 시 배선(200)은 압축 응력을 받는 영역보다 인장 응력을 받는 영역이 크랙 발생에 더욱 취약하다. 그에 따라, 돌출 패턴(300)은 표시 패널(100)의 벤딩 영역(BA) 중 인장 응력이 작용하는 위치, 즉 배선(200)의 상부에 위치하여 배선(200)에 인가되는 응력을 최소화할 수 있다.In addition, cracks are more likely to occur in the
도 16의 (a)를 참조하면, 비교예에 따른 표시 장치의 벤딩 영역(BA)은 기판(PI), 상기 기판(PI) 상에 배치되는 배선(200), 및 상기 배선(200) 상에 배치되는 평탄화층(PLN)을 포함할 수 있다. 또한, 비교예에 따른 표시 장치의 벤딩 영역(BA)은 상기 평탄화층(PLN) 상에 배치되는 마이크로 커버층(micor cover layer; MCL)을 더 포함할 수 있다.Referring to (a) of FIG. 16, the bending area BA of the display device according to the comparative example is formed on the substrate PI, the
여기서, 상기 기판(PI)은 제1 기판(PI1), 제2 기판(PI2), 및 제1 기판(PI1)과 제2 기판(PI2) 사이에 배치되는 무기막(IPD)을 포함할 수 있다. 여기서, 무기막(IPD)은 수분 침투를 차단한다. 그리고, 마이크로 커버층(MCL)은 절연층으로 제공되며, 중립면의 위치를 조절할 수 있게 한다.Here, the substrate (PI) may include a first substrate (PI1), a second substrate (PI2), and an inorganic film (IPD) disposed between the first substrate (PI1) and the second substrate (PI2). . Here, the inorganic membrane (IPD) blocks moisture penetration. Additionally, the micro cover layer (MCL) serves as an insulating layer and allows the position of the neutral plane to be adjusted.
도 16의 (a)에 도시된 바와 같이, 배선(200)의 중심과 Z 방향으로 이격되게 배치되는 비교예의 중립면은 기판(PI) 상에 위치한다.As shown in (a) of FIG. 16, the neutral plane of the comparative example, which is disposed to be spaced apart from the center of the
도 16의 (b)를 참조하면, 본 발명의 실시예에 따른 표시 장치의 벤딩 영역(BA)에는 기판(PI), 상기 기판(PI) 상에 배치되는 배선(200), 상기 배선(200) 상에 배치되는 평탄화층(PLN), 및 상기 평탄화층(PLN) 상에 배치되는 돌출 패턴(300)이 배치될 수 있다. 또한, 본 발명의 실시예에 따른 표시 장치의 벤딩 영역(BA)은 상기 돌출 패턴(300) 상에 배치되는 마이크로 커버층(micor cover layer; MCL)을 더 포함할 수 있다. 여기서, 상기 돌출 패턴(300)은 뱅크(BNK) 및 스페이서(SPC) 중 적어도 어느 하나로 형성될 수 있다.Referring to (b) of FIG. 16, the bending area BA of the display device according to an embodiment of the present invention includes a substrate PI, a
도 16의 (b)에 도시된 바와 같이, 배선(200)의 중심과 Z 방향으로 이격되게 배치되는 본 발명의 실시예에 따른 중립면은 상기 돌출 패턴(300)에 의해 위치가 조절되어 배선(200)에 위치한다.As shown in (b) of FIG. 16, the neutral plane according to the embodiment of the present invention, which is arranged to be spaced apart from the center of the
즉, 본 발명의 실시예에 따른 중립면은 상기 돌출 패턴(300)에 의해 배선(200) 측으로 이동하여, 배선(200)에 응력이 작용하지 않도록 하거나 또는 응력이 상대적으로 적게 작용하게 한다. 나아가, 상기 돌출 패턴(300) 상에 배치되는 마이크로 커버층(MCL)에 의해 상기 중립면의 위치는 배선(200)의 중심과 더 가깝게 조절될 수 있다. 여기서, 상기 배선(200)은 데이터 라인들(DL) 및 게이트 라인들(GL)을 포함하며, 도 13에 도시된 바와 같이, 상기 돌출 패턴(300)은 상기 배선(200) 상에 배치되기 때문에, 상기 중립면에 대한 이동 원리는 데이터 라인들(DL) 및 게이트 라인들(GL) 모두에 적용될 수 있다. That is, the neutral plane according to the embodiment of the present invention moves toward the
또한, 복수 개의 돌출 패턴(300)은 상호 이격되게 배치되어 크랙의 전개를 방지할 수 있다. 상세하게, 상기 돌출 패턴(300) 중 어느 하나에 크랙이 발생하더라도 상호 이격되게 배치되는 배치 구조를 통해, 크랙의 전개를 방지할 수 있다.Additionally, the plurality of protruding
도 13에 도시된 바와 같이, 돌출 패턴(300)은 폭 방향인 X 방향으로 연장되게 형성될 수 있으며, 복수 개의 돌출 패턴(300)은 길이 방향인 Y 방향으로 상호 이격되게 배치될 수 있다. 즉, 위에서 볼 때, 돌출 패턴(300)은 X 방향으로 긴 직사각형 형상으로 형성될 수 있으며, Y 방향으로 상호 이격되게 배치될 수 있다. 그에 따라, 돌출 패턴(300)은 배선(200)과 교차되게 배치될 수 있다.As shown in FIG. 13 , the protruding
나아가, 돌출 패턴(300)은 상부의 폭 보다 하부의 폭이 큰 형상으로 형성되어 상부측에 발생하는 크랙을 최소화할 수 있다. 상세하게, 상기 돌출 패턴(300)은 사다리꼴 형상의 수직 단면을 갖도록 형성되기 때문에, 마스크와 같은 외부 장치와의 접촉 가능성이 최소화될 수 있다. 설령, 상기 돌출 패턴(300)이 외부 장치와 접촉하더라도 사다리꼴 형상에 의해 접촉 영역이 작다. 그에 따라, 돌출 패턴(300)은 외력에 의한 크랙 발생 가능성을 최소화할 수 있다. Furthermore, the protruding
도 17은 본 발명의 일 실시예에 따른 표시 장치에서 표시 영역의 단면 구조를 나타내는 도면이다. 여기서, 표시 영역(DA)의 단면 구조는 도 17에 한정되지 않는 것에 주의하여야 한다. 도 17에서, TFT는 픽셀 회로의 구동 소자(DT)를 나타낸다. 상세하게,‘TFT1'은 표시 영역(DA)에 배치된 LTPS TFT들 중 하나인 제1 TFT이고, 'TFT2'는 표시 영역(DA)에 배치된 Oxide TFT들 중 하나인 제2 TFT이다.FIG. 17 is a diagram showing a cross-sectional structure of a display area in a display device according to an embodiment of the present invention. Here, it should be noted that the cross-sectional structure of the display area DA is not limited to FIG. 17. In Figure 17, TFT represents the driving element (DT) of the pixel circuit. In detail, ‘TFT1’ is the first TFT, which is one of the LTPS TFTs arranged in the display area DA, and ‘TFT2’ is the second TFT, which is one of the oxide TFTs arranged in the display area DA.
도 17을 참조하면, 표시패널(100)의 표시 영역(DA)에는 복수의 서브 픽셀 회로들과, 이 픽셀 회로들에 연결된 배선들이 배치된다. 여기서, 표시 영역(DA)의 픽셀 회로들은, 적색 발광 소자를 구동하는 적색 서브 픽셀의 픽셀 회로, 녹색 발광 소자를 구동하는 녹색 서브 픽셀의 픽셀 회로, 및 청색 발광 소자를 구동하는 청색 서브 픽셀의 픽셀 회로를 포함한다. 그리고, 표시 영역(DA)내에서 표시패널(100)의 X축 방향을 따라 복수의 회로 영역들로 분리된다. Referring to FIG. 17, a plurality of subpixel circuits and wires connected to the pixel circuits are disposed in the display area DA of the
상기 기판(PI)은 제1 및 제2 기판(PI1, PI2)을 포함할 수 있다. 그리고, 제1 기판(PI1)과 제2 기판(PI2) 사이에 무기막(IPD)이 형성될 수 있다. 이때, 상기 무기막(IPD)은 수분 침투를 차단한다. 여기서, 상기 기판(PI)은 폴리이미드(Polyimide)로 형성될 수 있기에 PI 기판이라 불릴 수 있고, 상기 제1 및 제2 기판(PI1, PI2)은 제1 및 제2 PI 기판으로 불릴 수 있다.The substrate PI may include first and second substrates PI1 and PI2. Additionally, an inorganic layer (IPD) may be formed between the first substrate (PI1) and the second substrate (PI2). At this time, the inorganic membrane (IPD) blocks moisture penetration. Here, the substrate (PI) may be formed of polyimide and thus may be called a PI substrate, and the first and second substrates (PI1 and PI2) may be called first and second PI substrates.
제1 버퍼층(BUF1)은 제2 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1)은 산화막(SiO2)과 질화막(SINx)이 둘 이상 적층된 다층의 절연막으로 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 반도체층이 형성된다. 제1 반도체층은 포토리소그래피(Photolithography) 공정에서 패터닝되는 폴리 실리콘 반도체층을 포함할 수 있다. 제1 반도체층은 제1 TFT(TFT1)에서 반도체 채널을 형성하는 폴리 실리콘 액티브 패턴(ACT1)을 포함할 수 있다.The first buffer layer BUF1 may be formed on the second substrate PI2. The first buffer layer BUF1 may be formed as a multi-layer insulating film in which two or more oxide films (SiO2) and nitride films (SINx) are stacked. A first semiconductor layer is formed on the first buffer layer BUF1. The first semiconductor layer may include a polysilicon semiconductor layer patterned in a photolithography process. The first semiconductor layer may include a polysilicon active pattern (ACT1) forming a semiconductor channel in the first TFT (TFT1).
제1 게이트 절연층(GI1)이 제1 반도체층의 액티브 패턴(ACT1)을 덮도록 제1 버퍼층(BUF1) 상에 증착된다. 제1 게이트 절연층(GI1)은 무기 절연재료층을 포함한다. 제1 금속층이 제1 게이트 절연층(GI1) 상에 형성된다. 제1 금속층은 제1 게이트 절연층(GI1)에 의해 제1 반도체층으로부터 절연된다. The first gate insulating layer GI1 is deposited on the first buffer layer BUF1 to cover the active pattern ACT1 of the first semiconductor layer. The first gate insulating layer GI1 includes an inorganic insulating material layer. A first metal layer is formed on the first gate insulating layer GI1. The first metal layer is insulated from the first semiconductor layer by the first gate insulating layer GI1.
제1 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제1 금속층은 제1 TFT(TFT1)의 게이트 전극(GE1)과, 제2 TFT(TFT 2) 아래의 광 쉴드 패턴(BSM)을 포함할 수 있다. The first metal layer includes a single layer of metal patterned in a photolithography process or metal patterns in which two or more metal layers are stacked. The first metal layer may include a gate electrode (GE1) of the first TFT (TFT1) and a light shield pattern (BSM) under the second TFT (TFT 2).
제1 층간 절연층(ILD1)이 제1 금속층의 패턴들을 덮도록 제1 게이트 절연층(GI1) 상에 형성된다. 제1 층간 절연층(ILD1)은 무기 절연재료를 포함한다. 제1 층간 절연층(ILD1) 상에 제2 버퍼층(BUF2)이 형성된다. 제2 버퍼층(BUF2)은 단층 또는 복층의 무기 절연 재료를 포함한다. A first interlayer insulating layer (ILD1) is formed on the first gate insulating layer (GI1) to cover the patterns of the first metal layer. The first interlayer insulating layer ILD1 includes an inorganic insulating material. A second buffer layer (BUF2) is formed on the first interlayer insulating layer (ILD1). The second buffer layer BUF2 includes a single or double layer of inorganic insulating material.
제2 반도체층은 제2 TFT(TFT2)에서 반도체 채널을 형성하는 산화물 반도체 패턴(ACT2)을 포함한다. 제2 게이트 절연층(GI2)은 제2 반도체층의 액티브 패턴(ACT2)을 덮도록 제2 버퍼층(BUF2) 상에 증착된다. 제2 게이트 절연층(GI2)은 단층 또는 복층의 무기 절연재료를 포함한다. 제2 금속층이 제2 게이트 절연층(GI2) 상에 형성된다. 제2 금속층은 제2 게이트 절연층(GI2)에 의해 제2 반도체층으로부터 절연된다. The second semiconductor layer includes an oxide semiconductor pattern (ACT2) forming a semiconductor channel in the second TFT (TFT2). The second gate insulating layer GI2 is deposited on the second buffer layer BUF2 to cover the active pattern ACT2 of the second semiconductor layer. The second gate insulating layer GI2 includes a single or double layer of inorganic insulating material. A second metal layer is formed on the second gate insulating layer GI2. The second metal layer is insulated from the second semiconductor layer by the second gate insulating layer GI2.
제2 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제2 금속층은 제2 TFT(TFT2)의 게이트 전극(GE2)과, 하부 커패시터 전극(CE1)을 포함한다. The second metal layer includes a single layer of metal patterned in a photolithography process or metal patterns in which two or more metal layers are stacked. The second metal layer includes the gate electrode (GE2) of the second TFT (TFT2) and the lower capacitor electrode (CE1).
제2 층간 절연층(ILD2)이 제2 금속층의 패턴들을 덮도록 제2 게이트 절연층(GI2) 상에 형성된다. 제2 층간 절연층(ILD2)은 단층 또는 복층의 무기 절연재료를 포함한다. 제3 금속층이 제2 층간 절연층(ILD2) 상에 형성된다. 제3 금속층은 제2 층간 절연층(ILD2)에 의해 제2 금속층으로부터 절연된다.A second interlayer insulating layer (ILD2) is formed on the second gate insulating layer (GI2) to cover the patterns of the second metal layer. The second interlayer insulating layer (ILD2) includes a single or double layer of inorganic insulating material. A third metal layer is formed on the second interlayer insulating layer (ILD2). The third metal layer is insulated from the second metal layer by the second interlayer insulating layer (ILD2).
제3 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제3 금속층은 상부 커패시터 전극(CE2)을 포함한다. 픽셀 회로의 커패시터(Cst)는 상부 커패시터 전극(CE2), 하부 커패시터 전극(CE1), 및 그 사이의 유전체층 즉, 제2 층간 절연층(ILD2)으로 이루어진다. The third metal layer includes a single layer of metal patterned in a photolithography process or metal patterns in which two or more metal layers are stacked. The third metal layer includes an upper capacitor electrode (CE2). The capacitor Cst of the pixel circuit consists of an upper capacitor electrode CE2, a lower capacitor electrode CE1, and a dielectric layer between them, that is, a second interlayer insulating layer ILD2.
제2 층간 절연층(ILD2) 상에 제3 금속층의 패턴들을 덮는 제3 층간 절연층(ILD3)이 형성된다. 제3 층간 절연층(ILD3)은 단층 또는 복층의 무기 절연재료를 포함한다. 제4 금속층이 제3 층간 절연층(ILD3) 상에 형성된다. 제4 금속층은 제2 게이트 절연층(GI2)에 의해 제2 반도체층으로부터 절연된다. A third interlayer insulating layer (ILD3) is formed on the second interlayer insulating layer (ILD2) to cover the patterns of the third metal layer. The third interlayer insulating layer (ILD3) includes a single or double layer of inorganic insulating material. A fourth metal layer is formed on the third interlayer insulating layer (ILD3). The fourth metal layer is insulated from the second semiconductor layer by the second gate insulating layer GI2.
제4 금속층(SD1)은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제4 금속층은 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12), 및 제2 TFT(TFT2)의 제1 및 제2 전극들(E21, E22)을 포함한다. 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12)은 절연층들(GI1, ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제1 콘택홀을 통해 제1 액티브 패턴(ACT1)에 연결된다. 제2 TFT(TFT2)의 제1 및 제2 전극들(E21, E22)은 절연층들(GI2, ILD2, ILD3)을 관통하는 제2 콘택홀을 통해 제2 액티브 패턴(ACT2)에 연결된다. 제2 TFT(TFT2)의 제1 전극(E21)은 절연층들(ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제3 콘택홀을 통해 광 쉴드 패턴(BSM)에 연결될 수 있다. 여기서, 제4 금속층의 금속 패턴들(E11~E22)에는 전압차가 큰 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하는 전압들로 인하여 강도가 큰 전계가 발생될 수 있다. The fourth metal layer SD1 includes metal patterns in which a single metal layer or two or more metal layers are stacked, patterned in a photolithography process. The fourth metal layer includes the first and second electrodes E11 and E12 of the first TFT (TFT1) and the first and second electrodes E21 and E22 of the second TFT (TFT2). The first and second electrodes E11 and E12 of the first TFT (TFT1) form a first active pattern ( Connected to ACT1). The first and second electrodes E21 and E22 of the second TFT (TFT2) are connected to the second active pattern (ACT2) through the second contact hole penetrating the insulating layers (GI2, ILD2, ILD3). The first electrode E21 of the second TFT (TFT2) may be connected to the optical shield pattern (BSM) through a third contact hole penetrating the insulating layers (ILD1, BUF2, GI2, ILD2, ILD3). Here, a high-intensity electric field may be generated in the metal patterns E11 to E22 of the fourth metal layer due to voltages swinging between the gate-on voltage and the gate-off voltage with a large voltage difference.
제1 평탄화층(PLN1)은 제4 금속층의 패턴들(E11~E22)을 덮는다. 제1 평탄화층(PLN1)은 유기 절연재료로 회로층(12)의 표시 영역(DA)을 두껍게 덮는다. 제1 평탄화층(PLN)이 회로층(12) 상에서 도포될 때 유기 절연재료가 표시패널(100)의 가장자리로 흘러 베젤 영역(BZ)에서 회로층(12)의 측면을 덮는다. The first planarization layer (PLN1) covers the patterns (E11 to E22) of the fourth metal layer. The first planarization layer (PLN1) is an organic insulating material that thickly covers the display area (DA) of the circuit layer (12). When the first planarization layer (PLN) is applied on the
제5 금속층이 제1 평탄화층(PLN1) 상에 형성된다. 제5 금속층은 제1 평탄화층(PLN1)에 의해 제4 금속층로부터 절연된다. 제5 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제5 금속층은 발광 소자(EL)를 제2 TFT(TFT2)에 연결하는 금속 패턴(SD2)을 포함한다. 금속 패턴(SD2)은 제1 평탄화층(PLN1)을 관통하는 제4 콘택홀을 통해 제2 TFT(TFT2)의 제2 전극(E22)에 연결된다.A fifth metal layer is formed on the first planarization layer (PLN1). The fifth metal layer is insulated from the fourth metal layer by the first planarization layer (PLN1). The fifth metal layer includes a single layer of metal patterned in a photolithography process or metal patterns in which two or more metal layers are stacked. The fifth metal layer includes a metal pattern (SD2) connecting the light emitting element (EL) to the second TFT (TFT2). The metal pattern SD2 is connected to the second electrode E22 of the second TFT TFT2 through the fourth contact hole penetrating the first planarization layer PLN1.
제2 평탄화층(PLN2)이 제5 금속층의 금속 패턴들을 덮도록 제1 평탄화층(PLN1) 상에 형성된다. 제2 평탄화층(PLN2)은 유기 절연재료로 회로층(12)의 표시 영역(DA)을 두껍게 덮는다. 제2 평탄화층(PLN2) 상에 제6 금속층이 형성된다. 제2 평탄화층(PLN2)는 제6 금속층이 형성되는 표면을 평탄하게 한다. The second planarization layer (PLN2) is formed on the first planarization layer (PLN1) to cover the metal patterns of the fifth metal layer. The second planarization layer (PLN2) is an organic insulating material that thickly covers the display area (DA) of the circuit layer (12). A sixth metal layer is formed on the second planarization layer (PLN2). The second planarization layer (PLN2) flattens the surface on which the sixth metal layer is formed.
제6 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제6 금속층의 패턴은 발광 소자(EL)의 애노드 전극(AND)을 포함한다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 제5 콘택홀을 통해 픽셀 회로들의 제2 TFT(TFT2)에 연결된 금속 패턴(SD2)에 접촉된다.The sixth metal layer includes metal patterns in which a single metal layer or two or more metal layers are patterned in a photolithography process. The pattern of the sixth metal layer includes the anode electrode (AND) of the light emitting element (EL). The anode electrode AND is in contact with the metal pattern SD2 connected to the second TFT TFT2 of the pixel circuits through the fifth contact hole penetrating the second planarization layer PLN2.
발광 소자층(14)에서, 뱅크(BNK)가 애노드 전극(AND)의 가장자리를 덮도록 제2 평탄화층(PLN2) 상에 형성된다. 이때, 뱅크(BNK)는 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 구분하는 패턴으로 형성된다. 그에 따라, 상기 뱅크(BNK)는 픽셀 정의막이라 불릴 수 있다. 뱅크(BNK)는 감광성을 가지는 유기 절연재료를 포함하여 포토리소그래피 공정에서 패터닝될 수 있다. 그리고, 뱅크(BNK) 상에는 소정 높이의 스페이서(SPC) 가 형성될 수 있다. 이때, 뱅크(BNK)와 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 그리고, 스페이서(SPC)는 유기 화합물로 형성되는 발광 소자(EL)의 증착 공정에서 FMM(Fine Metal Mask)가 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보케 한다. In the light emitting
발광 소자(EL)의 캐소드 전극(CAT)으로 이용되는 제7 금속층이 뱅크(BNK)와 유기 화합물층으로 구현되는 발광 소자(EL) 상에 형성된다. 제7 금속층은 표시 영역(DA)에서 서브 픽셀들 간에 연결된다. A seventh metal layer used as a cathode electrode (CAT) of the light emitting device (EL) is formed on the light emitting device (EL) implemented with a bank (BNK) and an organic compound layer. The seventh metal layer is connected between subpixels in the display area DA.
봉지층(16)은 발광 소자(EL)의 캐소드 전극(CAT)을 덮는 다중 절연층을 포함한다. 다중 절연층은 캐소드 전극(CAT)을 덮는 제1 무기 절연층(PAS1), 제1 무기 절연층(PAS1)을 덮는 두꺼운 유기 절연층(PCL), 및 유기 절연층(PCL)을 덮는 제2 무기 절연층(PAS2)을 포함한다. The
터치 센서층(18)은 제2 무기 절연층(PAS2)을 덮는 제3 버퍼층(BUF3), 제3 버퍼층(BUF3) 상에 형성되는 센서 전극 배선(TE1~TE3), 및 센서 전극 배선(TE1~TE3)을 덮는 유기 절연층(PAC)을 포함한다.The
도 18은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제1 실시예에 따른 돌출 패턴을 나타내는 도면이다. FIG. 18 is a diagram illustrating a protruding pattern according to a first embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
도 18을 참조하면, 돌출 패턴(300)은 배선(200)을 덮도록 배치되는 평탄화층(PLN) 상에 돌출되게 형성될 수 있으며, 복수 개가 동일간 간격(D1)으로 상호 이격되게 배치될 수 있다. 그리고, 돌출 패턴(300)은 사다리꼴 형상의 단면을 갖도록 형성될 수 있다. 여기서, 벤딩 영역(BA)영역에 배치되는 평탄화층(PLN)은 표시 영역(DA)의 제1 평탄화층(PLN1)과 동일층에 형성됨으로써, 벤딩 영역(BA)의 평탄화층(PLN)을 형성하기 위한 별도의 추가 공정을 수행하지 않아도 되기 때문에, 제작 공정을 단순화할 수 있다. 배선(200) 또한 표시영역(DA)의 제4 금속층을 형성하는 공정상에서 함께 형성될 수 있기 때문에, 제작 공정을 단순화할 수 있다. Referring to FIG. 18, the protruding
또한, 돌출 패턴(300)은 유기 절연 재질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 예컨데, 돌출 패턴(300)은 무기 절연 재질로 형성될 수도 있다. 다만, 표시 영역(DA)에서의 증착 등을 통한 적층 구조 상에서 각 층이 구현하는 Z 방향으로의 두께를 고려하여, 돌출 패턴(300)은 Z 방향으로 소정의 높이를 갖도록 유기 절연 재질로 형성되는 것이 바람직하다. Additionally, the protruding
상세하게, 상기 돌출 패턴(300)은 뱅크(BNK) 또는 스페이서(SPC) 중 적어도 어느 하나로 형성될 수 있다. 그리고, 표시 영역(DA)에 뱅크(BNK) 또는 스페이서(SPC)를 형성하는 동일한 증착 공정 상에서 상기 돌출 패턴(300)은 Z 방향으로 소정의 높이를 갖도록 구현되게 유기 절연 재질로 형성될 수 있다. 여기서, 뱅크(BNK)는 폴리이미드(polyimide) 수지, 아크릴(acryl) 수지 또는 벤조사이클로부텐(benzocyclobutene) 수지로 이루어질 수 있으나, 이에 제한되지 않는다. 또한, 스페이서(SPC)는 폴리이미드(polyimide), 포토아크릴(photo acryl), 에폭시(epoxy)계 수지, 실록산(siloxane)계 수지 및 벤조사이클로뷰텐(BCB; BenzoCycloButene) 중 하나로 형성될 수 있다. In detail, the protruding
한편, 상기 돌출 패턴(300)은 뱅크(BNK) 또는 스페이서(SPC) 상에 배치되는 마이크로 커버층(MCL)을 더 포함할 수도 있다. 예컨대, 상기 돌출 패턴(300)은 뱅크(BNK) 및 뱅크(BNK) 상에 배치되는 마이크로 커버층(MCL), 또는 스페이서(SPC) 및 스페이서(SPC) 상에 배치되는 마이크로 커버층(MCL), 또는 뱅크(BNK), 스페이서(SPC), 및 스페이서(SPC) 상에 배치되는 마이크로 커버층(MCL)으로 형성될 수 있다. Meanwhile, the protruding
또한, 돌출 패턴(300)은 제1 돌출 패턴(300a)과 제2 돌출 패턴(300b)을 포함할 수 있다. 여기서, 상기 제1 돌출 패턴(300a)과 제2 돌출 패턴(300b)은 무기 절연층(PAS)과의 중첩 여부 또는 배치 위치를 통해 구별될 수 있다.Additionally, the protruding
또한, 제1 돌출 패턴(300a)과 제2 돌출 패턴(300b)은 동일한 간격(D)으로 배치될 수 있다. Additionally, the first
제1 돌출 패턴(300a)은 무기 절연층(PAS)과 Z 방향으로 오버랩될 수 있다. 또한, 제1 돌출 패턴(300a)은 표시 영역(DA) 및 FPC와 인접하게 배치될 수 있다.The first
또한, 제1 돌출 패턴(300a)은 기판(PI)을 기준으로 제2 돌출 패턴(300b)보다 높게 형성될 수 있다. 그에 따라, 마스트 등에 제2 돌출 패턴(300b) 패턴보다 제1 돌출 패턴(300a)이 먼저 접촉될 수 있다. 그리고, 제1 돌출 패턴(300a)에 인가된 하중 중 수직 하중은 무기 절연층(PAS)을 통해 완화될 수 있다. Additionally, the first
제2 돌출 패턴(300b)은 무기 절연층(PAS)과 Z 방향으로 비오버랩될 수 있다. 또한, 제2 돌출 패턴(300b)은 Y 방향을 기준으로 제1 돌출 패턴(300a) 사이에 배치될 수 있다. The second
또한, 제2 돌출 패턴(300b)은 기판(PI)을 기준으로 제1 돌출 패턴(300a)보다 낮게 형성될 수 있다. Additionally, the second
도 19는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제1 실시예에 따른 돌출 패턴의 변형예를 나타내는 도면이다. FIG. 19 is a diagram illustrating a modified example of a protrusion pattern according to the first embodiment disposed in a bending area of a display device according to an embodiment of the present invention.
제1 돌출 패턴(300a)과 제2 돌출 패턴(300b)은 차등 간격으로 상호 이격되게 배치될 수 있다. The first
도 19를 참조하면, 복수 개의 제2 돌출 패턴(300b) 중 일부는 Y 방향을 기준으로 중앙에 밀집된 배치를 갖도록 형성될 수 있다. 즉, 복수 개의 제2 돌출 패턴(300b) 중 일부는 Y 방향을 기준으로 중앙에 밀집되게 배치될 수 있다. Referring to FIG. 19, some of the plurality of second
제2 돌출 패턴(300b)은 제1 돌출 패턴(300a)과 인접하게 배치되거나 또는 FBC와 인접하게 배치되는 제2-1 돌출 패턴(300b-1), 및 제2-1 돌출 패턴(300b-1) 사이에 배치되는 제2-2 돌출 패턴(300b-2)을 포함할 수 있다. The second
제2-1 돌출 패턴(300b-1)과 제2-2 돌출 패턴(300b-2)은 제1 간격(D1)으로 이격되게 배치될 수 있다. 그리고, 제2-2 돌출 패턴(300b)들은 제2 간격(D2)으로 이격되게 배치될 수 있다. 이때, 상기 제1 간격(D1)은 제2 간격(D2)보다 크게 형성되어, 복수 개의 제2 돌출 패턴(300b) 중 일부가 중앙에 밀집되게 배치될 수 있다. 그에 따라, 밀집되게 배치되는 복수 개의 제2 돌출 패턴(300b)을 통해 외력의 영향성을 제어할 수 있다. The 2-
도 20은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제2 실시예에 따른 돌출 패턴을 나타내는 도면이고, 도 21은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제3 실시예에 따른 돌출 패턴을 나타내는 도면이다. FIG. 20 is a diagram showing a protruding pattern according to a second embodiment disposed in a bending area of a display device according to an embodiment of the present invention, and FIG. 21 is a diagram showing a protruding pattern disposed in a bending area of a display device according to an embodiment of the present invention. This is a diagram showing a protrusion pattern according to the third embodiment.
도 20을 참조하면, 돌출 패턴(300)은 평탄화층(PLN) 상에 형성된 뱅크(BNK)만으로 형성될 수 있다. Referring to FIG. 20, the protruding
도 21을 참조하면, 돌출 패턴(300)은 평탄화층(PLN) 상에 형성된 스페이서(SPC)만으로 형성될 수 있다. Referring to FIG. 21, the protruding
이때, 상기 기판(PI)을 기준으로 스페이서(SPC)만으로 형성된 돌출 패턴(300)의 돌출 높이는 뱅크(BNK)만으로 형성된 돌출 패턴(300)의 돌출 높이보다 크게 형성될 수 있다. 즉, 벤딩 영역(BA)에 배치되는 돌출 패턴(300)의 돌출 높이의 요구 사향에 따라, 돌출 패턴(300)은 뱅크(BNK) 또는 스페이서(SPC)만으로 형성될 수 있다. At this time, the protruding height of the
도 22는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제4 실시예에 따른 돌출 패턴을 나타내는 도면이고, 도 23은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 제5 실시예에 따른 돌출 패턴을 나타내는 도면이다. FIG. 22 is a diagram showing a protruding pattern according to a fourth embodiment disposed in a bending area of a display device according to an embodiment of the present invention, and FIG. 23 is a diagram showing a protruding pattern disposed in a bending area of a display device according to an embodiment of the present invention. This is a diagram showing a protrusion pattern according to the fifth embodiment.
도 22를 참조하면, 제1 돌출 패턴(300a)은 평탄화층(PLN) 상에 배치되는 뱅크(BNK), 및 뱅크(BNK) 상에 배치되는 스페이서(SPC)로 형성될 수 있다. 그리고, 제2 돌출 패턴(300b)은 뱅크(BNK)만으로 형성될 수 있으며, 뱅크(BNK)와 스페이서(SPC)로 이루어진 제2 돌출 패턴(300b)보다 낮은 돌출 높이로 형성될 수 있다. 그에 따라, 뱅크(BNK)만으로 형성된 제2 돌출 패턴(300b)의 경우, 외력의 영향성을 더욱 감소시킬 수 있다. Referring to FIG. 22 , the
도 23을 참조하면, 외력의 영향성을 고려하여, 제1 돌출 패턴(300a)은 평탄화층(PLN) 상에 배치되는 뱅크(BNK)만으로 형성될 수 있고, 제2 돌출 패턴(300b)은 평탄화층(PLN) 상에 배치되는 뱅크(BNK), 및 뱅크(BNK) 상에 배치되는 스페이서(SPC)로 형성될 수 있다. 이때, 기판(PI)을 기준으로 제2 돌출 패턴(300b)의 돌출 높이는 제1 돌출 패턴(300a)의 돌출 높이보다 크게 형성될 수 있다. Referring to FIG. 23, in consideration of the influence of external force, the first
나아가, 뱅크(BNK)와 스페이서(SPC)로 형성된 제2 돌출 패턴(300b)은 벤딩 영역(BA)의 중앙에 밀집되게 배치되어, 외력의 영향성을 제어할 수도 있다. Furthermore, the second
도 24는 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 배치되는 표시 패널의 변형예를 나타내는 도면이다. FIG. 24 is a diagram illustrating a modified example of a display panel disposed in a bending area of a display device according to an embodiment of the present invention.
도 18에 도시된 벤딩 영역(BA)과 도 24에 도시된 벤딩 영역(BA)을 비교해 볼 때, 도 24에 도시된 벤딩 영역(BA)에 배치된 표시 패널(100)은 이중 배선 구조로 형성된다는 점에서 도 18에 도시된 벤딩 영역(BA)의 표시 패널(100)과 차이가 있다.When comparing the bending area BA shown in FIG. 18 with the bending area BA shown in FIG. 24, the
도 24를 참조하면, 벤딩 영역(BA)의 표시 패널(100)은 기판(PI), 기판(PI) 상에 배치되는 배선(200), 배선(200) 상에 배치되는 제1 평탄화층(PLN1), 제1 평탄화층(PLN1) 상에 배치되는 이중 배선(400), 및 이중 배선 상에 배치되는 제2 평탄화층(PLN2)을 포함할 수 있다. 여기서, 이중 배선(400)은 콘택홀(Contact hole)을 통해 배선(200)과 전기적으로 연결될 수 있으며, 배선(200)과 오버랩되게 배치될 수 있다. 그리고, 상기 이중 배선(400)은 점핑 배선이라 불릴 수 있다. Referring to FIG. 24, the
그리고, 돌출 패턴(300)은 제2 평탄화층(PLN2) 상에 돌출되게 형성될 수 있다. Additionally, the protruding
상기 이중 배선(400)은 배선(200)의 상부에 배치되어, 배선(200)으로 크랙이 전개되는 것을 방지할 수 있다. 또한, 이중 배선(400)은 표시 패널(100) 상에 듀얼 링크(dual link) 구조를 구현함으로써, 배선(200)이 단선되더라도 이중 배선(400)을 통해 신호 등이 전달될 수 있다. The
도 25 및 도 26은 본 발명의 일 실시예에 따른 표시 장치의 벤딩 영역에 적용 가능한 다양한 돌출 패턴의 배치 관계를 나타내는 평면도로서, 도 25는 X 방향으로 상호 이격되게 벤딩 영역에 배치되는 복수의 돌출 패턴을 나타내는 도면이고, 도 26은 Y 방향을 따라 벤딩 영역에 배치되는 복수의 돌출 패턴을 나타내는 도면이다. FIGS. 25 and 26 are plan views showing the arrangement relationships of various protrusion patterns applicable to the bending area of a display device according to an embodiment of the present invention. FIG. 25 shows a plurality of protrusions arranged in the bending area to be spaced apart from each other in the X direction. This is a diagram showing a pattern, and Figure 26 is a diagram showing a plurality of protruding patterns arranged in a bending area along the Y direction.
도 25를 참조하면, 아일랜드 형태로 형성된 돌출 패턴(300)은 X 방향 및 Y 방향으로 상호 이격되게 복수 개가 배치될 수 있다. 상세하게, 도 25에 도시된 돌출 패턴(300)은 도 13에 도시된 돌출 패턴(300)과 달리 X 방향으로 상호 이격되게 복수 개가 배치된다.Referring to FIG. 25, a plurality of protruding
도 26을 참조하면, 돌출 패턴(300)은 Y 방향으로 긴 직사각형 형상으로 형성될 수 있으며, X 방향으로 상호 이격되게 배치될 수 있다. 그에 따라, 돌출 패턴(300)은 벤딩 영역(BA)에서 배선(200)과 평행하게 배치될 수 있다.Referring to FIG. 26, the protruding
따라서, 상기 배선(200)과 평행하게 배치되는 돌출 패턴(300)에 의해 배선(200)과 돌출 패턴(300)의 오버랩되는 구간은 증가할 수 있다. Accordingly, the overlapping section between the
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.Since the contents of the specification described in the problem to be solved, the means to solve the problem, and the effect described above do not specify the essential features of the claim, the scope of the claim is not limited by the matters described in the content of the specification.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the technical spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but are for illustrative purposes, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. The scope of protection of the present invention should be interpreted in accordance with the claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of the present invention.
100: 표시 패널
200: 배선
300: 돌출 패턴
300a: 제1 돌출 패턴 300b: 제2 돌출 패턴
400: 이중 배선
BNK: 뱅크
PAS: 무기 절연층
PLN: 평탄화층
PLN1: 제1 평탄화층 PLN2: 제2 평탄화층
SPC: 스페이서100: display panel
200: Wiring
300: Extrusion pattern
300a:
400: Dual wiring
BNK: bank
PAS: Inorganic insulating layer
PLN: planarization layer
PLN1: first planarization layer PLN2: second planarization layer
SPC: Spacer
Claims (20)
상기 표시 패널에 형성된 배선들; 및
상기 비표시 영역의 벤딩 영역에 돌출되게 형성된 돌출 패턴을 포함하고,
상기 돌출 패턴은 상기 배선의 일부 영역과 오버랩되게 배치되는 표시 장치. a display panel including a display area and a non-display area extending from the display area;
Wires formed on the display panel; and
and a protruding pattern formed to protrude in a bending area of the non-display area,
A display device wherein the protruding pattern overlaps a portion of the wiring.
상기 돌출 패턴은 유기 절연 재질로 형성되는 표시 장치.According to paragraph 1,
A display device in which the protruding pattern is formed of an organic insulating material.
상기 돌출 패턴은 뱅크 및 스페이서 중 적어도 어느 하나로 형성되는 표시 장치.According to paragraph 2,
A display device wherein the protruding pattern is formed of at least one of a bank and a spacer.
상기 돌출 패턴은 마이크로 커버층을 더 포함하며,
상기 마이크로 커버층은 상기 뱅크의 상부 또는 상기 스페이서의 상부에 배치되는 표시 장치.According to paragraph 3,
The protruding pattern further includes a micro cover layer,
The display device wherein the micro cover layer is disposed on an upper part of the bank or an upper part of the spacer.
상기 돌출 패턴은 제1 돌출 패턴과 제2 돌출 패턴을 포함하며,
상기 제1 돌출 패턴은 상기 벤딩 영역의 표시 패널에 배치되는 무기 절연층과 오버랩되는 표시 장치.According to paragraph 2,
The protrusion pattern includes a first protrusion pattern and a second protrusion pattern,
The first protruding pattern overlaps an inorganic insulating layer disposed on the display panel in the bending area.
상기 제1 돌출 패턴과 제2 돌출 패턴 각각은,
뱅크, 및 상기 뱅크 상에 배치되는 스페이서를 포함하고,
상기 뱅크는 상기 표시 패널의 벤딩 영역에 배치되는 평탄화층 상에 배치되는 표시 장치.According to clause 5,
Each of the first protrusion pattern and the second protrusion pattern,
Comprising a bank and a spacer disposed on the bank,
The bank is disposed on a planarization layer disposed in a bending area of the display panel.
상기 제1 돌출 패턴의 돌출 높이는 상기 제2 돌출 패턴의 돌출 높이보다 큰 표시 장치. According to clause 6,
A display device with a protrusion height of the first protrusion pattern greater than a protrusion height of the second protrusion pattern.
복수 개의 상기 제2 돌출 배턴 중 일부는 중앙에 밀집되게 배치되는 표시 장치. According to clause 6,
A display device in which some of the plurality of second protruding batons are densely arranged in the center.
상기 제1 돌출 패턴과 제2 돌출 패턴 각각은 뱅크 또는 스페이서만으로 형성되는 표시 장치. According to clause 5,
A display device in which each of the first and second protruding patterns is formed only by a bank or a spacer.
상기 스페이서만으로 형성된 제1 돌출 패턴의 돌출 높이는 상기 뱅크만으로 형성된 제1 돌출 패턴의 돌출 높이보다 큰 표시 장치. According to clause 9,
A display device in which a protrusion height of the first protrusion pattern formed only by the spacer is greater than a protrusion height of the first protrusion pattern formed only by the bank.
상기 제1 돌출 패턴은 뱅크, 및 상기 뱅크 상에 배치되는 스페이서를 포함하고,
상기 제2 돌출 패턴은 뱅크만으로 형성되는 표시 장치. According to clause 5,
The first protrusion pattern includes a bank and a spacer disposed on the bank,
A display device in which the second protruding pattern is formed only of banks.
상기 제2 돌출 패턴은 뱅크, 및 상기 뱅크 상에 배치되는 스페이서를 포함하고,
상기 제1 돌출 패턴은 뱅크만으로 형성되며,
상기 제2 돌출 패턴의 돌출 높이는 상기 제1 돌출 패턴의 돌출 높이보다 큰 표시 장치. According to clause 5,
The second protrusion pattern includes a bank and a spacer disposed on the bank,
The first protruding pattern is formed only by banks,
A display device with a protrusion height of the second protrusion pattern greater than a protrusion height of the first protrusion pattern.
상기 벤딩 영역의 표시 패널은
기판,
상기 기판 상에 배치되는 상기 배선,
상기 배선 상에 배치되는 제1 평탄화층,
상기 제1 평탄화층 상에 배치되는 이중 배선, 및
상기 이중 배선 상에 배치되는 제2 평탄화층을 포함하고,
콘택홀을 통해 상기 배선과 전기적으로 연결되는 상기 이중 배선은 상기 배선과 오버랩되게 배치되며,
상기 돌출 패턴은 제2 평탄화층 상에 돌출되게 형성되는 표시 장치.According to paragraph 1,
The display panel in the bending area is
Board,
the wiring disposed on the substrate,
A first planarization layer disposed on the wiring,
a double wiring disposed on the first planarization layer, and
It includes a second planarization layer disposed on the dual wiring,
The double wiring, which is electrically connected to the wiring through a contact hole, is arranged to overlap the wiring,
A display device in which the protruding pattern is formed to protrude on the second planarization layer.
상기 돌출 패턴은 상부의 폭보다 하부의 폭이 큰 사다리꼴 형상의 단면을 갖도록 형성되는 표시 장치.According to paragraph 1,
The display device wherein the protruding pattern is formed to have a trapezoidal cross-section with a lower width greater than an upper width.
상기 돌출 패턴은 상기 표시 패널의 폭 방향으로 연장되게 형성되고, 상기 표시 패널의 길이 방향으로 상호 이격되게 복수 개가 배치되는 표시 장치.According to paragraph 1,
A display device wherein the protruding patterns are formed to extend in the width direction of the display panel, and a plurality of the protruding patterns are arranged to be spaced apart from each other in the length direction of the display panel.
상기 돌출 패턴은 상기 표시 패널의 폭 방향 및 길이 방향으로 상호 이격되게 복수 개가 배치되는 표시 장치.According to paragraph 1,
A display device in which a plurality of the protruding patterns are arranged to be spaced apart from each other in the width and length directions of the display panel.
상기 돌출 패턴은 상기 배선과 평행하게 상기 표시 패널의 길이 방향으로 연장되게 형성되고, 상기 표시 패널의 폭 방향으로 상호 이격되게 복수 개가 배치되는 표시 장치. According to paragraph 1,
A display device wherein the protruding patterns are formed to extend in a longitudinal direction of the display panel in parallel with the wiring, and a plurality of the protruding patterns are arranged to be spaced apart from each other in the width direction of the display panel.
상기 배선들은 게이트 라인들 및 데이터 라인들을 포함하는 표시 장치.According to paragraph 1,
The display device wherein the wires include gate lines and data lines.
상기 돌출 패턴은 상기 표시 패널의 벤딩 영역 중 인장 응력이 작용하는 상기 배선의 상부에 배치되는 표시 장치.According to paragraph 1,
The display device wherein the protruding pattern is disposed on an upper portion of the wiring in a bending area of the display panel where tensile stress acts.
상기 표시 패널에 형성된 배선들; 및
상기 비표시 영역의 벤딩 영역에 돌출되게 형성된 돌출 패턴을 포함하고,
상기 배선의 일부 영역과 오버랩되게 배치되는 상기 돌출 패턴에 의해, 상기 벤딩 영역의 중립면은 상기 배선의 중심과 가깝게 위치하는 표시 장치.a display panel including a display area and a non-display area extending from the display area;
Wires formed on the display panel; and
and a protruding pattern formed to protrude in a bending area of the non-display area,
A display device wherein the neutral plane of the bending area is located close to the center of the wiring due to the protruding pattern disposed to overlap a portion of the wiring.
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