KR20240052400A - 기계식 비휘발성 메모리 장치 및 기계식 메모리 - Google Patents

기계식 비휘발성 메모리 장치 및 기계식 메모리 Download PDF

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KR20240052400A
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김태수
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이소영
이승준
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한국과학기술원
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Abstract

본 발명은 기계식 비휘발성 메모리 장치 및 기계식 메모리를 공개한다. 기계식 비휘발성 메모리 장치는 복수개의 비트라인에 연결된 컬럼 디코더; 복수개의 워드라인에 연결된 로우 디코더; 및 상기 복수개의 비트라인과 상기 복수개의 워드라인에 의해 선택되는 복수개의 기계식 메모리 셀;을 포함하고, 상기 복수개의 기계식 메모리 셀은 어드레싱된 메모리 셀에 전기적 신호가 인가되고, 어드레싱되지 않는 메모리 셀들은 전기적 상태가 접지로 형성되는 것을 특징으로 한다. 본 발명에 의할 경우, 기계식 비휘발성 메모리 어레이를 신뢰성이 있고 안정적으로 어드레싱 및 구성할 수 있게 된다. 또한, 기계식 메모리의 동작이 안정적으로 제어되어, 정전 구동, 전열 구동, 3전극 및 4전극 등 다양한 기계식 메모리에 범용적으로 적용될 수 있게 된다.

Description

기계식 비휘발성 메모리 장치 및 기계식 메모리{MECHANICAL NON-VOLATILE MEMORY DEVICE AND MECHANICAL MEMORY}
본 발명은 기계식 비휘발성 메모리 장치 및 기계식 메모리에 관한 것으로, 특히 어드레싱되지 않는 워드 라인의 게이트 전극들을 플로팅 상태가 아닌 접지 상태로 유지함으로써, 메모리 어레이를 신뢰성이 있고 안정적으로 어드레싱 및 구성할 수 있게 한 기계식 비휘발성 메모리 장치 및 기계식 메모리에 관한 것이다.
일반적으로, FPGA는 설계 가능한 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 회로이다.
그런데, FPGA 회로 중 SRAM을 기반으로 재구성 가능한 상호접속부(Reconfigurable Interconnects)는 SRAM의 누설 전류로 인하여 대기전력이 높은 문제점이 있었다.
또한, SRAM 뿐 아니라 통과 트랜지스터(Pass transistor) 및 버퍼 등의 추가적인 구성으로 인하여 집적도가 낮은 한계가 있었다.
이러한 문제점 및 한계를 극복하기 위하여, 최근에 비휘발성 메모리 중에서 저전력, 낮은 신호 지연 등의 장점을 가진 기계식 비휘발성 메모리가 차세대 메모리 반도체 기술로 주목받고 있다.
일반적인 기계식 비휘발성 메모리(NEMS)의 동작 원리는 다음과 같다.
도 1은 일반적인 기계식 비휘발성 메모리의 동작 원리를 설명하기 위한 3전극 기계식 비휘발성 메모리의 오프 상태(a) 및 온 상태(b)의 사시도이다.
도 1(b)에서 보는 바와 같이, 3전극 기계식 비휘발성 메모리의 게이트 전극에 전압을 인가하면, 게이트 전극과 소스 전극 사이에 정전기력(Electrostatic force, FE)이 발생한다.
만일, 정전기력이 빔(beam) 형상의 소스 전극의 기계적인 복원력보다 클 경우, 소스 전극의 일측 하부면이 드레인 전극의 상부면과 접촉한다.
이때, 소스 전극의 일측 하부면과 드레인 전극의 상부면의 접촉면 점착력이 소스 전극의 기계적인 복원력보다 크게 설계될 경우, 비휘발성 소자로서의 동작 구현이 가능하게 된다.
이와 같은 동작 원리를 가지는 기계식 비휘발성 메모리(NEMS)는 높은 점멸비(on/off ratio), 서브 임계 스윙(Subthreshold Swing), 낮은 접촉 저항으로 인한 신속한 연산 속도, 비휘발성 및 가혹한 외부 환경에서의 안정성 등의 장점을 가진다.
또한, 대기전력이 거의 '0'에 가깝기 때문에, 대기전력을 약 90 내지 94 % 절감할 수 있고, SRAM 및 버퍼를 사용하지 않고 반도체 제조의 후공정(Back End Of Line, BEOL)에 반도체 제조 공정의 신공법인 모노리틱 3D(Monolithic 3D, M3D) 집적을 사용하기 때문에 집적도를 최대 2배 정도 향상시킬 수 있게 된다.
도 2는 종래의 기계식 메모리 어레이 프로그래밍 방식에 따른 복수개의 메모리 셀의 일부 회로도이다.
도 3은 도 2에 도시된 복수개의 메모리 셀 중 일부의 구성도로서, 복수개의 메모리 셀은 복수개의 로우 라인과 복수개의 칼럼 라인으로 구획된다.
이해의 편의를 위하여 구획된 복수개의 메모리 셀은 소스 전극(S), 게이트 전극(G) 및 드레인 전극(D)의 단면도가 도시되어 있다.
도 4는 도 3에 도시된 복수개의 메모리 셀 중에서 복수개의 로우 라인 각각에 인가되는 게이트-소스간 전압(VGS)의 변화 대비 드레인-소스간 전류(IDS)의 변화에 대한 그래프이다.
도 2에서 보는 바와 같이, 종래의 기계식 메모리 어레이 프로그래밍 방식의 경우, 프로그래밍을 원하는 메모리의 WL(가로 전선)만 접지(Ground)되고, BL(세로 전선)에 입력(Input) 신호가 인가된다.
그런데, 이럴 경우 프로그래밍을 하지 않는 메모리의 WL은 전기적으로 불안정한 플로팅(floating) 상태가 된다.
그 결과, 프로그래밍하지 않는 메모리의 해당 메모리 셀들은 소스 전극이 플로팅되고, 게이트 전극에는 입력 신호가 가해진다.
이에 따라, 게이트 전극과 소스 전극의 전압차에 의해 그 동작이 결정되는 기계식 비휘발성 메모리의 특성상, 소스 전극이 플로팅 상태일 경우, 즉, 구성하지 않는 메모리 셀의 소스 전극이 전기적으로 불안정한 상태로 인하여, 의도하지 않은 메모리 셀이 오히려 프로그래밍되는 가능성이 존재한다.
이러한 상태는 결과적으로 메모리 어레이 전체의 동작을 안정적이고 신뢰성 있게 제어할 수 없게 되는 문제점을 초래하게 된다.
또한, 도 3에서 보는 바와 같이, 종래의 기계식 메모리 어레이 프로그래밍 방식의 경우, 프로그래밍하고자 하는 메모리 셀에만 소스 전극(S)에는 Vhold+Vselect 전압이 인가되고, 게이트 전극(G)에는 -Vselect 전압이 인가되어 소스 전극(S)과 게이트 전극(G) 사이에 Vhold+2Vselect 전압차가 형성된다.
그런데, 이럴 경우 도 4에서 보는 바와 같이, 나머지 메모리 셀들은 모두 메모리 동작전압 이하이기 때문에 동작하지 않게 되고, 항상 소스 전극(S)에 Vhold 전압이 인가되어 있기 때문에, 메모리 상태가 그대로 유지된다.
그 결과, 메모리 소자의 소스 전극(S)에 항상 Vhold 전압을 인가하여야 하며, 전압을 끊으면 메모리의 상태가 모두 초기화된다.
이에 따라, 비휘발성 메모리에 부적합한 프로그래밍이 되는 문제점을 초래하게 된다.
이와 같이, 종래 기술에 따른 기계식 메모리 어레이 프로그래밍 방식은 메모리 어레이의 워드 라인, 비트 라인에 전기적으로 안정된 신뢰성이 있는 전압을 인가하지 못함으로 인해, 메모리 어레이를 안정적이고 신뢰성 있게 어드레싱(Addressing) 및 구성(configuration)하지 못하는 한계가 있었다.
한국등록특허 제 10-0945403 호
본 발명의 목적은 기계식 비휘발성 메모리 중 어드레싱되는 워드 라인의 게이트 전극만 활성화시키고, 나머지 게이트 전극들은 플로팅 상태가 아닌 접지 상태를 유지하여 기계식 메모리의 동작을 신뢰적으로 제어할 수 있는 기계식 비휘발성 메모리 장치 및 기계식 메모리를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 기계식 비휘발성 메모리 장치는 복수개의 비트라인에 연결된 컬럼 디코더; 복수개의 워드라인에 연결된 로우 디코더; 및 상기 복수개의 비트라인과 상기 복수개의 워드라인에 의해 선택되는 복수개의 기계식 메모리 셀;을 포함하고, 상기 복수개의 기계식 메모리 셀은 어드레싱된 메모리 셀에 전기적 신호가 인가되고, 어드레싱되지 않는 메모리 셀들은 전기적 상태가 접지로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 기계식 메모리는 두 쌍의 세로 전선; 상기 두 쌍의 세로 전선과 직교하는 방향으로 배선된 한 쌍의 가로 전선; 상기 한 쌍의 가로 전선과 평행한 방향으로 배선된 전원라인; 상기 전원라인에 연결되어 전원을 공급받는 제1 드레인 전극; 상기 두 쌍의 세로 전선 중 접지라인에 연결되는 제2 드레인 전극; 입력 단자가 상기 두 쌍의 세로 전선 중 제1 및 제2 비트라인 각각과 상기 한 쌍의 가로 전선 중 워드라인에 연결되는 제1 및 제2 AND 게이트; 상기 제1 AND 게이트의 출력 단자가 연결되는 제1 게이트 전극; 상기 제2 AND 게이트의 출력 단자가 연결되는 제2 게이트 전극; 및 상기 제1 및 제2 게이트 전극에 인가되는 입력 신호의 여부에 따라 프로그램 동작 결과 또는 이레이즈 동작 결과를 출력하는 소스 전극;을 포함하고, 상기 워드 라인이 활성화될 경우 상기 입력 신호가 입력되고, 상기 워드 라인이 비활성화될 경우 상기 제1 및 제2 게이트 전극의 전기적 상태가 접지로 형성되는 것을 특징으로 한다.
기타 실시예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시예를 참조하면 명확해질 것이다.
그러나, 본 발명은 이하에서 개시되는 각 실시예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시예는 본 발명의 게시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.
본 발명에 의할 경우, 기계식 비휘발성 메모리 어레이를 신뢰성이 있고 안정적으로 어드레싱 및 구성할 수 있게 된다.
또한, 기계식 메모리의 동작이 안정적으로 제어되어, 정전 구동, 전열 구동, 3전극 및 4전극 등 다양한 기계식 메모리에 범용적으로 적용될 수 있게 된다.
도 1은 일반적인 기계식 비휘발성 메모리의 동작 원리를 설명하기 위한 3전극 기계식 비휘발성 메모리의 오프 상태(a) 및 온 상태(b)의 사시도이다.
도 2는 종래의 기계식 메모리 어레이 프로그래밍 방식에 따른 복수개의 메모리 셀의 일부 회로도이다.
도 3은 도 2에 도시된 복수개의 메모리 셀 중 일부의 구성도이다.
도 4는 도 3에 도시된 복수개의 메모리 셀 중에서 복수개의 로우 라인 각각에 인가되는 게이트-소스간 전압(VGS)의 변화 대비 드레인-소스간 전류(IDS)의 변화에 대한 그래프이다.
도 5는 본 발명의 제1 실시예에 따른 기계식 비휘발성 메모리 장치의 동작을 설명하기 위한 구성도이다.
도 6은 본 발명의 제2 실시예에 따른 기계식 메모리의 동작을 설명하기 위한 구성도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.
본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있다.
더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.
즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니다.
이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.
또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있다.
또한, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.
본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.
더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있다.
또한, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있다.
한편, 상기 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.
반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.
또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용된다.
하지만, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.
또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 한다.
또한, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니 된다.
더욱이, 본 발명의 명세서에서는, "…부", "…기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미한다.
이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.
본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.
또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.
도 5는 본 발명의 제1 실시예에 따른 기계식 비휘발성 메모리 장치의 동작을 설명하기 위한 구성도로서, 컬럼 디코더(Column Decoder)(100)와 로우 디코더(Row Decoder)(200), 복수개의 메모리 셀(300), 복수개의 패드(400), 복수개의 스캔 레지스터(Scan Register)(500)를 포함하고, 복수개의 패드(400)는 스캔 인 패드(Scan In pad)(410), 라이트 인에이블 패드(Write Enable Pad)(420), 스캔 아웃 패드(Scan Out pad)(430)를 포함한다.
도 6은 본 발명의 제2 실시예에 따른 기계식 메모리의 동작을 설명하기 위한 구성도로서, 두 쌍의 세로 전선(600), 한 쌍의 가로 전선(700), 제2 전원 라인(800), 기계식 메모리(900), 제1 및 제2 AND 게이트(AND1, AND2), 하나의 트랜지스터(T1)를 포함하고, 기계식 메모리(900)는 제1 및 제2 드레인 전극(910, 920), 제1 및 제2 게이트 전극(930, 940) 및 소스 전극(950)을 포함한다.
도 1 및 도 5를 참조하여 본 발명의 제1 실시예에 따른 기계식 비휘발성 메모리 장치의 동작을 상세하게 설명하면 다음과 같다.
본 발명은 종래 기술에 따른 기계식 메모리 어레이 프로그래밍 방식의 문제점들 및 한계를 극복하기 위하여, 동작하는 메모리 어레이를 신뢰성이 있고 안정적으로 어드레싱(Addressing) 및 구성(Configuration)한다.
즉, 어드레싱하고 있는 메모리 셀에만 전기적 신호를 인가하고(예를 들어, 소스 = Ground, 게이트 = 1 or 0), 어드레싱하지 않는 나머지 메모리 셀들은 동작하지 않도록 각 전극의 전기적 상태를 접지(Ground)로 형성(예를 들어, 소스 = Ground, 게이트 = Ground)한다.
본 발명의 제1 실시예에 따른 기계식 비휘발성 메모리 장치의 하드웨어적 구성과 동작은 다음과 같다.
먼저, 하드웨어적 구성은 컬럼 디코더(100)와 로우 디코더(200), 복수개의 메모리 셀(300), 복수개의 패드(400), 복수개의 스캔 레지스터(500)를 포함하고, 복수개의 패드(400)는 스캔 인 패드(410), 라이트 인에이블 패드(420), 스캔 아웃 패드(430)를 포함한다.
복수개의 스캔 레지스터(500)는 스캔 인 패드(410)와 스캔 아웃 패드(430)를 연결하는 배선 사이에 위치하면서, 컬럼 번호, 데이터 비트, 로우 번호 및 워드 번호가 입력된다.
본 발명의 제1 실시예의 동작은, 컬럼 디코더(100) 및 로우 디코더(200)를 활용하여 기계식 메모리(900)의 어드레싱 및 구성을 진행한다.
즉, 도 5에서 보는 바와 같이, 컬럼 번호(Column Number) 및 로우 번호(Row Number)에 따라 컬럼 디코더(100) 및 로우 디코더(200)가 구성하고자 하는 기계식 메모리 셀을 선택한다.
워드 번호(Word Number)의 입력에 따라 로우 디코더(200)가 셀 내에 워드 라인을 선택하면, 도 5 내 확대도에서 보는 바와 같이, 선택된 워드 라인 내의 10개의 기계식 메모리(900)가 10개의 데이터 비트(data bit) 입력에 따라 구성된다.
또한, 복수개의 스캔 레지스터(500)를 활용하여 스캔 인 패드(410), 라이트 인에이블 패드(420), 스캔 아웃 패드(430) 세 개의 입력만으로 데이터 입력 설정이 가능하다.
도 1의 (b)에서 보는 바와 같이, 3전극 기계식 비휘발성 메모리의 제1 전극인 게이트 전극에 전압을 인가하면, 게이트 전극과 제2 전극인 소스 전극 사이에 정전기력(Electrostatic force, FE)이 발생하는데, 동작 전압(pull-in voltage) 이상이 인가되면, 도 1의 (b)에 도시된 바와 같이, 풀-인(pull-in) 현상이 발생한다.
만일, 정전기력이 캔틸레버(cantilever) 또는 외팔보 구조를 갖는 빔(beam) 형상의 소스 전극의 기계적인 복원력보다 클 경우, 상하로 이동가능한 소스 전극의 일측 하부면이 제3 전극인 드레인 전극의 상부면과 접촉한다.
즉, 소스 전극의 일측 아래에는 드레인 전극이 소정거리 이격되어 소정의 에어갭(airgap)을 사이에 두고 배치되는데, 소스 전극의 일측 하부면은 정전 구동 방식에 의해 드레인 전극의 상부면에 점착될 수 있다.
이때, 소스 전극의 일측 하부면과 드레인 전극의 상부면의 접촉면 점착력이 소스 전극의 기계적인 복원력보다 크게 설계될 경우, 비휘발성 소자로서의 동작 구현이 가능하게 된다.
즉, 소스 전극과 게이트 전극 사이에 인가된 전압을 제거하여도 도 1의 (b) 와 같이, 소스 전극의 일측 하부면과 드레인 전극의 상부면의 접촉면의 점착 상태를 유지한다.
이와 같이 점착 상태의 유지 현상을 정전 구동 프로그램(Program)이라고 정의할 수 있고, 비휘발성 메모리 소자의 프로그램 동작을 달성할 수 있다.
다음으로, 도 6을 참조하여 본 발명의 제2 실시예에 따른 기계식 메모리의 동작을 상세하게 설명하면 다음과 같다.
도 6에서는 이해의 편의를 위하여 제5 비트라인(M5 Bit) 및 제5 접지라인(M5 Gnd)과 제5 비트라인 바(bar)(M5 ) 및 제5 접지라인(M5 Gnd)을 포함하는 두 쌍의 세로 전선(610, 620)과, 제4 워드라인(M4 Word) 및 제4 전원라인(M4 Vdd)을 포함하는 한 쌍의 가로 전선(700) 만을 도시하여, 기계식 비휘발성 메모리 장치 내 기계식 메모리 셀이 1개의 기계식 메모리(900)를 포함하는 것으로 설정하였다.
하지만, 실제 기계식 메모리 셀은 비트 라인, 워드 라인, 전원라인 및 접지라인이 복수개 존재하여 복수개의 셀을 형성한다.
본 발명의 제2 실시예에 따른 기계식 메모리의 하드웨어적 구성과 동작은 다음과 같다.
먼저, 하드웨어적 구성은 두 쌍의 세로 전선(600), 한 쌍의 가로 전선(700), 제2 전원라인(800), 기계식 메모리(900), 제1 및 제2 AND 게이트(AND1, AND2), 하나의 트랜지스터(T1)를 포함한다.
기계식 메모리(900)는 제1 및 제2 드레인 전극(910, 920), 제1 및 제2 게이트 전극(930, 940) 및 소스 전극(950)을 포함한다.
본 실시예에서는 이해의 편의를 위하여 두 쌍의 세로 전선(600)을 제5 비트라인(M5 Bit) 및 제5 접지라인(M5 Gnd)의 한 쌍과 제5 비트라인 바(M5 ) 및 제5 접지라인(M5 Gnd)의 한 쌍으로 예시하고, 한 쌍의 가로 전선(700)을 제4 워드라인(M4 Word) 및 제4 전원라인(M4 Vdd)으로 예시하며, 제1 드레인 연결 라인을 제2 전원라인으로 예시하여 설명한다.
제1 AND 게이트(AND1)는 입력 단자가 제5 비트라인(M5 Bit) 및 제4 워드라인(M4 Word)에 연결되고, 출력 단자가 제1 게이트 전극(930)에 연결된다.
제2 AND 게이트(AND2)는 입력 단자가 제5 비트라인 바(M5 ) 및 제4 워드라인(M4 Word)에 연결되고, 출력 단자가 제2 게이트 전극(940)에 연결된다.
또한, 하나의 트랜지스터(T1)는 중간 전극이 제4 워드라인(M4 Word)에 연결되고, 일측 전극이 기계식 메모리(900)의 소스 전극(950)에 연결되며, 타측 전극이 접지된다.
본 발명의 제2 실시예의 동작은, 워드 라인이 활성화될 경우(워드 라인 = 1), 비트 라인과의 AND 연산을 통해 기계식 메모리(900)의 게이트 전극에 신호를 입력하여 프로그래밍하고, 워드 라인이 활성화되지 않을 경우(워드 라인 = 0), 기계식 메모리(900)의 게이트 전극을 항상 접지(Ground) 상태로 만들어, 메모리의 논리값을 그대로 유지한다.
즉, 도 6에서 보는 바와 같이, 제4 워드라인(M4 Word)이 하이 레벨로 활성화될 경우, 제1 AND 게이트(AND1)를 통해 제5 비트라인(M5 Bit)과의 AND 연산 결과를 기계식 메모리(900)의 제1 게이트 전극(930)에 입력하여 프로그래밍한다.
또한, 제2 AND 게이트(AND2)를 통해 제5 비트라인 바(M5 )와의 AND 연산 결과를 기계식 메모리(900)의 제2 게이트 전극(940)에 입력하여 이레이즈한다.
이때, 중간 전극이 제4 워드라인(M4 Word)에 연결된 하나의 트랜지스터(T1)가 턴 온되어, 소스 전극(950)을 접지(Ground) 상태로 만들어, 제1 게이트 전극(930) 혹은 제2 게이트 전극(940)과 전압차를 발생시키고, 정전기력을 통해 프로그램 혹은 이레이즈할 수 있다.
반면, 제4 워드라인(M4 Word)이 로우 레벨로 비활성화될 경우, 도 6에서 보는 바와 같이, 제1 AND 게이트(AND1)를 통해 제5 비트라인(M5 Bit)과의 AND 연산 결과인 '0'을 기계식 메모리(900)의 제1 게이트 전극(930)에 입력하여 항상 접지(Ground) 상태로 만든다.
또한, 제2 AND 게이트(AND2)를 통해 제5 비트라인 바(M5 )와의 AND 연산 결과인 '0'을 기계식 메모리(900)의 제2 게이트 전극(940)에 입력하여 항상 접지(Ground) 상태로 만든다.
이에 따라, 해당 기계식 메모리(900)의 논리값이 그대로 유지된다.
이를 통하여, 본 발명은 기계식 비휘발성 메모리 중 어드레싱되는 워드 라인의 게이트 전극만 활성화시키고, 나머지 게이트 전극들은 플로팅 상태가 아닌 접지 상태를 유지함으로써, 기계식 비휘발성 메모리의 동작 특성을 고려하여 메모리의 동작을 안정적이고 신뢰적으로 제어할 수 있게 된다.
이와 같이, 본 발명은 기계식 비휘발성 메모리 중 어드레싱되는 워드 라인의 게이트 전극만 활성화시키고, 나머지 게이트 전극들은 플로팅 상태가 아닌 접지 상태를 유지하여 기계식 메모리의 동작을 신뢰적으로 제어할 수 있는 기계식 비휘발성 메모리 장치 및 기계식 메모리를 제공한다.
이를 통하여, 본 발명은 기계식 비휘발성 메모리 어레이를 신뢰성이 있고 안정적으로 어드레싱 및 구성할 수 있게 된다.
또한, 기계식 메모리의 동작이 안정적으로 제어되어, 정전 구동, 전열 구동, 3전극 및 4전극 등 다양한 기계식 메모리에 범용적으로 적용될 수 있게 된다.
이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.
또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.
100: 컬럼 디코더
200: 로우 디코더
300: 복수개의 메모리 셀
400: 복수개의 패드
500: 복수개의 스캔 레지스터
600: 두 쌍의 세로 전선
700: 한 쌍의 가로 전선
800: 제2 전원 라인
900: 기계식 메모리

Claims (12)

  1. 복수개의 비트라인에 연결된 컬럼 디코더;
    복수개의 워드라인에 연결된 로우 디코더; 및
    상기 복수개의 비트라인과 상기 복수개의 워드라인에 의해 선택되는 복수개의 기계식 메모리 셀;
    을 포함하고,
    상기 복수개의 기계식 메모리 셀은 어드레싱된 메모리 셀에 전기적 신호가 인가되고, 어드레싱되지 않는 메모리 셀들은 전기적 상태가 접지로 형성되는 것을 특징으로 하는
    기계식 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 컬럼 디코더에 연결되어 컬럼 번호 및 데이터 비트가 입력되고,
    상기 로우 디코더에 연결되어 로우 번호 및 워드 번호가 입력되는 복수개의 스캔 레지스터;를 더 포함하는 것을 특징으로 하는
    기계식 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수개의 기계식 메모리 셀 각각은,
    상기 워드 번호의 입력에 따라 선택된 워드 라인 내에 복수개의 기계식 메모리가 상기 데이터 비트 입력에 따라 구성(configuration)되는 것을 특징으로 하는
    기계식 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수개의 기계식 메모리는,
    전압이 인가되는 제1 전극;
    상하로 이동가능한 일측을 구비하고, 상기 제1 전극의 상부에 빔(beam) 형상으로 이격되어 위치하여, 상기 제1 전극과의 사이에서 정전기력을 발생시키는 제2 전극; 및
    상기 제2 전극의 일측 하부에 에어갭을 사이에 두고 배치되어, 상기 정전기력에 의해 상기 제2 전극의 상기 일측 하부면에 상부면이 점착되는 제3 전극;
    을 포함하는 것을 특징으로 하는
    기계식 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수개의 기계식 메모리는,
    상기 정전기력이 상기 제2 전극의 기계적인 복원력보다 클 경우, 상기 제1 전극에 인가된 전압이 제거되어도 상기 제2 전극과 상기 제3 전극의 상기 점착 상태가 유지되어, 비휘발성 메모리 소자의 프로그램 동작이 되는 것을 특징으로 하는
    기계식 비휘발성 메모리 장치.
  6. 두 쌍의 세로 전선;
    상기 두 쌍의 세로 전선과 직교하는 방향으로 배선된 한 쌍의 가로 전선;
    상기 한 쌍의 가로 전선과 평행한 방향으로 배선된 전원라인;
    상기 전원라인에 연결되어 전원을 공급받는 제1 드레인 전극;
    상기 두 쌍의 세로 전선 중 접지라인에 연결되는 제2 드레인 전극;
    입력 단자가 상기 두 쌍의 세로 전선 중 제1 및 제2 비트라인 각각과 상기 한 쌍의 가로 전선 중 워드라인에 연결되는 제1 및 제2 AND 게이트;
    상기 제1 AND 게이트의 출력 단자가 연결되는 제1 게이트 전극;
    상기 제2 AND 게이트의 출력 단자가 연결되는 제2 게이트 전극; 및
    상기 제1 및 제2 게이트 전극에 인가되는 입력 신호의 여부에 따라 프로그램 동작 결과 또는 이레이즈 동작 결과를 출력하는 소스 전극;
    을 포함하고,
    상기 워드 라인이 활성화될 경우 상기 입력 신호가 입력되고, 상기 워드 라인이 비활성화될 경우 상기 제1 및 제2 게이트 전극의 전기적 상태가 접지로 형성되는 것을 특징으로 하는
    기계식 메모리.
  7. 제 6 항에 있어서,
    상기 소스 전극은,
    중간 전극이 상기 워드라인에 연결되어, 상기 워드 라인의 활성화 여부에 따라 턴 온 또는 턴 오프되는 트랜지스터의 일측 전극 및 타측 전극의 도통을 통해 접지 상태가 되는 것을 특징으로 하는
    기계식 메모리.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 비트라인은,
    논리값이 상호 반대인 것을 특징으로 하는
    기계식 메모리.
  9. 제 6 항에 있어서,
    상기 두 쌍의 세로 전선은,
    상기 제1 비트라인 및 상기 접지라인의 한 쌍; 및
    상기 제2 비트라인 및 상기 접지라인의 한 쌍;
    을 포함하는 것을 특징으로 하는
    기계식 메모리.
  10. 제 6 항에 있어서,
    상기 한 쌍의 가로 전선은,
    상기 워드라인 및 상기 전원라인을 포함하는 것을 특징으로 하는
    기계식 메모리.
  11. 제 6 항에 있어서,
    상기 제1 및 제2 게이트 전극은,
    상기 워드 라인이 활성화될 때,
    상기 제1 AND 게이트의 출력 단자를 통해 상기 워드 라인과 상기 제1 비트라인과의 AND 연산 결과를 입력받고,
    상기 제2 AND 게이트의 출력 단자를 통해 상기 워드 라인과 상기 제2 비트라인과의 AND 연산 결과를 입력받아,
    상기 소스 전극이 상기 프로그램 동작 결과를 출력하는 것을 특징으로 하는
    기계식 메모리.
  12. 제 6 항에 있어서,
    상기 제1 및 제2 게이트 전극은,
    상기 워드 라인이 비활성화될 때,
    상기 제1 AND 게이트의 출력 단자를 통해 상기 워드 라인과 상기 제1 비트라인과의 AND 연산 결과인 '0'을 입력받고,
    상기 제2 AND 게이트의 출력 단자를 통해 상기 워드 라인과 상기 제2 비트라인과의 AND 연산 결과인 '0'을 입력받아,
    상기 전기적 상태가 접지로 형성되는 것을 특징으로 하는
    기계식 메모리.
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