KR20240051800A - Semiconductor system - Google Patents

Abstract

반도체시스템은 커맨드어드레스 및 데이터와 상기 데이터를 래치하기 위한 라이트클럭 및 반전라이트클럭을 채널을 통해 출력하고, 프리레벨구간 동안 상기 라이트클럭을 상기 채널의 특성정보를 반영하여 제1 설정레벨로 출력하며 상기 반전라이트클럭을 상기 채널의 특성정보를 반영하여 제2 설정레벨로 출력하고, 토글구간 동안 상기 라이트클럭 및 상기 반전라이트클럭을 주기적으로 토글링하여 출력하는 컨트롤러 및 상기 라이트클럭 및 상기 반전라이트클럭에 동기 되어 상기 데이터를 래치하여 저장하는 반도체장치를 포함한다. The semiconductor system outputs a command address and data, as well as a write clock and an inverted write clock for latching the data, through a channel, and outputs the write clock at a first set level during the pre-level period by reflecting the characteristic information of the channel. A controller that outputs the inverted light clock at a second setting level by reflecting the characteristic information of the channel, and periodically toggles and outputs the light clock and the inverted light clock during a toggle period, and the light clock and the inverted light clock It includes a semiconductor device that is synchronized with and latches and stores the data.

Description

반도체시스템{SEMICONDUCTOR SYSTEM}Semiconductor system{SEMICONDUCTOR SYSTEM}

본 발명은 라이트클럭에 동기 되어 데이터를 래치 및 저장하는 반도체시스템에 관한 것이다.The present invention relates to a semiconductor system that latches and stores data in synchronization with a write clock.

최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고 대역폭(high-bandwidth)을 만족시키기 위해 새로운 기술들이 적용된다.Recently, as the operating speed of semiconductor systems increases, there is a trend to require high speed data transfer rates between semiconductor devices included in the semiconductor system. New technologies are applied to meet high-speed data transfer rates or high-bandwidth data for serial input and output between semiconductor devices.

예를 들어, 고속의 데이터를 입출력 하기 위해 클럭(clock) 분주(Dividing)기법을 사용한다. 클럭이 분주가 되면 위상이 서로 다른 다중 위상(multi-phase)클럭이 생성되며, 이를 이용하여 데이터를 병렬화 혹은 직렬화하여 고속으로 데이터를 입출력한다.For example, clock dividing techniques are used to input and output high-speed data. When the clock is divided, multi-phase clocks with different phases are generated, and data is parallelized or serialized using this to input and output data at high speed.

본 발명은 프리레벨구간 동안 라이트클럭을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭을 생성하여 데이터를 래치 및 저장하는 반도체시스템을 제공한다.The present invention provides a semiconductor system that generates a light clock at a set level during a pre-level period and then periodically toggles during a toggle period to latch and store data.

이를 위해 본 발명은 커맨드어드레스 및 데이터와 상기 데이터를 래치하기 위한 라이트클럭 및 반전라이트클럭을 채널을 통해 출력하되, 프리레벨구간 동안 상기 라이트클럭을 상기 채널의 특성정보를 반영하여 제1 설정레벨로 출력하고, 상기 반전라이트클럭을 상기 채널의 특성정보를 반영하여 제2 설정레벨로 출력하며, 토글구간 동안 상기 라이트클럭 및 상기 반전라이트클럭을 주기적으로 토글링하여 출력하는 컨트롤러 및 상기 라이트클럭 및 상기 반전라이트클럭에 동기 되어 상기 데이터를 래치하여 저장하는 반도체장치를 포함하는 반도체시스템을 제공한다.For this purpose, the present invention outputs a command address and data, and a write clock and an inverted write clock for latching the data through a channel, and during the pre-level period, the light clock is adjusted to the first setting level by reflecting the characteristic information of the channel. output, output the inverted light clock at a second setting level by reflecting the characteristic information of the channel, and periodically toggle and output the light clock and the inverted light clock during a toggle period, and the light clock and the A semiconductor system including a semiconductor device that latches and stores the data in synchronization with an inverted write clock is provided.

또한, 본 발명은 커맨드어드레스 및 데이터와 상기 데이터를 래치하기 위한 라이트클럭 및 반전라이트클럭을 채널을 통해 출력하고, 프리레벨구간 동안 상기 채널을 통해 입력되는 코드신호를 토대로 상기 라이트클럭을 제1 설정레벨로 출력하며 상기 반전라이트클럭을 제2 설정레벨로 출력하고, 토글구간 동안 주기적으로 토글링되는 상기 라이트클럭 및 상기 반전라이트클럭을 출력하는 컨트롤러 및 상기 토글구간 동안 입력된 상기 라이트클럭 및 상기 반전라이트클럭을 감지하여 상기 코드신호를 출력하고, 상기 라이트클럭 및 상기 반전라이트클럭에 동기 되어 상기 데이터를 래치하여 저장하는 반도체장치를 포함하는 반도체시스템을 제공한다.In addition, the present invention outputs a command address and data and a write clock and an inverted write clock for latching the data through a channel, and first sets the write clock based on a code signal input through the channel during the pre-level period. level and outputs the inverted light clock at a second set level, a controller that outputs the light clock and the inverted light clock that are periodically toggled during the toggle period, and the light clock and the inverted light clock input during the toggle period. Provided is a semiconductor system including a semiconductor device that detects a write clock, outputs the code signal, and latches and stores the data in synchronization with the write clock and the inverted write clock.

본 발명에 의하면 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭을 생성함으로써 채널의 ISI 현상을 감소할 수 있는 효과가 있다.According to the present invention, the ISI phenomenon of the channel can be reduced by generating a light clock at a set level in accordance with the characteristic information of the channel during the free level period and then periodically toggling the light clock during the toggle period.

또한, 본 발명에 의하면 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭을 생성함으로써 라이트클럭을 안정적으로 생성할 수 있는 효과도 있다.In addition, according to the present invention, the light clock is generated at a set level according to the characteristic information of the channel during the free level period, and then the light clock is periodically toggled during the toggle period, thereby creating the effect of stably generating the light clock. .

또한, 본 발명에 의하면 프리레벨조절동작을 수행한 이후 안정적으로 토글링되는 라이트클럭에 동기 되어 데이터를 입출력함으로써 안정적인 데이터 입출력동작을 수행할 수 있는 효과도 있다. In addition, according to the present invention, there is an effect of performing a stable data input/output operation by inputting and outputting data in synchronization with a light clock that is stably toggled after performing the pre-level adjustment operation.

도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 컨트롤러의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 라이트클럭생성회로에 포함된 레벨구동회로의 일 실시예에 따른 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 라이트클럭생성회로에 포함된 전송회로의 일 실시예에 따른 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 다양한 실시예에 따른 반도체시스템에서 라이트클럭 및 반전라이트클럭을 생성하기 위한 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 8은 도 7에 도시된 반도체시스템에 포함된 컨트롤러의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 7에 도시된 반도체시스템에 포함된 반도체장치의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 반도체장치에 포함된 감지회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 감지회로의 동작을 설명하기 위한 도면이다.
도 12는 도 1 내지 도 11에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.1 is a block diagram showing the configuration of a semiconductor system according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the configuration of a controller included in the semiconductor system shown in FIG. 1 according to an embodiment.
FIG. 3 is a circuit diagram showing the configuration of a level driving circuit included in the light clock generation circuit shown in FIG. 2 according to an embodiment.
FIG. 4 is a circuit diagram showing the configuration of a transmission circuit included in the light clock generation circuit shown in FIG. 2 according to an embodiment.
FIG. 5 is a block diagram showing the configuration of a semiconductor device included in the semiconductor system shown in FIG. 1 according to an embodiment.
FIG. 6 is a diagram illustrating an operation for generating a write clock and an inverted write clock in a semiconductor system according to various embodiments.
Figure 7 is a block diagram showing the configuration of a semiconductor system according to another embodiment of the present invention.
FIG. 8 is a block diagram showing the configuration of a controller included in the semiconductor system shown in FIG. 7 according to an embodiment.
FIG. 9 is a block diagram showing the configuration of a semiconductor device included in the semiconductor system shown in FIG. 7 according to an embodiment.
FIG. 10 is a block diagram showing the configuration of a sensing circuit included in the semiconductor device shown in FIG. 9 according to an embodiment.
FIG. 11 is a diagram for explaining the operation of the sensing circuit shown in FIG. 10.
FIG. 12 is a diagram illustrating the configuration of an electronic system to which the semiconductor system shown in FIGS. 1 to 11 is applied according to an embodiment.

"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.The term "preset" means that when a parameter is used in a process or algorithm, the value of the parameter is predetermined. Depending on the embodiment, the value of the parameter may be set when a process or algorithm starts or may be set during a section in which the process or algorithm is performed.

다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다. Terms such as “first” and “second” used to distinguish various components are not limited by the components. For example, a first component may be named a second component, and conversely, the second component may be named a first component.

하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다. When one component is said to be “connected” or “connected” to another component, it should be understood that it may be connected directly or may be connected through another component in the middle. On the other hand, the descriptions “directly connected” and “directly connected” should be understood to mean that one component is directly connected to another component without an intervening component.

"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.“Logic high level” and “logic low level” are used to describe logic levels of signals. Signals with a “logic high level” are distinguished from signals with a “logic low level.” For example, when a signal with a first voltage corresponds to a “logic high level,” a signal with a second voltage may correspond to a “logic low level.” According to one embodiment, the “logic high level” may be set to a voltage greater than the “logic low level.” Meanwhile, the logic levels of signals may be set to different logic levels or opposite logic levels depending on the embodiment. For example, a signal having a logic high level may be set to have a logic low level depending on the embodiment, and a signal having a logic low level may be set to have a logic high level depending on the embodiment.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail through examples. These examples are only for illustrating the present invention, and the scope of rights protection of the present invention is not limited by these examples.

도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체시스템(1)은 컨트롤러(10) 및 반도체장치(20)를 포함할 수 있다. 컨트롤러(10)와 반도체장치(20)는 채널(CH1)을 통해 연결될 수 있다. As shown in FIG. 1, the semiconductor system 1 according to an embodiment of the present invention may include a controller 10 and a semiconductor device 20. The controller 10 and the semiconductor device 20 may be connected through a channel (CH1).

채널(CH1)은 컨트롤러(10)에 연결되는 제1 패드(11), 제2 패드(12), 제3 패드(13), 제4 패드(14) 및 제5 패드(15)를 포함할 수 있다. 채널(CH1)은 반도체장치(20)에 연결되는 제6 패드(21), 제7 패드(22), 제8 패드(23), 제9 패드(24) 및 제10 패드(25)를 포함할 수 있다. 채널(CH1)은 제1 패드(11)와 제6 패드(21) 사이에 연결되는 제1 전송라인(L11), 제2 패드(12)와 제7 패드(22) 사이에 연결되는 제2 전송라인(L12), 제3 패드(13)와 제8 패드(23) 사이에 연결되는 제3 전송라인(L13), 제4 패드(14)와 제9 패드(24) 사이에 연결되는 제4 전송라인(L14) 및 제5 패드(15)와 제10 패드(25) 사이에 연결되는 제5 전송라인(L15)을 포함할 수 있다. The channel CH1 may include a first pad 11, a second pad 12, a third pad 13, a fourth pad 14, and a fifth pad 15 connected to the controller 10. there is. The channel CH1 may include a sixth pad 21, a seventh pad 22, an eighth pad 23, a ninth pad 24, and a tenth pad 25 connected to the semiconductor device 20. You can. The channel CH1 is a first transmission line (L11) connected between the first pad 11 and the sixth pad 21, and a second transmission line connected between the second pad 12 and the seventh pad 22. line L12, a third transmission line L13 connected between the third pad 13 and the eighth pad 23, and a fourth transmission line connected between the fourth pad 14 and the ninth pad 24. It may include a line L14 and a fifth transmission line L15 connected between the fifth pad 15 and the tenth pad 25.

컨트롤러(10)는 제1 패드(11)와 제6 패드(21) 사이에 연결되는 제1 전송라인(L11)을 통해 커맨드어드레스(CA)를 반도체장치(20)로 출력할 수 있다. 컨트롤러(10)는 제2 패드(12)와 제7 패드(22) 사이에 연결되는 제2 전송라인(L12)을 통해 클럭(CLK)을 반도체장치(20)로 출력할 수 있다. 컨트롤러(10)는 제3 패드(13)와 제8 패드(23) 사이에 연결되는 제3 전송라인(L13)을 통해 라이트클럭(WCK)을 반도체장치(20)로 출력할 수 있다. 컨트롤러(10)는 제4 패드(14)와 제9 패드(24) 사이에 연결되는 제4 전송라인(L14)을 통해 반전라이트클럭(WCKB)을 반도체장치(20)로 출력할 수 있다. 컨트롤러(10)는 제5 패드(15)와 제10 패드(25) 사이에 연결되는 제5 전송라인(L15)을 통해 데이터(DATA)를 반도체장치(20)로 출력할 수 있다. 커맨드어드레스(CA)는 반도체장치(20)의 동작을 제어하기 위한 커맨드 및 어드레스를 포함하는 다수의 비트로 설정될 수 있다. 클럭(CLK)은 컨트롤러(10)와 반도체장치(20)를 동기화시키기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 라이트클럭(WCK) 및 반전라이트클럭(WCKB)은 데이터(DATA)를 래치하기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 데이터(DATA)는 다수의 비트를 포함하는 일반적인 데이터로 설정될 수 있다. The controller 10 may output a command address (CA) to the semiconductor device 20 through the first transmission line L11 connected between the first pad 11 and the sixth pad 21. The controller 10 may output the clock CLK to the semiconductor device 20 through the second transmission line L12 connected between the second pad 12 and the seventh pad 22. The controller 10 may output a write clock (WCK) to the semiconductor device 20 through the third transmission line L13 connected between the third pad 13 and the eighth pad 23. The controller 10 may output the inverted write clock (WCKB) to the semiconductor device 20 through the fourth transmission line (L14) connected between the fourth pad 14 and the ninth pad 24. The controller 10 may output data (DATA) to the semiconductor device 20 through the fifth transmission line L15 connected between the fifth pad 15 and the tenth pad 25. The command address (CA) may be set to a plurality of bits including commands and addresses for controlling the operation of the semiconductor device 20. The clock CLK may be set as a signal that is toggled periodically to synchronize the controller 10 and the semiconductor device 20. Write clock (WCK) and reverse write clock (WCKB) can be set as signals that are toggled periodically to latch data (DATA). Data (DATA) can be set as general data including a number of bits.

컨트롤러(10)는 라이트클럭제어회로(120) 및 라이트클럭생성회로(130)를 포함할 수 있다. The controller 10 may include a light clock control circuit 120 and a light clock generation circuit 130.

라이트클럭제어회로(120)는 프리레벨구간 동안 발생하는 인에이블신호(도 2의 PREN)를 생성할 수 있다. 라이트클럭제어회로(120)는 프리레벨구간 및 토글구간동안 전치라이트클럭(도 2의 PWCK) 및 전치반전라이트클럭(도 2의 PWCKB)을 생성할 수 있다. 라이트클럭제어회로(120)는 채널(CH1)의 특성 정보를 포함하는 제1 내지 제4 코드신호(도 2의 CODE<1:4>)를 생성할 수 있다. 채널(CH1)의 특성 정보는 채널(CH1)에 포함된 제1 내지 제10 패드(11~15,21~25)와 제1 내지 제5 전송라인(L11~L15)에 대한 PVT변화량 및 전송속도를 포함할 수 있다. PVT변화량은 공정(Process), 전압(Voltage) 및 온도(Temperature)에 따른 특성 변화량을 의미할 수 있다. 전송속도는 제1 내지 제10 패드(11~15,21~25)와 제1 내지 제5 전송라인(L11~L15)에서 입출력되는 신호들의 전송속도를 의미할 수 있다. The light clock control circuit 120 may generate an enable signal (PREN in FIG. 2) that occurs during the pre-level section. The write clock control circuit 120 may generate a pre-inverted write clock (PWCK in FIG. 2) and a pre-inverted write clock (PWCKB in FIG. 2) during the pre-level section and the toggle section. The light clock control circuit 120 may generate first to fourth code signals (CODE<1:4> in FIG. 2) including characteristic information of the channel CH1. The characteristic information of the channel (CH1) includes the PVT change amount and transmission speed for the first to tenth pads (11 to 15, 21 to 25) and the first to fifth transmission lines (L11 to L15) included in the channel (CH1). may include. PVT change can refer to the change in characteristics according to process, voltage, and temperature. The transmission speed may refer to the transmission speed of signals input and output from the first to tenth pads (11 to 15, 21 to 25) and the first to fifth transmission lines (L11 to L15).

라이트클럭생성회로(130)는 프리레벨구간 동안 인에이블신호(도 2의 PREN) 및 제1 내지 제4 코드신호(도 2의 CODE<1:4>)를 토대로 제1 설정레벨을 갖는 라이트클럭(WCK)과 제2 설정레벨을 갖는 반전라이트클럭(WCKB)을 채널(CH1)을 통해 출력할 수 있다. 라이트클럭생성회로(130)는 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 채널(CH1)을 통해 출력할 수 있다. 제1 설정레벨은 접지전압(도 3의 VSS)보다 높은 전압레벨로 설정되고, 제2 설정레벨은 전원전압(도 3의 VDD)보다 낮은 전압레벨로 설정될 수 있다. 라이트클럭(WCK)과 반전라이트클럭(WCKB)은 토글구간 동안 서로 반대 위상으로 생성될 수 있다. The light clock generation circuit 130 generates a light clock having a first set level based on the enable signal (PREN in FIG. 2) and the first to fourth code signals (CODE<1:4> in FIG. 2) during the pre-level section. (WCK) and an inverted write clock (WCKB) having a second set level can be output through the channel (CH1). The light clock generation circuit 130 may output a light clock (WCK) and an inverted write clock (WCKB) that are periodically toggled during the toggle period through a channel (CH1). The first set level may be set to a voltage level higher than the ground voltage (VSS in FIG. 3), and the second set level may be set to a voltage level lower than the power supply voltage (VDD in FIG. 3). Light clock (WCK) and reverse light clock (WCKB) may be generated with opposite phases to each other during the toggle period.

컨트롤러(10)는 채널(CH1)의 특성 정보를 포함하는 제1 내지 제4 코드신호(도 2의 CODE<1:4>)를 토대로 프리레벨구간 동안 제1 설정레벨을 갖는 라이트클럭(WCK)과 제2 설정레벨을 갖는 반전라이트클럭(WCKB)을 반도체장치(20)로 출력할 수 있다. 컨트롤러(30)는 채널(CH1)의 특성 정보를 포함하는 제1 내지 제4 코드신호(도 2의 CODE<1:4>)를 토대로 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 반도체장치(20)로 출력할 수 있다. The controller 10 generates a light clock (WCK) with a first set level during the pre-level period based on the first to fourth code signals (CODE<1:4> in FIG. 2) including characteristic information of the channel (CH1). A reverse write clock (WCKB) having a second set level can be output to the semiconductor device 20. The controller 30 inverts the light clock (WCK) that is toggled periodically during the toggle period based on the first to fourth code signals (CODE<1:4> in FIG. 2) containing characteristic information of the channel (CH1). A light clock (WCKB) can be output to the semiconductor device 20.

반도체장치(20)는 라이트클럭버퍼회로(330)를 포함할 수 있다. The semiconductor device 20 may include a write clock buffer circuit 330.

라이트클럭버퍼회로(330)는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 입력 받을 수 있다. 라이트클럭버퍼회로(330)는 토글구간 동안 입력된 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 버퍼링하여 데이터(DATA)를 래치하기 위한 회로로 전달할 수 있다. The light clock buffer circuit 330 can receive a light clock (WCK) and an inverted write clock (WCKB). The write clock buffer circuit 330 can buffer the write clock (WCK) and the inverted write clock (WCKB) input during the toggle period and transfer them to a circuit for latching data (DATA).

반도체장치(20)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA)를 토대로 라이트동작을 수행할 수 있다. 반도체장치(20)는 라이트동작에서 토글구간 동안 라이트클럭(WCK)과 반전라이트클럭(WCKB)에 동기 되어 데이터(DATA)를 래치할 수 있다. 반도체장치(20)는 라이트동작에서 래치된 데이터(DATA)를 저장할 수 있다. The semiconductor device 20 can perform a write operation based on a command address (CA) that is input in synchronization with the clock (CLK). The semiconductor device 20 can latch data (DATA) in synchronization with the write clock (WCK) and the reverse write clock (WCKB) during the toggle period in the write operation. The semiconductor device 20 can store latched data (DATA) during a write operation.

도 2는 반도체시스템(1)에 포함된 컨트롤러(10)의 일 실시예에 따른 구성을 도시한 블럭도이다. 컨트롤러(10)는 동작제어회로(110), 라이트클럭제어회로(120), 라이트클럭생성회로(130) 및 데이터생성회로(140)를 포함할 수 있다. FIG. 2 is a block diagram showing the configuration of the controller 10 included in the semiconductor system 1 according to an embodiment. The controller 10 may include an operation control circuit 110, a write clock control circuit 120, a write clock generation circuit 130, and a data generation circuit 140.

동작제어회로(110)는 제1 패드(11)와 제2 패드(12)에 연결될 수 있다. 동작제어회로(110)는 라이트동작을 수행하기 위한 제1 내지 제L 커맨드어드레스(CA<1:L>)를 제1 패드(11)를 통해 출력할 수 있다. 제어회로(110)는 주기적으로 토글링되는 클럭(CLK)을 제2 패드(12)를 통해 출력할 수 있다. 제1 내지 제L 커맨드어드레스(CA<1:L>)는 "L"비트를 포함할 수 있고 제1 내지 제L 커맨드어드레스(CA<1:L>)의 비트 수 "L"은 양의 정수로 설정될 수 있다.The operation control circuit 110 may be connected to the first pad 11 and the second pad 12. The operation control circuit 110 may output the first to Lth command addresses (CA<1:L>) for performing a write operation through the first pad 11. The control circuit 110 may output a periodically toggled clock (CLK) through the second pad 12. The first to Lth command addresses (CA<1:L>) may include “L” bits, and the bit number “L” of the first to Lth command addresses (CA<1:L>) is a positive integer. It can be set to .

라이트클럭제어회로(120)는 프리레벨구간 동안 로직하이레벨로 발생하는 인에이블신호(PREN)를 생성할 수 있다. 라이트클럭제어회로(120)는 프리레벨구간 동안 접지전압(도 3의 VSS) 레벨로 생성되는 전치라이트클럭(PWCK)과 전원전압(도 3의 VDD) 레벨로 생성되는 전치반전라이트클럭(PWCKB)을 생성할 수 있다. 라이트클럭제어회로(120)는 토글구간 동안 주기적으로 토글링되는 전치라이트클럭(PWCK) 및 전치반전라이트클럭(PWCKB)을 생성할 수 있다. 전치라이트클럭(PWCK) 및 전치반전라이트클럭(PWCKB)은 토글구간 동안 전원전압(도 3의 VDD)과 접지전압(도 3의 VSS) 사이의 전압 레벨로 토글링될 수 있다. 라이트클럭제어회로(120)는 채널(CH1)의 특성 정보를 포함하는 제1 내지 제4 코드신호(CODE<1:4>)를 생성할 수 있다. 채널(CH1)의 특성 정보는 채널(CH1)에 포함된 제1 내지 제10 패드(11~15,21~25)와 제1 내지 제5 전송라인(L11~L15)에 대한 PVT변화량 및 전송속도를 포함할 수 있다. The light clock control circuit 120 may generate an enable signal (PREN) that occurs at a logic high level during the pre-level section. The write clock control circuit 120 includes a pre-write clock (PWCK) generated at the ground voltage (VSS in FIG. 3) level and a pre-reverse write clock (PWCKB) generated at the power voltage (VDD in FIG. 3) level during the pre-level section. can be created. The write clock control circuit 120 may generate a preset write clock (PWCK) and a preset write clock (PWCKB) that are toggled periodically during the toggle period. The pre-write clock (PWCK) and pre-reverse write clock (PWCKB) can be toggled to a voltage level between the power supply voltage (VDD in FIG. 3) and the ground voltage (VSS in FIG. 3) during the toggle period. The light clock control circuit 120 may generate first to fourth code signals CODE<1:4> including characteristic information of the channel CH1. The characteristic information of the channel (CH1) includes the PVT change amount and transmission speed for the first to tenth pads (11 to 15, 21 to 25) and the first to fifth transmission lines (L11 to L15) included in the channel (CH1). may include.

라이트클럭생성회로(130)는 레벨구동회로(131) 및 전송회로(132)를 포함할 수 있다. The light clock generation circuit 130 may include a level driving circuit 131 and a transmission circuit 132.

레벨구동회로(131)는 제3 패드(13)와 제4 패드(14)에 연결될 수 있다. 레벨구동회로(131)는 프리레벨구간 동안 인에이블신호(PREN)를 토대로 제3 패드(13)를 구동할 수 있다. 레벨구동회로(131)는 프리레벨구간 동안 인에이블신호(PREN)를 토대로 제4 패드(14)를 구동할 수 있다. 레벨구동회로(131)에서 제3 패드(13)와 제4 패드(14)를 구동하는 구동력은 후술하는 도 3을 통해 구체적으로 설명하도록 한다. The level driving circuit 131 may be connected to the third pad 13 and the fourth pad 14. The level driving circuit 131 may drive the third pad 13 based on the enable signal PREN during the pre-level period. The level driving circuit 131 may drive the fourth pad 14 based on the enable signal PREN during the pre-level period. The driving force that drives the third pad 13 and the fourth pad 14 in the level driving circuit 131 will be described in detail with reference to FIG. 3 described later.

전송회로(132)는 제3 패드(13)와 제4 패드(14)에 연결될 수 있다. 전송회로(132)는 프리레벨구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제3 패드(13)를 구동할 수 있다. 전송회로(132)는 프리레벨구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제4 패드(14)를 구동할 수 있다. 전송회로(132)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제3 패드(13)를 구동할 수 있다. 전송회로(132)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제4 패드(14)를 구동할 수 있다. 전송회로(132)에서 제3 패드(13)와 제4 패드(14)를 구동하는 구동력은 후술하는 도 4를 통해 구체적으로 설명하도록 한다. The transmission circuit 132 may be connected to the third pad 13 and the fourth pad 14. The transmission circuit 132 drives the third pad 13 based on the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the pre-level section. can do. The transmission circuit 132 drives the fourth pad 14 based on the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the pre-level section. can do. The transmission circuit 132 drives the third pad 13 based on the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the toggle period. You can. The transmission circuit 132 drives the fourth pad 14 based on the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the toggle period. You can. The driving force that drives the third pad 13 and the fourth pad 14 in the transmission circuit 132 will be described in detail with reference to FIG. 4 described later.

라이트클럭생성회로(130)는 제3 패드(13)와 제4 패드(14)에 연결될 수 있다. 라이트클럭생성회로(130)는 프리레벨구간 동안 인에이블신호(PREN), 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제1 설정레벨을 갖는 라이트클럭(WCK)을 제3 패드(13)를 통해 출력할 수 있다. 라이트클럭생성회로(130)는 프리레벨구간 동안 인에이블신호(PREN), 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제2 설정레벨을 갖는 반전라이트클럭(WCKB)을 제4 패드(14)를 통해 출력할 수 있다. 라이트클럭생성회로(130)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 주기적으로 토글링되는 라이트클럭(WCK)을 제3 패드(13)를 통해 출력할 수 있다. 라이트클럭생성회로(130)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 주기적으로 토글링되는 반전라이트클럭(WCKB)을 제4 패드(14)를 통해 출력할 수 있다. The light clock generation circuit 130 may be connected to the third pad 13 and the fourth pad 14. The write clock generation circuit 130 generates an enable signal (PREN), a pre-write clock (PWCK), a pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the pre-level section. Based on this, a light clock (WCK) having a first set level can be output through the third pad 13. The write clock generation circuit 130 generates an enable signal (PREN), a pre-write clock (PWCK), a pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the pre-level section. Based on this, an inverted write clock (WCKB) having a second set level can be output through the fourth pad 14. The light clock generation circuit 130 generates a light clock that is periodically toggled based on the preset write clock (PWCK), preset write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the toggle period. (WCK) can be output through the third pad 13. The light clock generation circuit 130 is a reverse light that is periodically toggled based on the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and first to fourth code signals (CODE<1:4>) during the toggle period. The clock (WCKB) can be output through the fourth pad 14.

도 3은 라이트클럭생성회로(130)에 포함된 레벨구동회로(131)의 일 실시예에 따른 구성을 도시한 회로도이다. 레벨구동회로(131)는 제1 구동회로(210) 및 제2 구동회로(220)를 포함할 수 있다. FIG. 3 is a circuit diagram showing the configuration of the level driving circuit 131 included in the light clock generation circuit 130 according to one embodiment. The level driving circuit 131 may include a first driving circuit 210 and a second driving circuit 220.

제1 구동회로(210)는 제3 패드(13)에 연결될 수 있다. 제1 구동회로(210)는 전원전압(VDD)과 노드(nd210) 사이에 연결되는 NMOS 트랜지스터(210_1)와 노드(nd210)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(210_2)로 구현될 수 있다. 노드(nd210)는 제3 패드(13)에 연결될 수 있다. NMOS 트랜지스터(210_1)는 인에이블신호(PREN)가 로직하이레벨로 발생할 때 턴온되어 전원전압(VDD)으로부터 노드(nd210)에 전하를 공급받아 제3 패드(13)를 제1 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(210_2)는 접지전압(VSS)에 의해 턴오프될 수 있다. The first driving circuit 210 may be connected to the third pad 13. The first driving circuit 210 is implemented with an NMOS transistor (210_1) connected between the power supply voltage (VDD) and the node (nd210) and an NMOS transistor (210_2) connected between the node (nd210) and the ground voltage (VSS). You can. Node nd210 may be connected to the third pad 13. The NMOS transistor 210_1 is turned on when the enable signal PREN is at a logic high level and receives charge from the power supply voltage VDD to the node nd210 to drive the third pad 13 with the first pull-up driving force. You can. The NMOS transistor 210_2 may be turned off by the ground voltage (VSS).

제2 구동회로(220)는 제4 패드(14)에 연결될 수 있다. 제2 구동회로(220)는 전원전압(VDD)과 노드(nd220) 사이에 연결되는 NMOS 트랜지스터(220_1)와 노드(nd220)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(220_2)로 구현될 수 있다. 노드(nd220)는 제4 패드(14)에 연결될 수 있다. NMOS 트랜지스터(220_1)는 접지전압(VSS)에 의해 턴오프될 수 있다. NMOS 트랜지스터(220_2)는 인에이블신호(PREN)가 로직하이레벨로 발생할 때 턴온되어 노드(nd210)의 전하를 접지전압(VSS)으로 방출하여 제4 패드(14)를 제1 풀다운구동력으로 구동할 수 있다. The second driving circuit 220 may be connected to the fourth pad 14. The second driving circuit 220 is implemented with an NMOS transistor (220_1) connected between the power supply voltage (VDD) and the node (nd220) and an NMOS transistor (220_2) connected between the node (nd220) and the ground voltage (VSS). You can. Node nd220 may be connected to the fourth pad 14. The NMOS transistor 220_1 may be turned off by the ground voltage (VSS). The NMOS transistor 220_2 is turned on when the enable signal PREN is at a logic high level and discharges the charge of the node nd210 to the ground voltage VSS to drive the fourth pad 14 with the first pull-down driving force. You can.

도 4는 라이트클럭생성회로(130)에 포함된 전송회로(132)의 일 실시예에 따른 구성을 도시한 회로도이다. 전송회로(132)는 라이트클럭구동회로(230) 및 반전라이트클럭구동회로(240)를 포함할 수 있다. FIG. 4 is a circuit diagram showing the configuration of the transmission circuit 132 included in the light clock generation circuit 130 according to one embodiment. The transmission circuit 132 may include a light clock driving circuit 230 and an inverted light clock driving circuit 240.

라이트클럭구동회로(230)는 제3 패드(13)에 연결될 수 있다. 라이트클럭구동회로(230)는 제1 드라이버(231), 제2 드라이버(232), 제3 드라이버(233) 및 제4 드라이버(234)를 포함할 수 있다. The light clock driving circuit 230 may be connected to the third pad 13. The light clock driving circuit 230 may include a first driver 231, a second driver 232, a third driver 233, and a fourth driver 234.

제1 드라이버(231)는 전원전압(VDD)과 노드(nd230) 사이에 직렬로 연결되는 NMOS 트랜지스터(231_1) 및 NMOS 트랜지스터(231_2)와 노드(nd230)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(231_3) 및 NMOS 트랜지스터(231_4)로 구현될 수 있다. 노드(nd230)는 제3 패드(13)에 연결될 수 있다. NMOS 트랜지스터(231_1)는 제1 코드신호(CODE<1>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(231_2)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(231_1) 및 NMOS 트랜지스터(231_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd230)에 전하를 공급받아 제3 패드(13)를 제2 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(231_3)는 제1 코드신호(CODE<1>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(231_4)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(231_3) 및 NMOS 트랜지스터(231_4)가 턴온될 때 노드(nd230)의 전하를 접지전압(VSS)으로 방출하여 제3 패드(13)를 제2 풀다운구동력으로 구동할 수 있다. The first driver 231 is connected in series with the NMOS transistor 231_1 and NMOS transistor 231_2 between the power supply voltage (VDD) and the node (nd230) and between the node (nd230) and the ground voltage (VSS). It can be implemented with the NMOS transistor 231_3 and NMOS transistor 231_4. Node nd230 may be connected to the third pad 13. The NMOS transistor 231_1 may be turned on when the first code signal CODE<1> occurs at a logic high level. The NMOS transistor 231_2 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 231_1 and NMOS transistor 231_2 are turned on, charge is supplied to the node nd230 from the power supply voltage VDD to drive the third pad 13 with the second pull-up driving force. The NMOS transistor 231_3 may be turned on when the first code signal CODE<1> occurs at a logic high level. The NMOS transistor 231_4 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 231_3 and NMOS transistor 231_4 are turned on, the charge of the node nd230 is discharged to the ground voltage VSS to drive the third pad 13 with the second pull-down driving force.

제2 드라이버(232)는 전원전압(VDD)과 노드(nd230) 사이에 직렬로 연결되는 NMOS 트랜지스터(232_1) 및 NMOS 트랜지스터(232_2)와 노드(nd230)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(232_3) 및 NMOS 트랜지스터(232_4)로 구현될 수 있다. NMOS 트랜지스터(232_1)는 제2 코드신호(CODE<2>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(232_2)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(232_1) 및 NMOS 트랜지스터(232_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd230)에 전하를 공급받아 제3 패드(13)를 제3 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(232_3)는 제2 코드신호(CODE<2>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(232_4)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(232_3) 및 NMOS 트랜지스터(232_4)가 턴온될 때 노드(nd230)의 전하를 접지전압(VSS)으로 방출하여 제3 패드(13)를 제3 풀다운구동력으로 구동할 수 있다. The second driver 232 is connected in series with the NMOS transistor 232_1 and NMOS transistor 232_2 between the power supply voltage (VDD) and the node (nd230) and between the node (nd230) and the ground voltage (VSS). It can be implemented with the NMOS transistor 232_3 and NMOS transistor 232_4. The NMOS transistor 232_1 may be turned on when the second code signal CODE<2> occurs at a logic high level. The NMOS transistor 232_2 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 232_1 and NMOS transistor 232_2 are turned on, charge is supplied to the node nd230 from the power supply voltage VDD to drive the third pad 13 with the third pull-up driving force. The NMOS transistor 232_3 may be turned on when the second code signal CODE<2> occurs at a logic high level. The NMOS transistor 232_4 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 232_3 and NMOS transistor 232_4 are turned on, the charge of the node nd230 is discharged to the ground voltage VSS to drive the third pad 13 with the third pull-down driving force.

제3 드라이버(233)는 전원전압(VDD)과 노드(nd230) 사이에 직렬로 연결되는 NMOS 트랜지스터(233_1) 및 NMOS 트랜지스터(233_2)와 노드(nd230)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(233_3) 및 NMOS 트랜지스터(233_4)로 구현될 수 있다. NMOS 트랜지스터(233_1)는 제3 코드신호(CODE<3>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(233_2)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(233_1) 및 NMOS 트랜지스터(233_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd230)에 전하를 공급받아 제3 패드(13)를 제4 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(233_3)는 제3 코드신호(CODE<3>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(233_4)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(233_3) 및 NMOS 트랜지스터(233_4)가 턴온될 때 노드(nd230)의 전하를 접지전압(VSS)으로 방출하여 제3 패드(13)를 제4 풀다운구동력으로 구동할 수 있다. The third driver 233 is connected in series with the NMOS transistor 233_1 and NMOS transistor 233_2 between the power supply voltage (VDD) and the node (nd230) and between the node (nd230) and the ground voltage (VSS). It can be implemented with the NMOS transistor 233_3 and NMOS transistor 233_4. The NMOS transistor 233_1 may be turned on when the third code signal CODE<3> occurs at a logic high level. The NMOS transistor 233_2 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 233_1 and NMOS transistor 233_2 are turned on, charge is supplied to the node nd230 from the power supply voltage VDD to drive the third pad 13 with the fourth pull-up driving force. The NMOS transistor 233_3 may be turned on when the third code signal CODE<3> occurs at a logic high level. The NMOS transistor 233_4 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 233_3 and NMOS transistor 233_4 are turned on, the charge of the node nd230 is discharged to the ground voltage VSS, thereby driving the third pad 13 with the fourth pull-down driving force.

제4 드라이버(234)는 전원전압(VDD)과 노드(nd230) 사이에 직렬로 연결되는 NMOS 트랜지스터(234_1) 및 NMOS 트랜지스터(234_2)와 노드(nd230)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(234_3) 및 NMOS 트랜지스터(234_4)로 구현될 수 있다. NMOS 트랜지스터(234_1)는 제4 코드신호(CODE<4>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(234_2)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(234_1) 및 NMOS 트랜지스터(234_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd230)에 전하를 공급받아 제3 패드(13)를 제5 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(234_3)는 제4 코드신호(CODE<4>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(234_4)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(234_3) 및 NMOS 트랜지스터(234_4)가 턴온될 때 노드(nd230)의 전하를 접지전압(VSS)으로 방출하여 제3 패드(13)를 제5 풀다운구동력으로 구동할 수 있다. The fourth driver 234 is connected in series with the NMOS transistor 234_1 and NMOS transistor 234_2 between the power supply voltage (VDD) and the node (nd230) and between the node (nd230) and the ground voltage (VSS). It can be implemented with the NMOS transistor 234_3 and NMOS transistor 234_4. The NMOS transistor 234_1 may be turned on when the fourth code signal CODE<4> occurs at a logic high level. The NMOS transistor 234_2 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 234_1 and NMOS transistor 234_2 are turned on, charge is supplied to the node nd230 from the power supply voltage VDD to drive the third pad 13 with the fifth pull-up driving force. The NMOS transistor 234_3 may be turned on when the fourth code signal CODE<4> occurs at a logic high level. The NMOS transistor 234_4 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 234_3 and NMOS transistor 234_4 are turned on, the charge of the node nd230 is discharged to the ground voltage VSS, thereby driving the third pad 13 with the fifth pull-down driving force.

반전라이트클럭구동회로(240)는 제4 패드(14)에 연결될 수 있다. 반전라이트클럭구동회로(240)는 제5 드라이버(241), 제6 드라이버(242), 제7 드라이버(243) 및 제8 드라이버(244)를 포함할 수 있다. The inverted light clock driving circuit 240 may be connected to the fourth pad 14. The inverted light clock driving circuit 240 may include a fifth driver 241, a sixth driver 242, a seventh driver 243, and an eighth driver 244.

제5 드라이버(241)는 전원전압(VDD)과 노드(nd240) 사이에 직렬로 연결되는 NMOS 트랜지스터(241_1) 및 NMOS 트랜지스터(241_2)와 노드(nd240)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(241_3) 및 NMOS 트랜지스터(241_4)로 구현될 수 있다. 노드(nd240)는 제4 패드(14)에 연결될 수 있다. NMOS 트랜지스터(241_1)는 제1 코드신호(CODE<1>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(241_2)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(241_1) 및 NMOS 트랜지스터(241_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd240)에 전하를 공급받아 제4 패드(14)를 제6 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(241_3)는 제1 코드신호(CODE<1>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(241_4)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(241_3) 및 NMOS 트랜지스터(241_4)가 턴온될 때 노드(nd240)의 전하를 접지전압(VSS)으로 방출하여 제4 패드(14)를 제6 풀다운구동력으로 구동할 수 있다. The fifth driver 241 has an NMOS transistor (241_1) and an NMOS transistor (241_2) connected in series between the power supply voltage (VDD) and the node (nd240) and between the node (nd240) and the ground voltage (VSS). It can be implemented with the NMOS transistor 241_3 and NMOS transistor 241_4. Node nd240 may be connected to the fourth pad 14. The NMOS transistor 241_1 may be turned on when the first code signal CODE<1> occurs at a logic high level. The NMOS transistor 241_2 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 241_1 and NMOS transistor 241_2 are turned on, charge is supplied to the node nd240 from the power supply voltage VDD to drive the fourth pad 14 with the sixth pull-up driving force. The NMOS transistor 241_3 may be turned on when the first code signal CODE<1> occurs at a logic high level. The NMOS transistor 241_4 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 241_3 and NMOS transistor 241_4 are turned on, the charge of the node nd240 is discharged to the ground voltage VSS, thereby driving the fourth pad 14 with the sixth pull-down driving force.

제6 드라이버(242)는 전원전압(VDD)과 노드(nd240) 사이에 직렬로 연결되는 NMOS 트랜지스터(242_1) 및 NMOS 트랜지스터(242_2)와 노드(nd240)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(242_3) 및 NMOS 트랜지스터(242_4)로 구현될 수 있다. NMOS 트랜지스터(242_1)는 제2 코드신호(CODE<2>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(242_2)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(242_1) 및 NMOS 트랜지스터(242_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd240)에 전하를 공급받아 제4 패드(14)를 제7 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(242_3)는 제2 코드신호(CODE<2>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(242_4)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(242_3) 및 NMOS 트랜지스터(242_4)가 턴온될 때 노드(nd240)의 전하를 접지전압(VSS)으로 방출하여 제4 패드(14)를 제7 풀다운구동력으로 구동할 수 있다. The sixth driver 242 is connected in series with the NMOS transistor 242_1 and NMOS transistor 242_2 between the power supply voltage (VDD) and the node (nd240) and between the node (nd240) and the ground voltage (VSS). It can be implemented with the NMOS transistor 242_3 and NMOS transistor 242_4. The NMOS transistor 242_1 may be turned on when the second code signal CODE<2> occurs at a logic high level. The NMOS transistor 242_2 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 242_1 and NMOS transistor 242_2 are turned on, charge is supplied to the node nd240 from the power supply voltage VDD to drive the fourth pad 14 with the seventh pull-up driving force. The NMOS transistor 242_3 may be turned on when the second code signal CODE<2> occurs at a logic high level. The NMOS transistor 242_4 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 242_3 and NMOS transistor 242_4 are turned on, the charge of the node nd240 is discharged to the ground voltage VSS, thereby driving the fourth pad 14 with the seventh pull-down driving force.

제7 드라이버(243)는 전원전압(VDD)과 노드(nd240) 사이에 직렬로 연결되는 NMOS 트랜지스터(243_1) 및 NMOS 트랜지스터(243_2)와 노드(nd240)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(243_3) 및 NMOS 트랜지스터(243_4)로 구현될 수 있다. NMOS 트랜지스터(243_1)는 제3 코드신호(CODE<3>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(243_2)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(243_1) 및 NMOS 트랜지스터(243_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd240)에 전하를 공급받아 제4 패드(14)를 제8 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(243_3)는 제3 코드신호(CODE<3>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(243_4)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(243_3) 및 NMOS 트랜지스터(243_4)가 턴온될 때 노드(nd240)의 전하를 접지전압(VSS)으로 방출하여 제4 패드(14)를 제8 풀다운구동력으로 구동할 수 있다. The seventh driver 243 is connected in series with the NMOS transistor 243_1 and NMOS transistor 243_2 between the power supply voltage (VDD) and the node (nd240) and between the node (nd240) and the ground voltage (VSS). It can be implemented with the NMOS transistor 243_3 and NMOS transistor 243_4. The NMOS transistor 243_1 may be turned on when the third code signal CODE<3> occurs at a logic high level. The NMOS transistor 243_2 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 243_1 and NMOS transistor 243_2 are turned on, charge is supplied to the node nd240 from the power supply voltage VDD to drive the fourth pad 14 with the eighth pull-up driving force. The NMOS transistor 243_3 may be turned on when the third code signal CODE<3> occurs at a logic high level. The NMOS transistor 243_4 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 243_3 and NMOS transistor 243_4 are turned on, the charge of the node nd240 is discharged to the ground voltage VSS, thereby driving the fourth pad 14 with the eighth pull-down driving force.

제8 드라이버(244)는 전원전압(VDD)과 노드(nd240) 사이에 직렬로 연결되는 NMOS 트랜지스터(244_1) 및 NMOS 트랜지스터(244_2)와 노드(nd240)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(244_3) 및 NMOS 트랜지스터(244_4)로 구현될 수 있다. NMOS 트랜지스터(244_1)는 제4 코드신호(CODE<4>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(244_2)는 반전전치라이트클럭(PWCKB)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(244_1) 및 NMOS 트랜지스터(244_2)가 턴온될 때 전원전압(VDD)으로부터 노드(nd240)에 전하를 공급받아 제4 패드(14)를 제9 풀업구동력으로 구동할 수 있다. NMOS 트랜지스터(244_3)는 제4 코드신호(CODE<4>)가 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(244_4)는 전치라이트클럭(PWCK)이 로직하이레벨로 발생할 때 턴온될 수 있다. NMOS 트랜지스터(244_3) 및 NMOS 트랜지스터(244_4)가 턴온될 때 노드(nd240)의 전하를 접지전압(VSS)으로 방출하여 제4 패드(14)를 제9 풀다운구동력으로 구동할 수 있다. The eighth driver 244 is connected in series with the NMOS transistor 244_1 and NMOS transistor 244_2 between the power supply voltage (VDD) and the node (nd240) and between the node (nd240) and the ground voltage (VSS). It can be implemented with the NMOS transistor 244_3 and NMOS transistor 244_4. The NMOS transistor 244_1 may be turned on when the fourth code signal CODE<4> occurs at a logic high level. The NMOS transistor 244_2 may be turned on when the inverting pre-write clock (PWCKB) occurs at a logic high level. When the NMOS transistor 244_1 and NMOS transistor 244_2 are turned on, charge is supplied to the node nd240 from the power supply voltage VDD to drive the fourth pad 14 with the ninth pull-up driving force. The NMOS transistor 244_3 may be turned on when the fourth code signal CODE<4> occurs at a logic high level. The NMOS transistor 244_4 may be turned on when the pre-write clock (PWCK) occurs at a logic high level. When the NMOS transistor 244_3 and NMOS transistor 244_4 are turned on, the charge of the node nd240 is discharged to the ground voltage VSS to drive the fourth pad 14 with the ninth pull-down driving force.

한편, 도 3에 도시된 레벨구동회로(131)와 전송회로(132)는 별도의 회로로 구현되어 있지만 본 발명의 다른 실시예에 있어서, 레벨구동회로(131)는 전송회로(132)에 포함되도록 구현될 수 있다. 예를 들어, 제1 내지 제4 드라이버(231~234)에 포함되고 노드(nd230)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터들이 제3 패드(13)를 풀다운구동력으로 구동할 때 전원전압(VDD)과 노드(nd230) 사이에 직렬로 연결되는 NMOS 트랜지스터 중 어느 하나가 턴온되어 제3 패드(13)를 풀업구동력으로 구동하도록 구현될 수 있다. 또한, 제5 내지 제8 드라이버(241~244)에 포함되고 전원전압(VDD)과 노드(nd240) 사이에 직렬로 연결되는 NMOS 트랜지스터들이 제4 패드(14)를 풀업구동력으로 구동할 때 노드(nd240)와 접지전압(VSS) 사이에 NMOS 트랜지스터 중 어느 하나가 턴온되어 제4 패드(14)를 풀업다운구동력으로 구동하도록 구현될 수 있다.Meanwhile, the level driving circuit 131 and the transmission circuit 132 shown in FIG. 3 are implemented as separate circuits, but in another embodiment of the present invention, the level driving circuit 131 is included in the transmission circuit 132. It can be implemented as much as possible. For example, when the NMOS transistors included in the first to fourth drivers 231 to 234 and connected in series between the node nd230 and the ground voltage VSS drive the third pad 13 with a pull-down driving force. Any one of the NMOS transistors connected in series between the power supply voltage (VDD) and the node (nd230) may be turned on to drive the third pad 13 with a pull-up driving force. In addition, when the NMOS transistors included in the fifth to eighth drivers 241 to 244 and connected in series between the power supply voltage (VDD) and the node (nd240) drive the fourth pad 14 with the pull-up driving power, the node ( One of the NMOS transistors between nd240) and the ground voltage (VSS) may be turned on to drive the fourth pad 14 with a pull-up-down driving force.

도 5는 반도체시스템(1)에 포함된 반도체장치(20)의 일 실시예에 따른 구성을 도시한 블럭도이다. 반도체장치(20)는 커맨드생성회로(310), 어드레스생성회로(320), 라이트클럭버퍼회로(330), 주파수분주회로(340), 데이터처리회로(350) 및 코어회로(360)를 포함할 수 있다. FIG. 5 is a block diagram showing the configuration of the semiconductor device 20 included in the semiconductor system 1 according to an embodiment. The semiconductor device 20 may include a command generation circuit 310, an address generation circuit 320, a write clock buffer circuit 330, a frequency divider circuit 340, a data processing circuit 350, and a core circuit 360. You can.

커맨드생성회로(310)는 제6 패드(21) 및 제7 패드(22)에 연결될 수 있다. 커맨드생성회로(310)는 제7 패드(22)를 통해 입력되는 클럭(CLK)에 동기 되어 제6 패드(21)를 통해 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)를 토대로 내부커맨드(ICMD)를 생성할 수 있다. 커맨드생성회로(310)는 클럭(CLK)에 동기 되어 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)가 라이트동작을 수행하기 위한 로직레벨 조합일 때 내부커맨드(ICMD)를 생성할 수 있다. 커맨드생성회로(310)는 라이트동작을 수행하기 위한 내부커맨드(ICMD)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 동작을 수행하기 위한 다수의 내부커맨드를 생성하도록 구현될 수 있다.The command generation circuit 310 may be connected to the sixth pad 21 and the seventh pad 22. The command generation circuit 310 is synchronized with the clock (CLK) input through the seventh pad 22 and generates the first to Lth command addresses (CA<1:L>) input through the sixth pad 21. Based on this, an internal command (ICMD) can be created. The command generation circuit 310 generates an internal command (ICMD) when the first to Lth command addresses (CA<1:L>) input in synchronization with the clock (CLK) are a logic level combination for performing a write operation. can do. The command generation circuit 310 is implemented to generate an internal command (ICMD) for performing a write operation, but may be implemented to generate a plurality of internal commands for performing various operations depending on the embodiment.

어드레스생성회로(320)는 제6 패드(21) 및 제7 패드(22)에 연결될 수 있다. 어드레스생성회로(320)는 제7 패드(22)를 통해 입력되는 클럭(CLK)에 동기 되어 제6 패드(21)를 통해 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)를 토대로 제1 내지 제M 내부어드레(IADD<1:M>)를 생성할 수 있다. 어드레스생성회로(320)는 클럭(CLK)에 동기 되어 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제M 내부어드레(IADD<1:M>)를 생성할 수 있다. 제1 내지 제M 내부어드레(IADD<1:M>)는 "M"비트를 포함할 수 있고 제1 내지 제M 내부어드레(IADD<1:M>)의 비트 수 "M"은 양의 정수로 설정될 수 있다. The address generation circuit 320 may be connected to the sixth pad 21 and the seventh pad 22. The address generation circuit 320 is synchronized with the clock (CLK) input through the seventh pad 22 and generates the first to Lth command addresses (CA<1:L>) input through the sixth pad 21. Based on this, the first to M internal addresses (IADD<1:M>) can be generated. The address generation circuit 320 decodes the first to Lth command addresses (CA<1:L>) that are input in synchronization with the clock (CLK) and generates selectively enabled first to Mth internal addresses (IADD<1). :M>) can be created. The first to M internal addresses (IADD<1:M>) may include “M” bits, and the number of bits “M” of the first to M internal addresses (IADD<1:M>) is a positive integer. It can be set to .

라이트클럭버퍼회로(330)는 제8 패드(23) 및 제9 패드(24)에 연결될 수 있다. 라이트클럭버퍼회로(330)는 토글구간 동안 제8 패드(23)를 통해 입력된 라이트클럭(WCK)을 버퍼링하여 입력라이트클럭(I_WCK)을 생성할 수 있다. 라이트클럭버퍼회로(330)는 토글구간 동안 제9 패드(24)를 통해 입력된 반전라이트클럭(WCKB)을 버퍼링하여 반전입력라이트클럭(I_WCKB)을 생성할 수 있다. The light clock buffer circuit 330 may be connected to the eighth pad 23 and the ninth pad 24. The light clock buffer circuit 330 may generate an input write clock (I_WCK) by buffering the light clock (WCK) input through the eighth pad 23 during the toggle period. The write clock buffer circuit 330 may generate an inverted input write clock (I_WCKB) by buffering the inverted write clock (WCKB) input through the ninth pad 24 during the toggle period.

주파수분주회로(340)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 주파수를 분주하여 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 주파수분주회로(340)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 1/2 배 주파수를 갖고 순차적으로 발생하는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)의 위상은 각각 상이한 위상으로 생성될 수 있다. The frequency divider circuit 340 divides the frequencies of the input write clock (I_WCK) and the inverted input write clock (I_WCKB) into the first internal clock (ICLK), the second internal clock (QCLK), the third internal clock (IBCLK), and A fourth internal clock (QBCLK) can be generated. The frequency divider circuit 340 has a frequency of 1/2 the input write clock (I_WCK) and the inverted input write clock (I_WCKB) and sequentially generates a first internal clock (ICLK), a second internal clock (QCLK), and a second internal clock (ICLK). 3 internal clock (IBCLK) and fourth internal clock (QBCLK) can be generated. The phases of the first internal clock (ICLK), the second internal clock (QCLK), the third internal clock (IBCLK), and the fourth internal clock (QBCLK) may each be generated with different phases.

데이터처리회로(350)는 제10 패드(25)에 연결될 수 있다. 데이터처리회로(350)는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)에 동기 되어 제10 패드(25)를 통해 입력되는 제1 내지 제N 데이터(DATA<1:N>)를 토대로 제1 내지 제N 내부데이터(ID<1:N>)를 생성할 수 있다. 데이터처리회로(350)는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)에 동기 되어 직렬로 입력되는 제1 내지 제N 데이터(DATA<1:N>)의 비트들을 래치하고, 정렬하여 병렬로 생성되는 제1 내지 제N 내부데이터(ID<1:N>)를 생성할 수 있다. 예를 들어, 데이터처리회로(350)는 제1 내부클럭(ICLK)의 라이징에지에 입력되는 제1 데이터(DATA<1>)를 래치하고, 제2 내부클럭(QCLK)의 라이징에지에 입력되는 제2 데이터(DATA<2>)를 래치하며, 제3 내부클럭(IBCLK)의 라이징에지에 입력되는 제3 데이터(DATA<3>)를 래치하고, 제4 내부클럭(QBCLK)의 라이징에지에 입력되는 제4 데이터(DATA<4>)를 래치할 수 있다. 데이터처리회로(350)는 래치된 제1 내지 제4 데이터(DATA<1:4>)를 정렬하여 동일한 시점에 병렬로 생성되는 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다. The data processing circuit 350 may be connected to the tenth pad 25. The data processing circuit 350 is synchronized with the first internal clock (ICLK), second internal clock (QCLK), third internal clock (IBCLK), and fourth internal clock (QBCLK) and inputs through the tenth pad (25). The first to Nth internal data (ID<1:N>) can be generated based on the first to Nth data (DATA<1:N>). The data processing circuit 350 is synchronized with the first internal clock (ICLK), the second internal clock (QCLK), the third internal clock (IBCLK), and the fourth internal clock (QBCLK) and inputs the first to Nth signals in series. The bits of the data (DATA<1:N>) can be latched and aligned to generate first to Nth internal data (ID<1:N>) generated in parallel. For example, the data processing circuit 350 latches the first data (DATA<1>) input to the rising edge of the first internal clock (ICLK), and latches the first data (DATA<1>) input to the rising edge of the second internal clock (QCLK). Latch the second data (DATA<2>), latch the third data (DATA<3>) input to the rising edge of the third internal clock (IBCLK), and latch the third data (DATA<3>) input to the rising edge of the fourth internal clock (QBCLK). The fourth input data (DATA<4>) can be latched. The data processing circuit 350 sorts the latched first to fourth data (DATA<1:4>) to generate first to fourth internal data (ID<1:4>) generated in parallel at the same time. can do.

코어회로(360)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(360)는 내부커맨드(ICMD) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 토대로 다수의 메모리셀(미도시) 중 선택되는 메모리셀(미도시)에 제1 내지 제N 내부데이터(ID<1:N>)를 저장할 수 있다. 코어회로(360)는 라이트동작을 수행하도록 구현되어 있지만 실시예에 따라 액티브동작, 리드동작, 프리차지동작 및 리프레쉬동작 등을 수행하도록 구현될 수 있다. The core circuit 360 may be implemented as a general memory circuit including a plurality of memory cells (not shown). The core circuit 360 connects the first to M memory cells (not shown) selected from a plurality of memory cells (not shown) based on the internal command (ICMD) and the first to M internal addresses (IADD<1:M>). The Nth internal data (ID<1:N>) can be saved. The core circuit 360 is implemented to perform a write operation, but depending on the embodiment, it may be implemented to perform an active operation, a read operation, a precharge operation, and a refresh operation.

도 6을 참고하여 다양한 실시예에 따른 반도체시스템에서 라이트클럭 및 반전라이트클럭을 생성하는 동작을 설명하면 다음과 같다. The operation of generating a write clock and an inverted write clock in a semiconductor system according to various embodiments will be described with reference to FIG. 6 as follows.

우선, 반도체시스템에서 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성하는 노멀동작(Normal)을 설명하면 다음과 같다.First, the normal operation of generating a write clock (WCK) and an inverted write clock (WCKB) in a semiconductor system is explained as follows.

제1 구간(P1)에서 반도체시스템의 컨트롤러는 라이트클럭(WCK)을 접지전압(VSS) 레벨로 고정하고, 반전라이트클럭(WCKB)을 전원전압(VDD) 레벨로 고정하여 출력한다. 제1 구간(P1)은 컨트롤러에서 라이트동작을 수행하기 위한 데이터가 출력되기 이전의 구간으로 설정된다.In the first section (P1), the controller of the semiconductor system fixes the write clock (WCK) to the ground voltage (VSS) level and outputs the inverted write clock (WCKB) by fixing it to the power supply voltage (VDD) level. The first section (P1) is set as a section before data for performing a write operation is output from the controller.

제2 구간(P2)에서 반도체시스템의 컨틀롤러는 전원전압(VDD) 레벨부터 접지전압(VSS) 레벨까지 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 출력한다. 제2 구간(P2)에서 반도체시스템의 반도체장치는 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)에 동기 되어 컨트롤러에서 출력되는 데이터를 래치하고 정렬하여 저장한다. 제2 구간(P2)은 컨트롤러에서 출력되는 데이터를 저장하는 라이트동작 구간으로 설정된다. In the second section (P2), the controller of the semiconductor system outputs a write clock (WCK) and an inverted write clock (WCKB) that are periodically toggled from the power supply voltage (VDD) level to the ground voltage (VSS) level. In the second section (P2), the semiconductor device of the semiconductor system latches, sorts, and stores data output from the controller in synchronization with the periodically toggled write clock (WCK) and inverted write clock (WCKB). The second section (P2) is set as a light operation section that stores data output from the controller.

반도체시스템에서 라이트클럭을 생성하는 노멀동작(Normal)을 수행하는 경우 제2 구간(P2)의 시작점에서 채널의 반사(Reflection) 및 왜곡(Distortion) 등에 의해 채널의 ISI(Inter Symbol Interface) 현상이 발생하여 데이터를 래치하는 동작에 불량을 유발할 수 있다. When performing the normal operation of generating a light clock in a semiconductor system, the ISI (Inter Symbol Interface) phenomenon of the channel occurs due to reflection and distortion of the channel at the starting point of the second section (P2). This may cause defects in the data latch operation.

다음으로, 반도체시스템에서 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성하는 주파수조절동작(Half Rate)을 설명하면 다음과 같다.Next, the frequency adjustment operation (Half Rate) that generates the write clock (WCK) and reverse write clock (WCKB) in the semiconductor system is explained as follows.

제1 구간(P1)에서 반도체시스템의 컨트롤러는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)이 토글링하는 주파수의 1/2배(Half Rate)의 주파수를 갖는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 출력한다. 제1 구간(P1)은 컨트롤러에서 라이트동작을 수행하기 위한 데이터가 출력되기 이전의 구간으로 설정된다. In the first section (P1), the controller of the semiconductor system operates the light clock (WCK) and reverse light with a frequency of 1/2 times (Half Rate) the frequency at which the light clock (WCK) and reverse light clock (WCKB) toggle. Outputs clock (WCKB). The first section (P1) is set as a section before data for performing a write operation is output from the controller.

제2 구간(P2)에서 반도체시스템의 컨틀롤러는 전원전압(VDD) 레벨부터 접지전압(VSS) 레벨까지 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 출력한다. 제2 구간(P2)에서 반도체시스템의 반도체장치는 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)에 동기 되어 컨트롤러에서 출력되는 데이터를 래치하고 정렬하여 저장한다. 제2 구간(P2)은 컨트롤러에서 출력되는 데이터를 저장하는 라이트동작 구간으로 설정된다. In the second section (P2), the controller of the semiconductor system outputs a write clock (WCK) and an inverted write clock (WCKB) that are periodically toggled from the power supply voltage (VDD) level to the ground voltage (VSS) level. In the second section (P2), the semiconductor device of the semiconductor system latches, sorts, and stores data output from the controller in synchronization with the periodically toggled write clock (WCK) and inverted write clock (WCKB). The second section (P2) is set as a light operation section that stores data output from the controller.

반도체시스템에서 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성하는 주파수조절동작(Half Rate)을 수행하는 경우 노멀동작(Normal) 보다 채널의 ISI(Inter Symbol Interface) 현상은 감소하지만 여전히 제2 구간(P2)의 시작점에서 채널의 반사(Reflection) 및 왜곡(Distortion) 등에 의해 채널의 ISI(Inter Symbol Interface) 현상이 발생하여 데이터를 래치하는 동작에 불량을 유발할 수 있다. When a semiconductor system performs a frequency adjustment operation (Half Rate) that generates a write clock (WCK) and an inverted write clock (WCKB), the ISI (Inter Symbol Interface) phenomenon of the channel is reduced compared to normal operation (Normal operation), but it is still the second At the starting point of the section P2, the ISI (Inter Symbol Interface) phenomenon of the channel may occur due to channel reflection and distortion, which may cause defects in the data latch operation.

다음으로, 본 발명의 일 실시예에 따른 반도체시스템(1)에서 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성하는 프리레벨조절동작(Pre Level)을 설명하면 다음과 같다.Next, the pre-level adjustment operation (Pre Level) for generating the write clock (WCK) and the inverted write clock (WCKB) in the semiconductor system 1 according to an embodiment of the present invention will be described as follows.

제1 구간(P1)에서 반도체시스템의 컨트롤러는 채널의 특성을 반영하여 라이트클럭(WCK)의 전압 레벨을 접지전압(VSS) 레벨보다 증가(+△한 제1 설정레벨로 생성하고, 반전라이트클럭(WCKB)의 전압 레벨을 전원전압(VDD) 레벨보다 감소(-△한 제2 설정레벨로 생성하여 출력한다. 제1 구간(P1)은 컨트롤러에서 라이트동작을 수행하기 위한 데이터가 출력되기 이전의 구간으로 설정된다. 제1 구간(P1)에서 라이트클럭(WCK)이 제1 설정레벨로 생성되고 반전라이트클럭(WCKB)이 제2 설정레벨로 생성되는 구간은 프리레벨구간으로 설정된다. 여기서, 접지전압(VSS) 레벨보다 증가(+△한 제1 설정레벨의 전압레벨과 전원전압(VDD) 레벨보다 감소(-△한 제2 설정레벨의 전압레벨은 실시예에 따라 다양한 전압레벨을 갖도록 설정될 수 있다. 또한, 증가(+△의 전압레벨과 감소(-△의 전압레벨은 서로 상이한 전압레벨일 수 있다. 예를 들어, 증가(+△한 전압레벨이 +20mV일 때 감소(-△)의 전압레벨은 -10mV일 수 있다. In the first section (P1), the controller of the semiconductor system reflects the characteristics of the channel and generates the voltage level of the write clock (WCK) as a first set level that is higher (+△) than the ground voltage (VSS) level and inverts the write clock. The voltage level of (WCKB) is generated and output as a second set level that is lower (-△) than the power supply voltage (VDD) level. The first section (P1) is before the data for performing the write operation is output from the controller. The section in which the write clock (WCK) is generated at the first setting level and the reverse write clock (WCKB) is generated at the second setting level in the first section (P1) is set as the free level section. The voltage level of the first set level, which is increased (+△) compared to the ground voltage (VSS) level, and the voltage level of the second set level, which is decreased (-△), is set to have various voltage levels depending on the embodiment. In addition, the voltage level of increase (+△) and the voltage level of decrease (-△ may be different voltage levels. For example, when the voltage level of increase (+△) is +20mV, the voltage level of decrease (-△ )'s voltage level may be -10mV.

한편, 프리레벨조절동작(Pre Level)에서 라이트클럭(WCK)의 전압 레벨을 접지전압(VSS) 레벨보다 증가(+△한 제1 설정레벨로 생성하고, 반전라이트클럭(WCKB)의 전압 레벨을 전원전압(VDD) 레벨보다 감소(-△한 제2 설정레벨로 생성하여 출력하도록 구현되어 있지만, 실시예에 따라 라이트클럭(WCK)의 전압 레벨을 전원전압(VDD) 레벨보다 감소한(-△한 제1 설정레벨로 생성하고, 반전라이트클럭(WCKB)의 전압 레벨을 접지전압(VSS) 레벨보다 증가(+△한 제2 설정레벨로 생성하여 출력하도록 구현될 수 있다. 또한, 프리레벨조절동작(Pre Level)에서 라이트클럭(WCK)의 전압 레벨을 접지전압(VSS)에 근접한 전압 레벨을 갖는 제1 설정레벨로 생성하고, 반전라이트클럭(WCKB)의 전압 레벨을 전원전압(VDD)에 근접한 전압 레벨을 갖는 제2 설정레벨로 생성하도록 구현될 수 있다.Meanwhile, in the pre-level control operation (Pre Level), the voltage level of the light clock (WCK) is generated as a first set level that is increased (+△) higher than the ground voltage (VSS) level, and the voltage level of the inverted light clock (WCKB) is increased. It is implemented to generate and output a second set level that is lower (-△) than the power supply voltage (VDD) level, but depending on the embodiment, the voltage level of the write clock (WCK) is lower (-△) than the power supply voltage (VDD) level. It can be implemented to generate and output a first set level, and generate and output a second set level that increases the voltage level of the inverted write clock (WCKB) to the ground voltage (VSS) level (+△). In addition, the pre-level adjustment operation In (Pre Level), the voltage level of the write clock (WCK) is generated as the first set level with a voltage level close to the ground voltage (VSS), and the voltage level of the inverted write clock (WCKB) is generated as a first set level with a voltage level close to the power supply voltage (VDD). It may be implemented to generate a second set level having a voltage level.

제2 구간(P2)에서 반도체시스템의 컨틀롤러는 전원전압(VDD) 레벨부터 접지전압(VSS) 레벨까지 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 출력한다. 제2 구간(P2)에서 반도체시스템의 반도체장치는 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)에 동기 되어 컨트롤러에서 출력되는 데이터를 래치하고 정렬하여 저장한다. 제2 구간(P2)은 컨트롤러에서 출력되는 데이터를 저장하는 라이트동작 구간으로 설정된다. 제2 구간(P2)은 라이트클럭(WCK) 및 반전라이트클럭(WCKB)이 주기적으로 토글링하는 토글구간으로 설정된다. In the second section (P2), the controller of the semiconductor system outputs a write clock (WCK) and an inverted write clock (WCKB) that are periodically toggled from the power supply voltage (VDD) level to the ground voltage (VSS) level. In the second section (P2), the semiconductor device of the semiconductor system latches, sorts, and stores data output from the controller in synchronization with the periodically toggled write clock (WCK) and inverted write clock (WCKB). The second section (P2) is set as a light operation section that stores data output from the controller. The second section (P2) is set as a toggle section in which the write clock (WCK) and the reverse write clock (WCKB) toggle periodically.

반도체시스템(1)에서 라이트클럭을 생성하는 프리레벨조절동작(Pre Level)을 수행하는 경우 제2 구간(P2)의 시작점에서 채널의 반사(Reflection) 및 왜곡(Distortion)을 방지하여 채널의 ISI(Inter Symbol Interface) 현상을 감소할 수 있다. When performing a pre-level adjustment operation (Pre Level) to generate a light clock in the semiconductor system (1), reflection and distortion of the channel are prevented at the starting point of the second section (P2), and the ISI (ISI) of the channel is prevented. Inter Symbol Interface) phenomenon can be reduced.

본 발명의 반도체시스템(1)은 라이트클럭(WCK)의 프리레벨조절동작(Pre Level)을 수행하도록 구현되어 있지만 실시예에 따라 컨트롤러(10)와 반도체장치(20)를 동기화하기 위한 클럭신호(clock)의 프리레벨조절동작(Pre Level)을 수행하도록 구현될 수 있다.The semiconductor system 1 of the present invention is implemented to perform a pre-level adjustment operation (Pre Level) of the light clock (WCK), but depending on the embodiment, a clock signal ( It can be implemented to perform a pre-level adjustment operation (Pre Level) of the clock.

이와 같은 본 발명의 일 실시예에 따른 반도체시스템(1)은 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성함으로써 채널의 ISI(Inter Symbol Interface)을 감소할 수 있다. 반도체시스템(1)은 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성함으로써 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 안정적으로 생성할 수 있다. 반도체시스템(1)은 프리레벨조절동작을 수행한 이후 안정적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)에 동기 되어 데이터(DATA)를 입출력함으로써 안정적인 데이터 입출력동작을 수행할 수 있다. The semiconductor system 1 according to an embodiment of the present invention generates a write clock (WCK) and a reverse write clock (WCKB) at a set level in accordance with the characteristic information of the channel during the pre-level period, and then periodically during the toggle period. The Inter Symbol Interface (ISI) of the channel can be reduced by generating a toggling write clock (WCK) and an inverted write clock (WCKB). The semiconductor system (1) generates the light clock (WCK) and inverted light clock (WCKB) at a set level according to the characteristic information of the channel during the pre-level section, and then periodically toggles the light clock (WCK) and inverted light clock (WCKB) during the toggle section. By generating the light clock (WCKB), the light clock (WCK) and reverse write clock (WCKB) can be reliably generated. The semiconductor system 1 can perform stable data input/output operations by inputting and outputting data in synchronization with the stably toggled write clock (WCK) and inverted write clock (WCKB) after performing the pre-level control operation. .

도 7은 본 발명의 다른 실시예에 따른 반도체시스템(2)의 구성을 도시한 블럭도이다. 도 7에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체시스템(2)은 컨트롤러(30) 및 반도체장치(40)를 포함할 수 있다. 컨트롤러(30)와 반도체장치(40)는 채널(CH2)을 통해 연결될 수 있다. Figure 7 is a block diagram showing the configuration of a semiconductor system 2 according to another embodiment of the present invention. As shown in FIG. 7, the semiconductor system 2 according to another embodiment of the present invention may include a controller 30 and a semiconductor device 40. The controller 30 and the semiconductor device 40 may be connected through a channel (CH2).

채널(CH2)은 컨트롤러(30)에 연결되는 제1 패드(31), 제2 패드(32), 제3 패드(33), 제4 패드(34), 제5 패드(35) 및 제6 패드(36)를 포함할 수 있다. 채널(CH2)은 반도체장치(40)에 연결되는 제7 패드(41), 제8 패드(42), 제9 패드(43), 제10 패드(44), 제11 패드(45) 및 제12 패드(46)를 포함할 수 있다. 채널(CH2)은 제1 패드(31)와 제7 패드(41) 사이에 연결되는 제1 전송라인(L31), 제2 패드(32)와 제8 패드(42) 사이에 연결되는 제2 전송라인(L32), 제3 패드(33)와 제9 패드(43) 사이에 연결되는 제3 전송라인(L33), 제4 패드(34)와 제10 패드(44) 사이에 연결되는 제4 전송라인(L34), 제5 패드(35)와 제11 패드(45) 사이에 연결되는 제5 전송라인(L35) 및 제6 패드(36)와 제12 패드(46) 사이에 연결되는 제6 전송라인(L36)을 포함할 수 있다. The channel (CH2) includes the first pad 31, the second pad 32, the third pad 33, the fourth pad 34, the fifth pad 35, and the sixth pad connected to the controller 30. (36) may be included. The channel CH2 includes the seventh pad 41, eighth pad 42, ninth pad 43, 10th pad 44, 11th pad 45, and 12th pad connected to the semiconductor device 40. It may include a pad 46. The channel (CH2) is a first transmission line (L31) connected between the first pad 31 and the seventh pad 41, and a second transmission line connected between the second pad 32 and the eighth pad 42. Line L32, a third transmission line L33 connected between the third pad 33 and the ninth pad 43, and a fourth transmission line connected between the fourth pad 34 and the tenth pad 44. Line L34, the fifth transmission line L35 connected between the fifth pad 35 and the eleventh pad 45, and the sixth transmission line connected between the sixth pad 36 and the twelfth pad 46. It may include line (L36).

컨트롤러(30)는 제1 패드(31)와 제7 패드(41) 사이에 연결되는 제1 전송라인(L31)을 통해 커맨드어드레스(CA)를 반도체장치(40)로 출력할 수 있다. 컨트롤러(30)는 제2 패드(32)와 제8 패드(42) 사이에 연결되는 제2 전송라인(L32)을 통해 클럭(CLK)을 반도체장치(40)로 출력할 수 있다. 컨트롤러(30)는 제3 패드(33)와 제9 패드(43) 사이에 연결되는 제3 전송라인(L33)을 통해 라이트클럭(WCK)을 반도체장치(40)로 출력할 수 있다. 컨트롤러(30)는 제4 패드(44)와 제10 패드(44) 사이에 연결되는 제4 전송라인(L34)을 통해 반전라이트클럭(WCKB)을 반도체장치(40)로 출력할 수 있다. 컨트롤러(30)는 제5 패드(45)와 제11 패드(45) 사이에 연결되는 제5 전송라인(L35)을 통해 데이터(DATA)를 반도체장치(40)로 출력할 수 있다. 컨트롤러(30)는 제6 패드(46)와 제12 패드(46) 사이에 연결되는 제6 전송라인(L36)을 통해 반도체장치(40)로부터 코드신호(CODE)를 수신할 수 있다.The controller 30 may output a command address (CA) to the semiconductor device 40 through the first transmission line L31 connected between the first pad 31 and the seventh pad 41. The controller 30 may output the clock CLK to the semiconductor device 40 through the second transmission line L32 connected between the second pad 32 and the eighth pad 42. The controller 30 may output a write clock (WCK) to the semiconductor device 40 through the third transmission line (L33) connected between the third pad 33 and the ninth pad 43. The controller 30 may output the inverted write clock (WCKB) to the semiconductor device 40 through the fourth transmission line (L34) connected between the fourth pad 44 and the tenth pad 44. The controller 30 may output data (DATA) to the semiconductor device 40 through the fifth transmission line L35 connected between the fifth pad 45 and the eleventh pad 45. The controller 30 may receive the code signal CODE from the semiconductor device 40 through the sixth transmission line L36 connected between the sixth pad 46 and the twelfth pad 46.

커맨드어드레스(CA)는 반도체장치(40)의 동작을 제어하기 위한 커맨드 및 어드레스를 포함하는 다수의 비트로 설정될 수 있다. 클럭(CLK)은 컨트롤러(30)와 반도체장치(40)를 동기화시키기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 라이트클럭(WCK) 및 반전라이트클럭(WCKB)은 데이터(DATA)를 래치하기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 데이터(DATA)는 다수의 비트를 포함하는 일반적은 데이터로 설정될 수 있다. 코드신호(CODE)는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)의 토글링 횟수를 감지하여 채널(CH2)의 특성 정보를 포함하는 신호로 설정될 수 있다. The command address (CA) may be set to a plurality of bits including commands and addresses for controlling the operation of the semiconductor device 40. The clock CLK may be set as a signal that is toggled periodically to synchronize the controller 30 and the semiconductor device 40. Write clock (WCK) and reverse write clock (WCKB) can be set as signals that are toggled periodically to latch data (DATA). Data (DATA) can be set as general data including a number of bits. The code signal (CODE) can be set as a signal containing characteristic information of the channel (CH2) by detecting the number of toggling times of the write clock (WCK) and the inverted write clock (WCKB).

컨트롤러(30)는 라이트클럭생성회로(430)를 포함할 수 있다. The controller 30 may include a light clock generation circuit 430.

라이트클럭생성회로(430)는 프리레벨구간 동안 인에이블신호(도 8의 PREN) 및 코드신호(CODE)를 토대로 제1 설정레벨을 갖는 라이트클럭(WCK)과 제2 설정레벨을 갖는 반전라이트클럭(WCKB)을 채널(CH2)을 통해 출력할 수 있다. 라이트클럭생성회로(430)는 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 채널(CH2)을 통해 출력할 수 있다. 제1 설정레벨은 접지전압(도 3의 VSS)보다 높은 전압레벨로 설정되고, 제2 설정레벨은 전원전압(도 3의 VDD)보다 낮은 전압레벨로 설정될 수 있다. 라이트클럭(WCK)과 반전라이트클럭(WCKB)은 토글구간 동안 서로 반대 위상으로 생성될 수 있다. The light clock generation circuit 430 generates a light clock (WCK) with a first set level and an inverted light clock with a second set level based on the enable signal (PREN in FIG. 8) and the code signal (CODE) during the pre-level section. (WCKB) can be output through channel (CH2). The light clock generation circuit 430 can output a light clock (WCK) and an inverted write clock (WCKB) that are periodically toggled during the toggle period through a channel (CH2). The first set level may be set to a voltage level higher than the ground voltage (VSS in FIG. 3), and the second set level may be set to a voltage level lower than the power supply voltage (VDD in FIG. 3). Light clock (WCK) and reverse light clock (WCKB) may be generated with opposite phases to each other during the toggle period.

컨트롤러(30)는 채널(CH2)의 특성 정보를 포함하는 코드신호(CODE)를 토대로 프리레벨구간 동안 제1 설정레벨을 갖는 라이트클럭(WCK)과 제2 설정레벨을 갖는 반전라이트클럭(WCKB)을 반도체장치(40)로 출력할 수 있다. 컨트롤러(30)는 채널(CH2)의 특성 정보를 포함하는 코드신호(CODE)를 토대로 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 반도체장치(40)로 출력할 수 있다. The controller 30 generates a write clock (WCK) with a first set level and an inverted write clock (WCKB) with a second set level during the pre-level period based on the code signal (CODE) including the characteristic information of the channel (CH2). can be output to the semiconductor device 40. The controller 30 outputs a write clock (WCK) and an inverted write clock (WCKB) that are periodically toggled during the toggle period based on the code signal (CODE) containing the characteristic information of the channel (CH2) to the semiconductor device 40. can do.

반도체장치(40)는 라이트클럭버퍼회로(530) 및 감지회로(540)를 포함할 수 있다. The semiconductor device 40 may include a write clock buffer circuit 530 and a detection circuit 540.

라이트클럭버퍼회로(530)는 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 입력 받을 수 있다. 라이트클럭버퍼회로(530)는 토글구간 동안 입력된 라이트클럭(WCK)과 반전라이트클럭(WCKB)을 버퍼링하여 데이터(DATA)를 래치하기 위한 회로로 전달할 수 있다. The write clock buffer circuit 530 can receive a write clock (WCK) and an inverted write clock (WCKB). The write clock buffer circuit 530 can buffer the write clock (WCK) and the inverted write clock (WCKB) input during the toggle period and transfer them to a circuit for latching data (DATA).

감지회로(540)는 토글구간 동안 입력된 라이트클럭(WCK)과 반전라이트클럭(WCKB)의 토글링 횟수를 감지하여 코드신호(CODE)를 생성하고, 코드신호(CODE)를 채널(CH2)을 통해 출력할 수 있다. The detection circuit 540 generates a code signal (CODE) by detecting the number of toggles of the light clock (WCK) and the reverse light clock (WCKB) input during the toggle period, and transmits the code signal (CODE) to the channel (CH2). It can be printed through.

반도체장치(40)는 클럭(CLK)에 동기 되어 입력되는 커맨드어드레스(CA)를 토대로 라이트동작을 수행할 수 있다. 반도체장치(40)는 라이트동작에서 토글구간 동안 라이트클럭(WCK)과 반전라이트클럭(WCKB)에 동기 되어 데이터(DATA)를 래치할 수 있다. 반도체장치(40)는 라이트동작에서 래치된 데이터(DATA)를 저장할 수 있다. 반도체장치(40)는 토글구간 동안 입력된 라이트클럭(WCK)과 반전라이트클럭(WCKB)의 토글링 횟수를 감지하여 채널(CH2)의 특성 정보를 포함하는 코드신호(CODE)를 컨트롤러(30)로 출력할 수 있다. The semiconductor device 40 can perform a write operation based on the command address (CA) input in synchronization with the clock (CLK). The semiconductor device 40 can latch data (DATA) in synchronization with the write clock (WCK) and the reverse write clock (WCKB) during the toggle period in the write operation. The semiconductor device 40 can store latched data (DATA) during a write operation. The semiconductor device 40 detects the number of toggles of the write clock (WCK) and the inverted write clock (WCKB) input during the toggle period and sends a code signal (CODE) containing characteristic information of the channel (CH2) to the controller 30. It can be output as .

도 8은 반도체시스템(2)에 포함된 컨트롤러(30)의 일 실시예에 따른 구성을 도시한 블럭도이다. 컨트롤러(30)는 동작제어회로(410), 라이트클럭제어회로(420), 라이트클럭생성회로(430) 및 데이터생성회로(440)를 포함할 수 있다. FIG. 8 is a block diagram showing the configuration of the controller 30 included in the semiconductor system 2 according to one embodiment. The controller 30 may include an operation control circuit 410, a write clock control circuit 420, a write clock generation circuit 430, and a data generation circuit 440.

동작제어회로(410)는 제1 패드(31)와 제2 패드(32)에 연결될 수 있다. 동작제어회로(410)는 라이트동작을 수행하기 위한 제1 내지 제L 커맨드어드레스(CA<1:L>)를 제1 패드(31)를 통해 출력할 수 있다. 제어회로(410)는 주기적으로 토글링되는 클럭(CLK)을 제2 패드(32)를 통해 출력할 수 있다. 제1 내지 제L 커맨드어드레스(CA<1:L>)는 "L"비트를 포함할 수 있고 제1 내지 제L 커맨드어드레스(CA<1:L>)의 비트 수 "L"은 양의 정수로 설정될 수 있다.The operation control circuit 410 may be connected to the first pad 31 and the second pad 32. The operation control circuit 410 may output the first to Lth command addresses (CA<1:L>) for performing a write operation through the first pad 31. The control circuit 410 may output a periodically toggled clock (CLK) through the second pad 32. The first to Lth command addresses (CA<1:L>) may include “L” bits, and the bit number “L” of the first to Lth command addresses (CA<1:L>) is a positive integer. It can be set to .

라이트클럭제어회로(420)는 프리레벨구간 동안 로직하이레벨로 발생하는 인에이블신호(PREN)를 생성할 수 있다. 라이트클럭제어회로(420)는 프리레벨구간 동안 접지전압(도 3의 VSS) 레벨로 생성되는 전치라이트클럭(PWCK)과 전원전압(도 3의 VDD) 레벨로 생성되는 전치반전라이트클럭(PWCKB)을 생성할 수 있다. 라이트클럭제어회로(420)는 토글구간 동안 주기적으로 토글링되는 전치라이트클럭(PWCK) 및 전치반전라이트클럭(PWCKB)을 생성할 수 있다. 전치라이트클럭(PWCK) 및 전치반전라이트클럭(PWCKB)은 토글구간 동안 전원전압(도 3의 VDD)과 접지전압(도 3의 VSS) 사이의 전압 레벨로 토글링될 수 있다. The light clock control circuit 420 may generate an enable signal (PREN) that occurs at a logic high level during the pre-level section. The write clock control circuit 420 includes a pre-write clock (PWCK) generated at the ground voltage (VSS in FIG. 3) level and a pre-reverse write clock (PWCKB) generated at the power voltage (VDD in FIG. 3) level during the pre-level section. can be created. The write clock control circuit 420 may generate a preset write clock (PWCK) and a preset write clock (PWCKB) that are toggled periodically during the toggle period. The pre-write clock (PWCK) and pre-reverse write clock (PWCKB) can be toggled to a voltage level between the power supply voltage (VDD in FIG. 3) and the ground voltage (VSS in FIG. 3) during the toggle period.

라이트클럭생성회로(430)는 레벨구동회로(431) 및 전송회로(432)를 포함할 수 있다. The light clock generation circuit 430 may include a level driving circuit 431 and a transmission circuit 432.

레벨구동회로(431)는 제3 패드(33)와 제4 패드(34)에 연결될 수 있다. 레벨구동회로(431)는 프리레벨구간 동안 인에이블신호(PREN)를 토대로 제3 패드(33)를 구동할 수 있다. 레벨구동회로(431)는 프리레벨구간 동안 인에이블신호(PREN)를 토대로 제4 패드(34)를 구동할 수 있다. 레벨구동회로(431)는 도 3에 도시된 레벨구동회로(131)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. The level driving circuit 431 may be connected to the third pad 33 and the fourth pad 34. The level driving circuit 431 may drive the third pad 33 based on the enable signal PREN during the pre-level period. The level driving circuit 431 may drive the fourth pad 34 based on the enable signal PREN during the pre-level period. Since the level driving circuit 431 is implemented with the same circuit as the level driving circuit 131 shown in FIG. 3 and performs the same operation, detailed description will be omitted.

전송회로(432)는 제3 패드(33), 제4 패드(34) 및 제6 패드(36)에 연결될 수 있다. 전송회로(432)는 프리레벨구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제3 패드(33)를 구동할 수 있다. 전송회로(432)는 프리레벨구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제4 패드(34)를 구동할 수 있다. 전송회로(432)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제3 패드(33)를 구동할 수 있다. 전송회로(432)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제4 패드(34)를 구동할 수 있다. 전송회로(432)는 도 4에 도시된 전송회로(132)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. The transmission circuit 432 may be connected to the third pad 33, fourth pad 34, and sixth pad 36. The transmission circuit 432 transmits the preset write clock (PWCK), the preset write clock (PWCKB), and the first to fourth code signals (CODE<1:4>) input through the sixth pad 36 during the pre-level section. Based on this, the third pad 33 can be driven. The transmission circuit 432 transmits the preset write clock (PWCK), the preset write clock (PWCKB), and the first to fourth code signals (CODE<1:4>) input through the sixth pad 36 during the pre-level section. Based on this, the fourth pad 34 can be driven. The transmission circuit 432 transmits the preset write clock (PWCK), the preset write clock (PWCKB), and the first to fourth code signals (CODE<1:4>) input through the sixth pad 36 during the toggle period. Based on this, the third pad 33 can be driven. The transmission circuit 432 transmits the preset write clock (PWCK), the preset write clock (PWCKB), and the first to fourth code signals (CODE<1:4>) input through the sixth pad 36 during the toggle period. Based on this, the fourth pad 34 can be driven. Since the transmission circuit 432 is implemented with the same circuit as the transmission circuit 132 shown in FIG. 4 and performs the same operation, detailed description is omitted.

라이트클럭생성회로(430)는 제3 패드(33), 제4 패드(34) 및 제6 패드(36)에 연결될 수 있다. 라이트클럭생성회로(430)는 프리레벨구간 동안 인에이블신호(PREN), 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제1 설정레벨을 갖는 라이트클럭(WCK)을 제3 패드(33)를 통해 출력할 수 있다. 라이트클럭생성회로(430)는 프리레벨구간 동안 인에이블신호(PREN), 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 제2 설정레벨을 갖는 반전라이트클럭(WCKB)을 제4 패드(44)를 통해 출력할 수 있다. 라이트클럭생성회로(430)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 주기적으로 토글링되는 라이트클럭(WCK)을 제3 패드(33)를 통해 출력할 수 있다. 라이트클럭생성회로(430)는 토글구간 동안 전치라이트클럭(PWCK), 전치반전라이트클럭(PWCKB) 및 제6 패드(36)를 통해 입력되는 제1 내지 제4 코드신호(CODE<1:4>)를 토대로 주기적으로 토글링되는 반전라이트클럭(WCKB)을 제4 패드(34)를 통해 출력할 수 있다. The light clock generation circuit 430 may be connected to the third pad 33, fourth pad 34, and sixth pad 36. The write clock generation circuit 430 generates the first to fourth codes input through the enable signal (PREN), pre-write clock (PWCK), pre-reverse write clock (PWCKB), and sixth pad 36 during the pre-level section. Based on the signal (CODE<1:4>), a light clock (WCK) having a first set level can be output through the third pad 33. The write clock generation circuit 430 generates the first to fourth codes input through the enable signal (PREN), pre-write clock (PWCK), pre-reverse write clock (PWCKB), and sixth pad 36 during the pre-level section. Based on the signal (CODE<1:4>), an inverted write clock (WCKB) having a second set level can be output through the fourth pad 44. The write clock generation circuit 430 generates the first to fourth code signals (CODE<1:4>) input through the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and the sixth pad 36 during the toggle period. ) A light clock (WCK) that is toggled periodically based on can be output through the third pad 33. The write clock generation circuit 430 generates the first to fourth code signals (CODE<1:4>) input through the pre-write clock (PWCK), pre-reverse write clock (PWCKB), and the sixth pad 36 during the toggle period. ) A reversed write clock (WCKB) that is toggled periodically based on can be output through the fourth pad 34.

데이터생성회로(440)는 제5 패드(35)에 연결될 수 있다. 데이터생성회로(440)는 라이트동작을 수행하기 위한 제1 내지 제N 데이터(DATA<1:N>)를 제5 패드(35)를 통해 출력할 수 있다. 제1 내지 제N 데이터(DATA<1:N>)는 "N"비트를 포함할 수 있고 제1 내지 제N 데이터(DATA<1:N>)의 비트 수 "N"은 양의 정수로 설정될 수 있다. The data generation circuit 440 may be connected to the fifth pad 35. The data generation circuit 440 may output first to Nth data (DATA<1:N>) for performing a write operation through the fifth pad 35. The first to Nth data (DATA<1:N>) may include “N” bits, and the number of bits “N” of the first to Nth data (DATA<1:N>) is set to a positive integer. It can be.

도 9는 반도체시스템(2)에 포함된 반도체장치(40)의 일 실시예에 따른 구성을 도시한 블럭도이다. 반도체장치(40)는 커맨드생성회로(510), 어드레스생성회로(520), 라이트클럭버퍼회로(530), 감지회로(540), 주파수분주회로(550), 데이터처리회로(560) 및 코어회로(570)를 포함할 수 있다. FIG. 9 is a block diagram showing the configuration of the semiconductor device 40 included in the semiconductor system 2 according to one embodiment. The semiconductor device 40 includes a command generation circuit 510, an address generation circuit 520, a write clock buffer circuit 530, a detection circuit 540, a frequency divider circuit 550, a data processing circuit 560, and a core circuit. It may include (570).

커맨드생성회로(510)는 제7 패드(41) 및 제8 패드(42)에 연결될 수 있다. 커맨드생성회로(510)는 제8 패드(42)를 통해 입력되는 클럭(CLK)에 동기 되어 제7 패드(41)를 통해 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)를 토대로 내부커맨드(ICMD)를 생성할 수 있다. 커맨드생성회로(510)는 클럭(CLK)에 동기 되어 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)가 라이트동작을 수행하기 위한 로직레벨 조합일 때 내부커맨드(ICMD)를 생성할 수 있다. 커맨드생성회로(510)는 라이트동작을 수행하기 위한 내부커맨드(ICMD)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 동작을 수행하기 위한 다수의 내부커맨드를 생성하도록 구현될 수 있다.The command generation circuit 510 may be connected to the seventh pad 41 and the eighth pad 42. The command generation circuit 510 is synchronized with the clock (CLK) input through the eighth pad 42 and generates the first to Lth command addresses (CA<1:L>) input through the seventh pad 41. Based on this, an internal command (ICMD) can be created. The command generation circuit 510 generates an internal command (ICMD) when the first to Lth command addresses (CA<1:L>) input in synchronization with the clock (CLK) are a logic level combination for performing a write operation. can do. The command generation circuit 510 is implemented to generate an internal command (ICMD) for performing a write operation, but may be implemented to generate a plurality of internal commands for performing various operations depending on the embodiment.

어드레스생성회로(520)는 제7 패드(41) 및 제8 패드(42)에 연결될 수 있다. 어드레스생성회로(520)는 제8 패드(42)를 통해 입력되는 클럭(CLK)에 동기 되어 제7 패드(41)를 통해 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)를 토대로 제1 내지 제M 내부어드레(IADD<1:M>)를 생성할 수 있다. 어드레스생성회로(520)는 클럭(CLK)에 동기 되어 입력되는 제1 내지 제L 커맨드어드레스(CA<1:L>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제M 내부어드레(IADD<1:M>)를 생성할 수 있다. 제1 내지 제M 내부어드레(IADD<1:M>)는 "M"비트를 포함할 수 있고 제1 내지 제M 내부어드레(IADD<1:M>)의 비트 수 "M"은 양의 정수로 설정될 수 있다. The address generation circuit 520 may be connected to the seventh pad 41 and the eighth pad 42. The address generation circuit 520 is synchronized with the clock (CLK) input through the eighth pad 42 and generates the first to Lth command addresses (CA<1:L>) input through the seventh pad 41. Based on this, the first to M internal addresses (IADD<1:M>) can be generated. The address generation circuit 520 decodes the first to Lth command addresses (CA<1:L>) that are input in synchronization with the clock (CLK) and generates selectively enabled first to Mth internal addresses (IADD<1). :M>) can be created. The first to M internal addresses (IADD<1:M>) may include “M” bits, and the number of bits “M” of the first to M internal addresses (IADD<1:M>) is a positive integer. It can be set to .

라이트클럭버퍼회로(530)는 제9 패드(43) 및 제10 패드(44)에 연결될 수 있다. 라이트클럭버퍼회로(530)는 토글구간 동안 제9 패드(43)를 통해 입력된 라이트클럭(WCK)을 버퍼링하여 입력라이트클럭(I_WCK)을 생성할 수 있다. 라이트클럭버퍼회로(530)는 토글구간 동안 제10 패드(44)를 통해 입력된 반전라이트클럭(WCKB)을 버퍼링하여 반전입력라이트클럭(I_WCKB)을 생성할 수 있다. The light clock buffer circuit 530 may be connected to the ninth pad 43 and the tenth pad 44. The light clock buffer circuit 530 may generate an input write clock (I_WCK) by buffering the light clock (WCK) input through the ninth pad 43 during the toggle period. The write clock buffer circuit 530 may generate an inverted input write clock (I_WCKB) by buffering the inverted write clock (WCKB) input through the tenth pad 44 during the toggle period.

감지회로(540)는 제12 패드(46)에 연결될 수 있다. 감지회로(540)는 토글구간 동안 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 토글링 횟수를 감지하여 제1 내지 제4 코드신호(CODE<1:4>)를 생성할 수 있다. 감지회로(540)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 토글링 횟수를 감지하여 채널(CH2)의 특성 정보를 포함하는 제1 내지 제4 코드신호(CODE<1:4>)를 생성할 수 있다. 감지회로(540)는 제12 패드(46)를 통해 제1 내지 제4 코드신호(CODE<1:4>)를 출력할 수 있다. 감지회로(540)는 토글구간 동안 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 토글링 횟수를 감지하여 제1 내지 제4 코드신호(CODE<1:4>)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 방법을 통해 제1 내지 제4 코드신호(CODE<1:4>)를 생성하도록 구현될 수 있다. The sensing circuit 540 may be connected to the twelfth pad 46. The detection circuit 540 can generate the first to fourth code signals (CODE<1:4>) by detecting the number of toggling of the input write clock (I_WCK) and the inverted input write clock (I_WCKB) during the toggle period. . The detection circuit 540 detects the number of toggles of the input write clock (I_WCK) and the inverted input write clock (I_WCKB) to generate first to fourth code signals (CODE<1:4) including characteristic information of the channel (CH2). >) can be created. The sensing circuit 540 may output the first to fourth code signals (CODE<1:4>) through the twelfth pad 46. The detection circuit 540 is implemented to generate the first to fourth code signals (CODE<1:4>) by detecting the number of toggling of the input write clock (I_WCK) and the inverted input write clock (I_WCKB) during the toggle period. However, depending on the embodiment, it can be implemented to generate the first to fourth code signals (CODE<1:4>) through various methods.

주파수분주회로(550)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 주파수를 분주하여 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 주파수분주회로(550)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 1/2 배 주파수를 갖고 순차적으로 발생하는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)을 생성할 수 있다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)의 위상은 각각 상이한 위상으로 생성될 수 있다. The frequency divider circuit 550 divides the frequencies of the input write clock (I_WCK) and the inverted input write clock (I_WCKB) into the first internal clock (ICLK), the second internal clock (QCLK), the third internal clock (IBCLK), and A fourth internal clock (QBCLK) can be generated. The frequency divider circuit 550 has a frequency equal to 1/2 that of the input write clock (I_WCK) and the inverted input write clock (I_WCKB) and sequentially generates a first internal clock (ICLK), a second internal clock (QCLK), and a second internal clock (QCLK). 3 internal clock (IBCLK) and fourth internal clock (QBCLK) can be generated. The phases of the first internal clock (ICLK), the second internal clock (QCLK), the third internal clock (IBCLK), and the fourth internal clock (QBCLK) may each be generated with different phases.

데이터처리회로(560)는 제11 패드(45)에 연결될 수 있다. 데이터처리회로(560)는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)에 동기 되어 제11 패드(45)를 통해 입력되는 제1 내지 제N 데이터(DATA<1:N>)를 토대로 제1 내지 제N 내부데이터(ID<1:N>)를 생성할 수 있다. 데이터처리회로(560)는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(IBCLK) 및 제4 내부클럭(QBCLK)에 동기 되어 직렬로 입력되는 제1 내지 제N 데이터(DATA<1:N>)의 비트들을 래치하고, 정렬하여 병렬로 생성되는 제1 내지 제N 내부데이터(ID<1:N>)를 생성할 수 있다. 예를 들어, 데이터처리회로(560)는 제1 내부클럭(ICLK)의 라이징에지에 입력되는 제1 데이터(DATA<1>)를 래치하고, 제2 내부클럭(QCLK)의 라이징에지에 입력되는 제2 데이터(DATA<2>)를 래치하며, 제3 내부클럭(IBCLK)의 라이징에지에 입력되는 제3 데이터(DATA<3>)를 래치하고, 제4 내부클럭(QBCLK)의 라이징에지에 입력되는 제4 데이터(DATA<4>)를 래치할 수 있다. 데이터처리회로(360)는 래치된 제1 내지 제4 데이터(DATA<1:4>)를 정렬하여 동일한 시점에 병렬로 생성되는 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다. The data processing circuit 560 may be connected to the 11th pad 45. The data processing circuit 560 is synchronized with the first internal clock (ICLK), second internal clock (QCLK), third internal clock (IBCLK), and fourth internal clock (QBCLK) and inputs through the eleventh pad 45. The first to Nth internal data (ID<1:N>) can be generated based on the first to Nth data (DATA<1:N>). The data processing circuit 560 is synchronized with the first internal clock (ICLK), the second internal clock (QCLK), the third internal clock (IBCLK), and the fourth internal clock (QBCLK) and inputs the first to Nth signals in series. The bits of the data (DATA<1:N>) can be latched and aligned to generate first to Nth internal data (ID<1:N>) generated in parallel. For example, the data processing circuit 560 latches the first data (DATA<1>) input to the rising edge of the first internal clock (ICLK), and latches the first data (DATA<1>) input to the rising edge of the second internal clock (QCLK). Latch the second data (DATA<2>), latch the third data (DATA<3>) input to the rising edge of the third internal clock (IBCLK), and latch the third data (DATA<3>) input to the rising edge of the fourth internal clock (QBCLK). The fourth input data (DATA<4>) can be latched. The data processing circuit 360 sorts the latched first to fourth data (DATA<1:4>) to generate first to fourth internal data (ID<1:4>) generated in parallel at the same time. can do.

코어회로(570)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(570)는 내부커맨드(ICMD) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 토대로 다수의 메모리셀(미도시) 중 선택되는 메모리셀(미도시)에 제1 내지 제N 내부데이터(ID<1:N>)를 저장할 수 있다. 코어회로(570)는 라이트동작을 수행하도록 구현되어 있지만 실시예에 따라 액티브동작, 리드동작, 프리차지동작 및 리프레쉬동작 등을 수행하도록 구현될 수 있다. The core circuit 570 may be implemented as a general memory circuit including a plurality of memory cells (not shown). The core circuit 570 connects the first to M memory cells (not shown) selected from a plurality of memory cells (not shown) based on the internal command (ICMD) and the first to M internal addresses (IADD<1:M>) The Nth internal data (ID<1:N>) can be saved. The core circuit 570 is implemented to perform a write operation, but depending on the embodiment, it may be implemented to perform an active operation, a read operation, a precharge operation, and a refresh operation.

도 10은 반도체장치(40)에 포함된 감지회로(540)의 일 실시예에 따른 구성을 도시한 블럭도이다. 감지회로(540)는 카운터(541) 및 비교회로(542)를 포함할 수 있다. FIG. 10 is a block diagram showing the configuration of the sensing circuit 540 included in the semiconductor device 40 according to one embodiment. The detection circuit 540 may include a counter 541 and a comparison circuit 542.

카운터(541)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)의 토글링 횟수를 토대로 제1 내지 제K 카운팅신호(CNT<1:K>)를 생성할 수 있다. 카운터(541)는 입력라이트클럭(I_WCK) 및 반전입력라이트클럭(I_WCKB)이 토글링되 때 마다 순차적으로 카운팅되는 제1 내지 제K 카운팅신호(CNT<1:K>)를 생성할 수 있다. 제1 내지 제K 카운팅신호(CNT<1:K>)는 "K"비트를 포함할 수 있고 제1 내지 제K 카운팅신호(CNT<1:K>)의 비트 수 "K"는 양의 정수로 설정될 수 있다.The counter 541 may generate the first to Kth counting signals (CNT<1:K>) based on the number of toggles of the input write clock (I_WCK) and the inverted input write clock (I_WCKB). The counter 541 may generate first to Kth counting signals (CNT<1:K>) that are sequentially counted whenever the input write clock (I_WCK) and the inverted input write clock (I_WCKB) are toggled. The first to Kth counting signals (CNT<1:K>) may include “K” bits, and the number of bits “K” of the first to Kth counting signals (CNT<1:K>) is a positive integer. It can be set to .

비교회로(542)는 제1 내지 제K 기준카운팅신호(REC<1:K>)와 제1 내지 제K 카운팅신호(CNT<1:K>)를 토대로 제1 내지 제4 코드신호(CODE<1:4>)를 생성할 수 있다. 비교회로(542)는 제1 내지 제K 카운팅신호(CNT<1:K>)가 제1 내지 제K 기준카운팅신호(REC<1:K>)보다 낮은 횟수로 카운팅될 때 제1 내지 제4 코드신호(CODE<1:4>)를 업카운팅할 수 있다. 비교회로(542)는 제1 내지 제K 카운팅신호(CNT<1:K>)가 제1 내지 제K 기준카운팅신호(REC<1:K>)보다 같은 횟수로 카운팅될 때 제1 내지 제4 코드신호(CODE<1:4>)를 다운카운팅할 수 있다. 비교회로(542)는 제1 내지 제K 카운팅신호(CNT<1:K>)가 제1 내지 제K 기준카운팅신호(REC<1:K>)보다 높은 횟수로 카운팅될 때 제1 내지 제4 코드신호(CODE<1:4>)를 다운카운팅할 수 있다. 제1 내지 제K 기준카운팅신호(REC<1:K>)는 채널(CH2)의 기 설정된 PVT변화량 및 기 설정된 전송속도에 대한 기준정보를 포함하는 신호로 설정될 수 있다. 제1 내지 제K 기준카운팅신호(REC<1:K>)는 반도체장치(40)에 포함된 모드레지스터셋(MRS: Mode Register Set)에 저장되는 신호로 설정될 수 있다. 제1 내지 제K 기준카운팅신호(REC<1:K>)는 "K"비트를 포함할 수 있고 제1 내지 제K 기준카운팅신호(REC<1:K>)의 비트 수 "K"는 양의 정수로 설정될 수 있다.The comparison circuit 542 generates first to fourth code signals (CODE< 1:4>) can be created. When the first to Kth counting signals (CNT<1:K>) are counted lower than the first to Kth reference counting signals (REC<1:K>), the comparison circuit 542 The code signal (CODE<1:4>) can be upcounted. The comparison circuit 542 is the first to fourth counting signals when the first to Kth counting signals (CNT<1:K>) are counted the same number of times as the first to Kth reference counting signals (REC<1:K>). Code signals (CODE<1:4>) can be down-counted. The comparison circuit 542 performs the first to fourth counting signals when the first to Kth counting signals (CNT<1:K>) are counted a higher number of times than the first to Kth reference counting signals (REC<1:K>). Code signals (CODE<1:4>) can be down-counted. The first to Kth reference counting signals (REC<1:K>) may be set as signals containing reference information about the preset PVT change amount and preset transmission rate of the channel (CH2). The first to Kth reference counting signals (REC<1:K>) may be set as signals stored in a mode register set (MRS) included in the semiconductor device 40. The first to Kth reference counting signals (REC<1:K>) may include “K” bits, and the number of bits “K” of the first to Kth reference counting signals (REC<1:K>) is a positive number. It can be set to an integer of .

도 11을 참고하여 본 발명의 다른 실시예에 따른 감지회로(540)의 동작을 설명하되, 토글구간 동안 라이트클럭(WCK)의 토글링 횟수를 감지하여 제1 내지 제4 코드신호(CODE<1:4>)를 생성하는 동작을 설명하면 다음과 같다. The operation of the detection circuit 540 according to another embodiment of the present invention will be described with reference to FIG. 11, where the first to fourth code signals (CODE < 1) are detected by detecting the number of toggling times of the light clock (WCK) during the toggle period. The operation of creating :4>) is explained as follows.

설명에 앞서, 채널(CH2)의 기 설정된 PVT변화량 및 기 설정된 전송속도에 대한 기준정보를 포함하는 제1 내지 제K 기준카운팅신호(REC<1:K>)에 의해 생성되는 라이트클럭(WCK)의 펄스폭이 제1 펄스폭(W1)인 경우를 예를 들어 설명하면 다음과 같다. 이때, 라이트클럭(WCK)은 설정시간(T) 동안 6회 토글링된다. Prior to explanation, the light clock (WCK) generated by the first to Kth reference counting signals (REC<1:K>) including reference information for the preset PVT change amount and preset transmission rate of the channel (CH2) The case where the pulse width of is the first pulse width (W1) is explained as an example as follows. At this time, the light clock (WCK) is toggled 6 times during the set time (T).

우선, 라이트클럭(WCK)의 펄스폭이 제2 펄스폭(W2)으로 생성될 때를 설명하면 다음과 같다. First, the case where the pulse width of the write clock (WCK) is generated as the second pulse width (W2) is explained as follows.

라이트클럭(WCK)의 펄스폭이 제2 펄스폭(W2)으로 생성될 때 설정시간(T) 동안 라이트클럭(WCK)은 12회 토글링된다. 감지회로(540)는 라이트클럭(WCK)의 토글링 횟수 12회를 감지하여 제1 내지 제4 코드신호(CODE<1:4>)를 다운카운팅(DOWN)한다. 감지회로(540)는 클럭(WCK)이 6회 토글링될 때까지 제1 내지 제4 코드신호(CODE<1:4>)를 다운카운팅(DOWN)한다. When the pulse width of the light clock (WCK) is generated as the second pulse width (W2), the light clock (WCK) is toggled 12 times during the set time (T). The detection circuit 540 detects 12 toggling times of the light clock (WCK) and down-counts the first to fourth code signals (CODE<1:4>). The detection circuit 540 downcounts the first to fourth code signals CODE<1:4> until the clock WCK is toggled six times.

제1 내지 제4 코드신호(CODE<1:4>)가 다운카운팅(DOWN)될 때 마다 라이트클럭(WCK)을 구동하는 구동력이 작아지게 되어 라이트클럭(WCK)의 펄스폭이 점차 증가한다. Each time the first to fourth code signals (CODE<1:4>) are down-counted (DOWN), the driving force for driving the write clock (WCK) decreases, and the pulse width of the write clock (WCK) gradually increases.

다음으로, 라이트클럭(WCK)의 펄스폭이 제3 펄스폭(W3)으로 생성될 때를 설명하면 다음과 같다. Next, the case where the pulse width of the write clock (WCK) is generated as the third pulse width (W3) is explained as follows.

라이트클럭(WCK)의 펄스폭이 제3 펄스폭(W3)으로 생성될 때 설정시간(T) 동안 라이트클럭(WCK)은 4회 토글링된다. 감지회로(540)는 라이트클럭(WCK)의 토글링 횟수 4회를 감지하여 제1 내지 제4 코드신호(CODE<1:4>)를 업카운팅(UP)한다. 감지회로(540)는 클럭(WCK)이 6회 토글링될 때까지 제1 내지 제4 코드신호(CODE<1:4>)를 업카운팅(UP)한다. When the pulse width of the light clock (WCK) is generated as the third pulse width (W3), the light clock (WCK) is toggled four times during the set time (T). The detection circuit 540 detects the number of toggling of the light clock (WCK) four times and up-counts (UP) the first to fourth code signals (CODE<1:4>). The detection circuit 540 upcounts (UP) the first to fourth code signals (CODE<1:4>) until the clock (WCK) is toggled six times.

제1 내지 제4 코드신호(CODE<1:4>)가 업카운팅(UP)될 때 마다 라이트클럭(WCK)을 구동하는 구동력이 커지게 되어 라이트클럭(WCK)의 펄스폭이 점차 감소한다. Each time the first to fourth code signals (CODE<1:4>) are up-counted (UP), the driving force for driving the write clock (WCK) increases, and the pulse width of the write clock (WCK) gradually decreases.

이와 같은 본 발명의 다른 실시예에 따른 반도체시스템(2)은 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성함으로써 채널의 ISI(Inter Symbol Interface)을 감소할 수 있다. 반도체시스템(2)은 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성함으로써 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 안정적으로 생성할 수 있다. 반도체시스템(2)은 프리레벨조절동작을 수행한 이후 안정적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)에 동기 되어 데이터(DATA)를 입출력함으로써 안정적인 데이터 입출력동작을 수행할 수 있다. The semiconductor system 2 according to another embodiment of the present invention generates a write clock (WCK) and a reverse write clock (WCKB) at a set level in accordance with the characteristic information of the channel during the pre-level period, and then periodically during the toggle period. The Inter Symbol Interface (ISI) of the channel can be reduced by generating a toggling write clock (WCK) and an inverted write clock (WCKB). The semiconductor system (2) generates a light clock (WCK) and an inverted light clock (WCKB) at a set level according to the characteristic information of the channel during the free level section, and then periodically toggles the light clock (WCK) and inverted light clock (WCKB) during the toggle section. By generating the light clock (WCKB), the light clock (WCK) and reverse write clock (WCKB) can be reliably generated. The semiconductor system 2 can perform stable data input/output operations by inputting and outputting data in synchronization with the stably toggled write clock (WCK) and inverted write clock (WCKB) after performing the pre-level control operation. .

도 12는 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 12에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다. Figure 12 is a block diagram showing the configuration of an electronic system 1000 according to an embodiment of the present invention. As shown in FIG. 12, the electronic system 1000 may include a host 1100 and a semiconductor system 1200.

호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.The host 1100 and the semiconductor system 1200 may transmit signals to each other using an interface protocol. Interface protocols used between the host 1100 and the semiconductor system 1200 include Multi-Media Card (MMC), Enhanced Small Disk Interface (ESDI), Integrated Drive Electronics (IDE), and Peripheral Component Interconnect - Express (PCI-E). , Advanced Technology Attachment (ATA), Serial ATA (SATA), Parallel ATA (PATA), serial attached SCSI (SAS), and Universal Serial Bus (USB).

반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(1:K))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(1:K))이 라이트동작을 수행하도록 반도체장치들(1400(1:K))을 제어할 수 있다. 컨트롤러(1300)는 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성할 수 있다. 반도체장치들(1400(1:K)) 각각은 라이트클럭(WCK) 및 반전라이트클럭(WCKB)에 동기 되어 데이터(DATA)를 래치하고, 래치된 데이터(DATA)를 정렬하여 저장할 수 있다. The semiconductor system 1200 may include a controller 1300 and semiconductor devices 1400 (1:K). The controller 1300 may control the semiconductor devices 1400(1:K) so that the semiconductor devices 1400(1:K) perform a write operation. The controller 1300 generates the light clock (WCK) and reverse light clock (WCKB) at a set level in accordance with the characteristic information of the channel during the free level section, and then periodically toggles the light clock (WCK) and reverse light during the toggle section. A clock (WCKB) can be generated. Each of the semiconductor devices 1400 (1:K) can latch data (DATA) in synchronization with a write clock (WCK) and an inverted write clock (WCKB), and store the latched data (DATA) in an aligned manner.

컨트롤러(1300)는 도 1에 도시된 컨트롤러(10) 또는 도 7에 도시된 컨트롤러(30)로 구현될 수 있다. 반도체장치들(140(1:K)) 각각은 도 1에 도시된 반도체장치(20) 또는 도 7에 도시된 반도체장치(40)로 구현될 수 있다. 반도체장반도체장치들(20,40) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.The controller 1300 may be implemented as the controller 10 shown in FIG. 1 or the controller 30 shown in FIG. 7. Each of the semiconductor devices 140 (1:K) may be implemented as the semiconductor device 20 shown in FIG. 1 or the semiconductor device 40 shown in FIG. 7. The semiconductor semiconductor devices 20 and 40 each include dynamic random access memory (DRAM), phase change random access memory (PRAM), resistive random access memory (RRAM), magnetic random access memory (MRAM), and ferroelectric random access memory (FRAM). Memory) can be implemented as one of the following.

반도체시스템(1200)은 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성함으로써 채널의 ISI(Inter Symbol Interface)을 감소할 수 있다. 반도체시스템(1200)은 프리레벨구간 동안 채널의 특성 정보에 맞춰 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 설정레벨로 생성한 이후 토글구간 동안 주기적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 생성함으로써 라이트클럭(WCK) 및 반전라이트클럭(WCKB)을 안정적으로 생성할 수 있다. 반도체시스템(1200)은 프리레벨조절동작을 수행한 이후 안정적으로 토글링되는 라이트클럭(WCK) 및 반전라이트클럭(WCKB)에 동기 되어 데이터(DATA)를 입출력함으로써 안정적인 데이터 입출력동작을 수행할 수 있다.The semiconductor system 1200 generates a light clock (WCK) and an inverted light clock (WCKB) at a set level according to the characteristic information of the channel during the pre-level section, and then periodically toggles the light clock (WCK) and inverted light clock (WCKB) during the toggle section. By generating a light clock (WCKB), the ISI (Inter Symbol Interface) of the channel can be reduced. The semiconductor system 1200 generates a light clock (WCK) and an inverted light clock (WCKB) at a set level according to the characteristic information of the channel during the pre-level section, and then periodically toggles the light clock (WCK) and inverted light clock (WCKB) during the toggle section. By generating the light clock (WCKB), the light clock (WCK) and reverse write clock (WCKB) can be reliably generated. After performing the pre-level adjustment operation, the semiconductor system 1200 can perform stable data input/output operations by inputting and outputting data in synchronization with the stably toggled write clock (WCK) and inverted write clock (WCKB). .

제1 실시예
1. 반도체시스템 10. 컨트롤러
20. 반도체장치 110. 동작제어회로
120. 라이트클럭제어회로 130. 라이트클럭생성회로
131. 레벨구동회로 132. 전송회로
140. 데이터생성회로 210. 제1 구동회로
220. 제2 구동회로 230. 라이트클럭구동회로
240. 반전라이트클럭구동회로 310. 커맨드생성회로
320. 어드레스생성회로 330. 라이트클럭버퍼회로
340. 주파수분주회로 350. 데이터처리회로
360. 코어회로
제2 실시예
2. 반도체시스템 30. 컨트롤러
40. 반도체장치 410. 동작제어회로
420. 라이트클럭제어회로 430. 라이트클럭생성회로
431. 레벨구동회로 432. 전송회로
440. 데이터생성회로 510. 커맨드생성회로
520. 어드레스생성회로 530. 라이트클럭버퍼회로
540. 감지회로 550. 주파수분주회로
560. 데이터처리회로 570. 코어회로Embodiment 1
1. Semiconductor system 10. Controller
20. Semiconductor device 110. Operation control circuit
120. Light clock control circuit 130. Light clock generation circuit
131. Level driving circuit 132. Transmission circuit
140. Data generation circuit 210. First driving circuit
220. Second driving circuit 230. Light clock driving circuit
240. Inverted light clock driving circuit 310. Command generation circuit
320. Address generation circuit 330. Light clock buffer circuit
340. Frequency divider circuit 350. Data processing circuit
360. Core circuit
Second embodiment
2. Semiconductor system 30. Controller
40. Semiconductor device 410. Operation control circuit
420. Light clock control circuit 430. Light clock generation circuit
431. Level driving circuit 432. Transmission circuit
440. Data generation circuit 510. Command generation circuit
520. Address generation circuit 530. Light clock buffer circuit
540. Sensing circuit 550. Frequency dividing circuit
560. Data processing circuit 570. Core circuit

Claims (24)

커맨드어드레스 및 데이터와 상기 데이터를 래치하기 위한 라이트클럭 및 반전라이트클럭을 채널을 통해 출력하고, 프리레벨구간 동안 상기 라이트클럭을 상기 채널의 특성정보를 반영하여 제1 설정레벨로 출력하며 상기 반전라이트클럭을 상기 채널의 특성정보를 반영하여 제2 설정레벨로 출력하고, 토글구간 동안 상기 라이트클럭 및 상기 반전라이트클럭을 주기적으로 토글링하여 출력하는 컨트롤러; 및
상기 라이트클럭 및 상기 반전라이트클럭에 동기 되어 상기 데이터를 래치하여 저장하는 반도체장치를 포함하는 반도체시스템.
A command address and data, as well as a write clock and an inverted write clock for latching the data are output through a channel, and during the pre-level period, the write clock is output at a first set level by reflecting the characteristic information of the channel, and the inverted light is output. a controller that outputs a clock at a second set level by reflecting the characteristic information of the channel, and periodically toggles and outputs the light clock and the inverted light clock during a toggle period; and
A semiconductor system comprising a semiconductor device that latches and stores the data in synchronization with the write clock and the inverted write clock.
제 1 항에 있어서,
상기 컨트롤러는 상기 채널의 특성정보를 반영하는 코드신호를 토대로 상기 프리레벨구간 동안 상기 라이트클럭을 상기 제1 설정레벨로 출력하고, 상기 반전라이트클럭을 상기 제2 설정레벨로 출력하는 반도체시스템.
According to claim 1,
The semiconductor system wherein the controller outputs the write clock at the first set level during the pre-level period based on a code signal reflecting characteristic information of the channel, and outputs the inverted write clock at the second set level.
제 2 항에 있어서,
상기 채널은 다수의 패드 및 다수의 전송라인을 포함하고, 상기 채널의 특성정보는 상기 다수의 패드 및 상기 다수의 전송라인에 대한 PVT변화량 및 전송속도를 포함하는 반도체시스템.
According to claim 2,
The semiconductor system wherein the channel includes a plurality of pads and a plurality of transmission lines, and the characteristic information of the channel includes a PVT change amount and a transmission speed for the plurality of pads and the plurality of transmission lines.
제 1 항에 있어서,
상기 컨트롤러는 상기 데이터가 출력되지 않을 때 상기 라이트클럭을 접지전압의 레벨로 출력하고, 상기 반전라이트클럭을 전원전압의 레벨로 출력하는 반도체시스템.
According to claim 1,
The semiconductor system wherein the controller outputs the write clock at the level of a ground voltage and outputs the inverted write clock at the level of the power supply voltage when the data is not output.
제 1 항에 있어서, 상기 컨트롤러는
상기 반도체장치의 동작을 제어하기 위한 상기 커맨드어드레스를 상기 채널을 통해 출력하는 동작제어회로;
상기 프리레벨구간 동안 발생하는 인에이블신호를 생성하고, 상기 프리레벨구간 및 상기 토글구간 동안 전치라이트클럭, 전치반전라이트클럭 및 코드신호를 생성하는 라이트클럭제어회로;
상기 프리레벨구간 동안 상기 인에에이블신호 및 상기 코드신호를 토대로 상기 제1 설정레벨을 갖는 상기 라이트클럭과 상기 제2 설정레벨을 갖는 상기 반전라이트클럭을 상기 채널을 통해 출력하고, 상기 토글구간 동안 상기 전치라이트클럭, 상기 전치반전라이트클럭 및 상기 코드신호를 토대로 주기적으로 토글링되는 상기 라이트클럭 및 상기 반전라이트클럭을 상기 채널을 통해 출력하는 라이트클럭생성회로; 및
상기 데이터를 상기 채널을 통해 출력하는 데이터생성회로를 포함하는 반도체시스템.
The method of claim 1, wherein the controller
an operation control circuit that outputs the command address for controlling the operation of the semiconductor device through the channel;
a write clock control circuit that generates an enable signal generated during the pre-level section and generates a pre-inverted write clock, a pre-inverted write clock, and a code signal during the pre-level section and the toggle section;
During the pre-level period, the light clock having the first set level and the inverted write clock having the second set level are output through the channel based on the enable signal and the code signal, and during the toggle period. a write clock generation circuit that outputs the write clock and the inverted write clock, which are periodically toggled based on the preset write clock, the preset invert write clock, and the code signal, through the channel; and
A semiconductor system including a data generation circuit that outputs the data through the channel.
제 5 항에 있어서, 상기 라이트클럭제어회로는
상기 프리레벨구간 동안 상기 전치라이트클럭을 접지전압 레벨로 생성하고, 상기 전치반전라이트클럭을 전원전압 레벨로 생성하며, 상기 토글구간 동안 상기 전치라이트클럭 및 상기 전치반전라이트클럭을 주기적으로 토글링시켜 출력하는 반도체시스템.
The method of claim 5, wherein the light clock control circuit
During the pre-level period, the pre-write clock is generated at a ground voltage level, the pre-invert write clock is generated at a power voltage level, and during the toggle period, the pre-write clock and the pre-invert write clock are periodically toggled. A semiconductor system that outputs.
제 5 항에 있어서, 상기 라이트클럭생성회로는
상기 라이트클럭이 출력되는 제1 패드와 상기 반전라이트클럭이 출력되는 제2 패드에 연결되고, 상기 인에이블신호가 인에이블될 때 상기 제1 패드 및 상기 제2 패드를 구동하는 레벨구동회로; 및
상기 제1 패드와 상기 제2 패드에 연결되고, 상기 전치라이트클럭, 상기 전치반전라이트클럭 및 상기 코드신호를 토대로 상기 제1 패드 및 상기 제2 패드를 구동하여 상기 라이트클럭 및 상기 반전라이트클럭을 생성하는 전송회로를 포함하는 반도체시스템.
The method of claim 5, wherein the light clock generation circuit is
a level driving circuit connected to a first pad through which the write clock is output and a second pad through which the inverted write clock is output, and driving the first pad and the second pad when the enable signal is enabled; and
It is connected to the first pad and the second pad, and drives the first pad and the second pad based on the pre-transition write clock, the pre-inversion write clock, and the code signal to generate the write clock and the inversion write clock. A semiconductor system that includes a transmission circuit that generates
제 7 항에 있어서, 상기 레벨구동회로는
상기 인에이블신호가 인에이블될 때 전원전압으로부터 전하를 공급받아 상기 제1 패드를 제1 풀업구동력으로 구동하는 제1 구동회로; 및
상기 인에이블신호가 인에이블될 때 상기 제2 패드의 전하를 접지전압으로 방출하여 상기 제2 패드를 제1 풀다운구동력으로 구동하는 제2 구동회로를 포함하는 반도체시스템.
The method of claim 7, wherein the level driving circuit is
a first driving circuit that receives charge from a power supply voltage and drives the first pad with a first pull-up driving force when the enable signal is enabled; and
A semiconductor system comprising a second driving circuit that discharges the charge of the second pad to a ground voltage and drives the second pad with a first pull-down driving force when the enable signal is enabled.
제 8 항에 있어서, 상기 전송회로는
상기 프리레벨구간 동안 상기 코드신호의 로직레벨 조합에 따라 제2 풀다운구동력이 설정되고, 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 제2 풀다운구동력으로 상기 제1 패드를 구동하여 상기 라이트클럭을 생성하는 라이트클럭구동회로; 및
상기 프리레벨구간 동안 상기 코드신호의 로직레벨 조합에 따라 제2 풀업구동력이 설정되고, 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 제2 풀업구동력으로 상기 제2 패드를 구동하여 상기 반전라이트클럭을 생성하는 반전라이트클럭구동회로를 포함하는 반도체시스템.
The method of claim 8, wherein the transmission circuit is
During the pre-level period, a second pull-down driving force is set according to the logic level combination of the code signal, and the first pad is driven with the second pull-down driving force according to the logic level combination of the pre-write clock and the invert pre-write clock. a light clock driving circuit that generates the light clock; and
During the pre-level period, a second pull-up driving force is set according to the logic level combination of the code signal, and the second pad is driven with the second pull-up driving force according to the logic level combination of the pre-write clock and the invert pre-write clock. A semiconductor system including an inverted write clock driving circuit that generates the inverted write clock.
제 9 항에 있어서,
상기 라이트클럭은 상기 프리레벨구간 동안 상기 제1 풀업구동력과 상기 제2 풀다운구동력으로 상기 제1 패드가 구동되어 상기 제1 설정레벨로 생성되고,
상기 반전라이트클럭은 상기 프리레벨구간 동안 상기 제1 풀다운구동력과 상기 제2 풀업구동력으로 상기 제2 패드가 구동되어 상기 제2 설정레벨로 생성되는 반도체시스템.
According to clause 9,
The light clock is generated at the first set level by driving the first pad with the first pull-up driving force and the second pull-down driving force during the free level period,
The semiconductor system wherein the inverted write clock is generated at the second set level by driving the second pad with the first pull-down driving force and the second pull-up driving force during the free level period.
제 9 항에 있어서,
상기 라이트클럭구동회로는 상기 토글구간 동안 상기 코드신호의 로직레벨 조합과 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 제1 패드를 구동하여 토글링되는 상기 라이트클럭을 생성하고,
상기 반전라이트클럭구동회로는 상기 토글구간 동안 상기 상기 코드신호의 로직레벨 조합과 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 상기 제2 패드를 구동하여 토글링되는 상기 반전라이트클럭을 생성하는 반도체시스템.
According to clause 9,
The light clock driving circuit generates the light clock that is toggled by driving the first pad according to the logic level combination of the code signal and the logic level combination of the pre-write clock and the inversion pre-write clock during the toggle period, and ,
The inverting light clock driving circuit drives the second pad according to the logic level combination of the code signal, the pre-write clock, and the logic level combination of the inversion pre-write clock during the toggle period to toggle the inverting light. A semiconductor system that generates clocks.
커맨드어드레스 및 데이터와 상기 데이터를 래치하기 위한 라이트클럭 및 반전라이트클럭을 채널을 통해 출력하고, 프리레벨구간 동안 상기 채널을 통해 입력되는 코드신호를 토대로 상기 라이트클럭을 제1 설정레벨로 출력하며 상기 반전라이트클럭을 제2 설정레벨로 출력하고, 토글구간 동안 주기적으로 토글링되는 상기 라이트클럭 및 상기 반전라이트클럭을 출력하는 컨트롤러; 및
상기 토글구간 동안 입력된 상기 라이트클럭 및 상기 반전라이트클럭을 감지하여 상기 코드신호를 출력하고, 상기 라이트클럭 및 상기 반전라이트클럭에 동기 되어 상기 데이터를 래치하여 저장하는 반도체장치를 포함하는 반도체시스템.
A command address and data, and a write clock and an inverted write clock for latching the data are output through a channel, and the write clock is output at a first set level based on a code signal input through the channel during the free level section. A controller that outputs an inverted light clock at a second set level, and outputs the inverted light clock and the inverted light clock that are periodically toggled during a toggle period. and
A semiconductor system comprising a semiconductor device that detects the write clock and the inverted write clock input during the toggle period, outputs the code signal, and latches and stores the data in synchronization with the write clock and the inverted write clock.
제 12 항에 있어서,
상기 반도체장치는 상기 토글구간 동안 상기 채널을 통해 입력되는 상기 라이트클럭 및 상기 반전라이트클럭의 토글링 횟수를 감지하여 상기 채널의 특성정보를 포함하는 상기 코드신호를 생성하는 반도체시스템.
According to claim 12,
A semiconductor system wherein the semiconductor device detects the number of toggling times of the write clock and the inverted write clock input through the channel during the toggle period and generates the code signal including characteristic information of the channel.
제 13 항에 있어서,
상기 채널은 다수의 패드 및 다수의 전송라인을 포함하고, 상기 채널의 특성정보는 상기 다수의 패드 및 상기 다수의 전송라인에 대한 PVT변화량 및 전송속도를 포함하는 반도체시스템.
According to claim 13,
The semiconductor system wherein the channel includes a plurality of pads and a plurality of transmission lines, and the characteristic information of the channel includes a PVT change amount and a transmission speed for the plurality of pads and the plurality of transmission lines.
제 12 항에 있어서, 상기 컨트롤러는
상기 반도체장치의 동작을 제어하기 위한 상기 커맨드어드레스를 상기 채널을 통해 출력하는 동작제어회로;
상기 프리레벨구간 동안 발생하는 인에이블신호를 생성하고, 상기 프리레벨구간 및 상기 토글구간 동안 전치라이트클럭 및 전치반전라이트클럭을 생성하는 라이트클럭제어회로;
상기 프리레벨구간 동안 상기 인에에이블신호 및 상기 코드신호를 토대로 상기 제1 설정레벨을 갖는 상기 라이트클럭과 상기 제2 설정레벨을 갖는 상기 반전라이트클럭을 상기 채널을 통해 출력하고, 상기 토글구간 동안 상기 전치라이트클럭, 상기 전치반전라이트클럭 및 상기 코드신호를 토대로 주기적으로 토글링되는 상기 라이트클럭 및 상기 반전라이트클럭을 상기 채널을 통해 출력하는 라이트클럭생성회로; 및
상기 데이터를 상기 채널을 통해 출력하는 데이터생성회로를 포함하는 반도체시스템.
The method of claim 12, wherein the controller
an operation control circuit that outputs the command address for controlling the operation of the semiconductor device through the channel;
a write clock control circuit that generates an enable signal generated during the pre-level section and generates a pre-inverted write clock and a pre-inverted write clock during the pre-level section and the toggle section;
During the pre-level period, the light clock having the first set level and the inverted write clock having the second set level are output through the channel based on the enable signal and the code signal, and during the toggle period. a write clock generation circuit that outputs the write clock and the inverted write clock, which are periodically toggled based on the preset write clock, the preset invert write clock, and the code signal, through the channel; and
A semiconductor system including a data generation circuit that outputs the data through the channel.
제 15 항에 있어서, 상기 라이트클럭제어회로는
상기 프리레벨구간 동안 상기 전치라이트클럭을 접지전압 레벨로 생성하고, 상기 전치반전라이트클럭을 전원전압 레벨로 생성하며, 상기 토글구간 동안 상기 전치라이트클럭 및 상기 전치반전라이트클럭을 주기적으로 토글링시켜 출력하는 반도체시스템.
16. The method of claim 15, wherein the light clock control circuit
During the pre-level period, the pre-write clock is generated at a ground voltage level, the pre-invert write clock is generated at a power voltage level, and during the toggle period, the pre-write clock and the pre-invert write clock are periodically toggled. A semiconductor system that outputs.
제 15 항에 있어서, 상기 라이트클럭생성회로는
상기 라이트클럭이 출력되는 제1 패드와 상기 반전라이트클럭이 출력되는 제2 패드에 연결되고, 상기 인에이블신호가 인에이블될 때 상기 제1 패드 및 상기 제2 패드를 구동하는 레벨구동회로; 및
상기 제1 패드와 상기 제2 패드에 연결되고, 상기 전치라이트클럭, 상기 전치반전라이트클럭 및 상기 코드신호를 토대로 상기 제1 패드 및 상기 제2 패드를 구동하여 상기 라이트클럭 및 상기 반전라이트클럭을 생성하는 전송회로를 포함하는 반도체시스템.
16. The method of claim 15, wherein the write clock generation circuit is
a level driving circuit connected to a first pad through which the write clock is output and a second pad through which the inverted write clock is output, and driving the first pad and the second pad when the enable signal is enabled; and
It is connected to the first pad and the second pad, and drives the first pad and the second pad based on the pre-transition write clock, the pre-inversion write clock, and the code signal to generate the write clock and the inversion write clock. A semiconductor system that includes a transmission circuit that generates
제 17 항에 있어서, 상기 레벨구동회로는
상기 인에이블신호가 인에이블될 때 전원전압으로부터 전하를 공급받아 상기 제1 패드를 제1 풀업구동력으로 구동하는 제1 구동회로; 및
상기 인에이블신호가 인에이블될 때 상기 제2 패드의 전하를 접지전압으로 방출하여 상기 제2 패드를 제1 풀다운구동력으로 구동하는 제2 구동회로를 포함하는 반도체시스템.
The method of claim 17, wherein the level driving circuit is
a first driving circuit that receives charge from a power supply voltage and drives the first pad with a first pull-up driving force when the enable signal is enabled; and
A semiconductor system comprising a second driving circuit that discharges the charge of the second pad to a ground voltage and drives the second pad with a first pull-down driving force when the enable signal is enabled.
제 18 항에 있어서, 상기 전송회로는
상기 프리레벨구간 동안 상기 코드신호의 로직레벨 조합에 따라 제2 풀다운구동력이 설정되고, 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 제2 풀다운구동력으로 상기 제1 패드를 구동하여 상기 라이트클럭을 생성하는 라이트클럭구동회로; 및
상기 프리레벨구간 동안 상기 코드신호의 로직레벨 조합에 따라 제2 풀업구동력이 설정되고, 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 제2 풀업구동력으로 상기 제2 패드를 구동하여 상기 반전라이트클럭을 생성하는 반전라이트클럭구동회로를 포함하는 반도체시스템.
The method of claim 18, wherein the transmission circuit is
During the pre-level period, a second pull-down driving force is set according to the logic level combination of the code signal, and the first pad is driven with the second pull-down driving force according to the logic level combination of the pre-write clock and the invert pre-write clock. a light clock driving circuit that generates the light clock; and
During the pre-level period, a second pull-up driving force is set according to the logic level combination of the code signal, and the second pad is driven with the second pull-up driving force according to the logic level combination of the pre-write clock and the inverted pre-write clock. A semiconductor system including an inverted write clock driving circuit that generates the inverted write clock.
제 19 항에 있어서,
상기 라이트클럭은 상기 프리레벨구간 동안 상기 제1 풀업구동력과 상기 제2 풀다운구동력으로 상기 제1 패드가 구동되어 상기 제1 설정레벨로 생성되고,
상기 반전라이트클럭은 상기 프리레벨구간 동안 상기 제1 풀다운구동력과 상기 제2 풀업구동력으로 상기 제2 패드가 구동되어 상기 제2 설정레벨로 생성되는 반도체시스템.
According to claim 19,
The light clock is generated at the first set level by driving the first pad with the first pull-up driving force and the second pull-down driving force during the free level period,
The semiconductor system wherein the inverted write clock is generated at the second set level by driving the second pad with the first pull-down driving force and the second pull-up driving force during the free level period.
제 19 항에 있어서,
상기 라이트클럭구동회로는 상기 토글구간 동안 상기 코드신호의 로직레벨 조합과 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 제1 패드를 구동하여 토글링되는 상기 라이트클럭을 생성하고,
상기 반전라이트클럭구동회로는 상기 토글구간 동안 상기 상기 코드신호의 로직레벨 조합과 상기 전치라이트클럭 및 상기 반전전치라이트클럭의 로직레벨 조합에 따라 상기 상기 제2 패드를 구동하여 토글링되는 상기 반전라이트클럭을 생성하는 반도체시스템.
According to claim 19,
The light clock driving circuit generates the light clock that is toggled by driving the first pad according to the logic level combination of the code signal and the logic level combination of the pre-write clock and the inversion pre-write clock during the toggle period, and ,
The inverting light clock driving circuit drives the second pad according to the logic level combination of the code signal, the pre-write clock, and the logic level combination of the inversion pre-write clock during the toggle period to toggle the inverting light. A semiconductor system that generates clocks.
제 12 항에 있어서, 상기 반도체장치는
상기 토글구간 동안 입력된 상기 라이트클럭 및 상기 반전라이트클럭을 버퍼링하여 입력라이트클럭 및 반전입력라이트클럭을 생성하는 라이트클럭버퍼회로;
상기 토글구간 동안 상기 입력라이트클럭 및 상기 반전입력라이트클럭의 토글링 횟수를 감지하여 상기 코드신호를 생성하는 감지회로;
상기 입력라이트클럭 및 상기 반전입력라이트클럭의 주파수를 분주하여 제1 내지 제4 내부클럭을 생성하는 주파수분주회로;
상기 제1 내지 제4 내부클럭에 동기 되어 상기 데이터를 래치하여 내부데이터를 생성하는 데이터처리회로; 및
상기 커맨드어드레스로부터 생성되는 내부커맨드 및 내부어드레스에 의해 선택되는 위치에 상기 내부데이터를 저장하는 코어회로를 포함하는 반도체시스템.
The method of claim 12, wherein the semiconductor device
a light clock buffer circuit that buffers the light clock and the inverted light clock input during the toggle period to generate an input light clock and an inverted input write clock;
a detection circuit that generates the code signal by detecting the number of toggling times of the input write clock and the inverted input write clock during the toggle period;
a frequency divider circuit that divides the frequencies of the input write clock and the inverted input write clock to generate first to fourth internal clocks;
a data processing circuit that is synchronized with the first to fourth internal clocks and latches the data to generate internal data; and
A semiconductor system comprising an internal command generated from the command address and a core circuit that stores the internal data at a location selected by the internal address.
제 22 항에 있어서, 상기 감지회로는
상기 입력라이트클럭 및 상기 반전입력라이트클럭이 토글링될 때 마다 순차적으로 카운팅되는 카운팅신호를 생성하는 카운터; 및
기준카운팅신호와 상기 카운팅신호를 비교하여 상기 코드신호를 생성하는 비교회로를 포함하는 반도체시스템.
The method of claim 22, wherein the sensing circuit is
a counter that generates a counting signal that is sequentially counted each time the input write clock and the inverted input write clock are toggled; and
A semiconductor system comprising a comparison circuit that compares a reference counting signal and the counting signal to generate the code signal.
제 23 항에 있어서,
상기 비교회로는 상기 카운팅신호가 상기 기준카운팅신호보다 낮은 횟수로 카운팅될 때 상기 카운팅신호를 업카운팅하고, 상기 카운팅신호가 상기 기준카운팅신호와 같은 횟수 또는 높은 횟수로 카운팅될 때 상기 카운팅신호를 다운카운팅하는 반도체시스템.
According to claim 23,
The comparison circuit up-counts the counting signal when the counting signal is counted lower than the reference counting signal, and down-counts the counting signal when the counting signal is counted the same or higher than the reference counting signal. A semiconductor counting system.

Images