KR20240049124A - 박막 트랜지스터 및 트랜지스터 어레이 기판 - Google Patents

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KR20240049124A
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구소영
김명화
김억수
김형준
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삼성디스플레이 주식회사
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Abstract

박막 트랜지스터, 및 이를 포함한 트랜지스터 어레이 기판이 제공된다. 박막 트랜지스터는 기판, 상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 제1 도전 영역의 일부를 관통하는 제1 관통홀, 상기 제2 도전 영역의 일부를 관통하는 제2 관통홀, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극, 상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다.

Description

박막 트랜지스터 및 트랜지스터 어레이 기판{THIN FILM TRANSISTOR, AND TRANSISTOR ARRAY SUBSTRATE}
본 발명은 박막 트랜지스터 및 이를 포함하는 트랜지스터 어레이 기판에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 영상 표시를 위한 광을 방출하는 표시 패널과, 표시 패널의 구동을 위한 신호 또는 전원을 공급하는 구동부를 포함할 수 있다.
표시 패널은 영상 표시를 위한 광이 방출되는 표시 영역을 포함하고, 표시 영역에 배치되는 편광 부재 또는 발광 부재를 포함할 수 있다.
표시 영역에는 각각의 휘도와 색상으로 광이 방출되는 서브 화소들이 배열될 수 있다.
그리고, 표시 패널은 기판과, 기판 상에 배치되고 서브 화소들에 각각 대응되는 화소 구동부들을 포함한 회로층을 포함하는 트랜지스터 어레이 기판을 포함할 수 있다. 이러한 트랜지스터 어레이 기판에 의해, 표시 영역의 서브 화소들로부터 각각의 휘도와 색상으로 광이 방출될 수 있다.
트랜지스터 어레이 기판의 화소 구동부들 각각은 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
박막 트랜지스터는 게이트 전극, 제1 전극, 제2 전극 및 액티브층을 포함한다. 이러한 박막 트랜지스터는 게이트 전극으로 전달된 구동신호에 의해 게이트 전극과 제1 전극 간의 전압차가 임계치 이상이 되면, 액티브층의 채널 영역을 통해 전류가 흐르는 스위칭 소자일 수 있다.
한편, 박막 트랜지스터를 포함하는 트랜지스터 어레이 기판의 제조 시, 마스크 공정 수가 증가할수록 제조 비용이 증가하고 수율이 감소될 수 있다.
그러나, 마스크 공정 수를 감소시키는 경우, 박막 트랜지스터의 구성요소들이 각각의 특성에 맞는 마스크 공정으로 마련되지 못하므로, 박막 트랜지스터의 구성요소들이 설계대로 마련되지 않을 가능성이 높아짐으로써, 박막 트랜지스터의 전류 특성의 신뢰도 및 균일도가 저하될 수 있는 문제점이 있다.
이에 따라, 본 발명이 해결하고자 하는 과제는 비교적 적은 개수의 마스크 공정들로 마련될 수 있으면서도 전류 특성이 향상될 수 있는 박막 트랜지스터, 및 이를 포함하는 트랜지스터 어레이 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 제1 도전 영역의 일부를 관통하는 제1 관통홀, 상기 제2 도전 영역의 일부를 관통하는 제2 관통홀, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극, 상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다.
상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고, 상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며, 상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고, 상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접할 수 있다.
상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 너비보다 클 수 있다.
상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고, 상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 클 수 있다.
상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고, 상기 제2 도전 영역은 상기 채널 영역과 상기 제2 패스 영역 사이에 배치되는 제2 메인 영역을 더 포함할 수 있다.
상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 클 수 있다.
상기 제1 방향에서, 상기 제1 컨택 영역의 최대 너비와 상기 홈부의 너비 간의 차이는 0.5㎛ 이상일 수 있다.
상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고, 상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접할 수 있다.
상기 홈부의 상기 제2 방향의 너비는 상기 제1 관통홀의 상기 제2 방향의 너비의 1/2 이하일 수 있다.
상기 홈부의 상기 제2 방향의 너비는 1㎛ 이상일 수 있다.
상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응될 수 있다.
상기 제1 전극의 일측은 둘 이상의 홈부들 사이에 배치되는 미들 돌출부를 더 포함할 수 있다.
상기 미들 돌출부의 상기 제2 방향의 너비는 1㎛ 이상일 수 있다.
상기 홈부는 곡선의 호 형태로 이루어지고, 상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 호 길이와 대응될 수 있다.
상기 액티브층은 상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역, 상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 트랜지스터 어레이 기판은 서브 화소들이 배열되는 표시 영역을 포함한 기판, 상기 기판 상에 배치되고, 상기 서브 화소들에 각각 대응하는 화소 구동부들을 포함하는 회로층을 포함하고, 상기 화소 구동부들 각각은 적어도 하나의 박막 트랜지스터를 포함하며, 상기 회로층 중 하나의 박막 트랜지스터는 상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 제1 도전 영역의 일부를 관통하는 제1 관통홀, 상기 제2 도전 영역의 일부를 관통하는 제2 관통홀, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극, 상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다.
상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고, 상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며, 상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고, 상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접하고, 상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 일측의 너비보다 크며, 상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고, 상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 클 수 있다.
상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고, 상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 크고, 상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고, 상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접할 수 있다.
상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응될 수 있다.
상기 액티브층은 상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역, 상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함할 수 있다.
상기 회로층은 상기 기판 상의 차광 도전층으로 이루어지고 상기 액티브층과 중첩되는 차광 전극, 상기 기판 상에 배치되고 상기 차광 도전층을 덮는 버퍼층, 상기 버퍼층 상에 배치되고 상기 박막 트랜지스터를 덮는 층간 절연층, 상기 층간 절연층 상에 배치되는 비아층을 더 포함하고, 상기 층간 절연층은 상기 제1 관통홀 및 상기 제2 관통홀 각각을 통해 상기 버퍼층과 접할 수 있다.
상기 회로층의 상기 비아층 상에 배치되는 발광 소자층을 더 포함하고, 상기 발광 소자층은 상기 비아층 및 상기 층간 절연층을 관통하는 애노드 콘택홀을 통해 상기 화소 구동부들과 각각 전기적으로 연결되는 발광 소자들을 포함하며, 상기 회로층은 상기 화소 구동부들에 스캔 신호를 전달하는 스캔 게이트 배선, 상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선, 상기 화소 구동부들에 초기화 전압을 전달하는 초기화 전압 배선을 더 포함하며, 상기 화소 구동부들 중 하나의 화소 구동부는 상기 발광 소자들을 구동하기 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 배선과 제2 전원 배선 사이에, 상기 발광 소자들 중 하나의 발광 소자와 직렬로 연결되는 제1 박막 트랜지스터, 상기 데이터 배선과 상기 제1 박막 트랜지스터의 게이트 전극 사이에 전기적으로 연결되고 상기 스캔 게이트 배선의 스캔 신호에 기초하여 턴온되는 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터의 게이트 전극과 상기 제2 박막 트랜지스터 사이의 제1 노드, 및 상기 제1 박막 트랜지스터와 상기 하나의 발광소자 사이의 제2 노드와 전기적으로 연결되는 화소 커패시터, 상기 초기화 전압 배선과 상기 제2 노드 사이에 전기적으로 연결되고 초기화 게이트 배선의 초기화 제어 신호에 기초하여 턴온되는 제3 박막 트랜지스터를 포함할 수 있다.
상기 제1 전원 배선은 상기 차광 도전층으로 이루어지고, 상기 제1 박막 트랜지스터의 제1 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 전원 연결홀을 통해 상기 제1 전원 배선과 전기적으로 연결되며, 상기 제1 박막 트랜지스터의 제2 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 차광 연결홀을 통해 상기 차광 전극과 전기적으로 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 박막 트랜지스터는 기판 상의 액티브층, 액티브층의 일부 상에 배치되는 게이트 절연층, 및 게이트 절연층 상의 전극 도전층으로 각각 이루어지는 게이트 전극, 제1 전극 및 제2 전극을 포함한다.
이와 같이, 게이트 전극, 제1 전극 및 제2 전극이 동일층으로 이루어짐에 따라, 박막 트랜지스터의 제조에 필요한 마스크 공정 수가 감소될 수 있다.
그리고, 액티브층은 게이트 전극과 중첩되는 채널 영역, 채널 영역의 일측에 연결된 제1 도전 영역, 및 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함한다.
일 실시예에 따른 박막 트랜지스터는 감소된 마스크 공정 수의 제조 공정으로 인해, 제1 도전 영역의 일부를 관통하는 제1 관통홀, 및 제2 도전 영역의 일부를 관통하는 제2 관통홀을 더 포함한다.
제1 전극은 제1 관통홀의 일측에 인접하고 액티브층의 제1 도전 영역과 전기적으로 연결될 수 있다. 즉, 제1 관통홀의 일측에 인접한 제1 전극의 일측은 제1 관통홀의 일측과 나란하게 이루어진다.
제1 관통홀에 의해 제1 도전 영역의 일부가 제거됨에 따라, 제1 전극은 제1 도전 영역 중 제1 관통홀의 일측과 제1 전극의 일측 사이에 배치된 제1 패스 영역에 접한다. 그로 인해, 제1 전극과 제1 도전 영역 간의 저항은 제1 패스 영역의 길이의 영향을 받을 수 있다.
이에 따라, 일 실시예에 따르면, 제1 관통홀의 일측과 인접한 제1 전극의 일측은 양단의 돌출부들, 및 돌출부들에 비해 게이트 전극으로부터 오목하게 들어간 홈부를 포함한다.
이와 같이 제1 전극의 일측이 홈부를 포함함에 따라, 제1 도전 영역 중 제1 전극과 제1 관통홀 사이에 배치되는 제1 패스 영역의 길이는 제1 관통홀의 일측의 너비 이내로 한정되지 않고, 제1 관통홀의 일측의 너비보다 커질 수 있다.
달리 설명하면, 제1 관통홀의 일측의 너비를 증가시키지 않고서도, 홈부가 돌출부들보다 오목하게 들어간 너비에 의해, 제1 패스 영역의 길이가 제1 관통홀의 일측의 너비보다 증가될 수 있다.
또한, 제2 전극은 게이트 전극을 기준으로 제1 전극과 대칭될 수 있다. 이에 따라, 제2 도전 영역 중 제2 관통홀의 일측과 제2 전극 사이에 배치되는 제2 패스 영역의 길이는 제2 관통홀의 일측의 너비보다 커질 수 있다.
이로써, 제1 패스 영역의 길이가 증가된 만큼, 제1 도전 영역과 제1 전극 간의 저항이 감소될 수 있다. 또한, 제2 패스 영역의 길이가 증가된 만큼, 제2 도전 영역과 제2 전극 간의 저항이 감소될 수 있다.
따라서, 박막 트랜지스터의 전류 특성이 향상될 수 있으며, 그로 인해 박막 트랜지스터의 전류 특성의 균일도가 개선될 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판은 서브 화소들의 화소 구동부들이 제1 전극과 제2 전극 각각과 액티브층 간의 저항이 감소된 박막 트랜지스터를 포함함에 따라, 박막 트랜지스터의 전류 특성 차이로 인한 구동 전류의 차이가 경감될 수 있다. 이로써, 서브 화소 별 구동 전류 차이로 인한 휘도 차이가 경감될 수 있으므로, 트랜지스터 어레이 기판을 구비한 표시 장치의 표시 품질이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 1의 A-A'를 보여주는 단면도이다.
도 4는 도 3의 트랜지스터 어레이 기판의 회로층에 대한 일 예시를 보여주는 레이아웃도이다.
도 5는 도 4의 트랜지스터 어레이 기판 중 하나의 서브 화소에 대응한 하나의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.
도 6은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제1 예시를 보여주는 평면도이다.
도 7은 도 6의 B-B'를 보여주는 단면도이다.
도 8은 도 6의 C 부분을 보여주는 확대도이다.
도 9는 도 6과 상이한 비교 예를 보여주는 평면도이다.
도 10은 도 9의 D 부분을 보여주는 확대도이다.
도 11은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제2 예시를 보여주는 평면도이다.
도 12는 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제3 예시를 보여주는 평면도이다.
도 13은 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법을 나타낸 순서도이다.
도 14 내지 도 26은 도 13의 각 단계에 관한 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 1의 A-A’를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명한다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 절연 재료, 유기 발광 재료 및 금속 재료를 포함한 표시 장치에 적용될 수 있다.
표시 장치(1)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(1)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(1)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(1)는 트랜지스터 어레이 기판(10)을 포함할 수 있다.
표시 장치(1)는 트랜지스터 어레이 기판(10)과 대향하고 발광 소자층(13)을 덮는 보호 기판(20)을 더 포함할 수 있다.
더불어, 표시 장치(1)는 트랜지스터 어레이 기판(10)의 회로층(도 3의 12)의 데이터 배선(도 4의 DL)들에 각각의 데이터 신호를 공급하기 위한 표시 구동 회로(31), 및 트랜지스터 어레이 기판(10)과 표시 구동 회로(31)에 각종 신호들과 전원들을 공급하기 위한 회로 기판(32)을 더 포함할 수 있다.
도 3을 참조하면, 트랜지스터 어레이 기판(10)은 기판(11)과, 기판(11) 상에 배치되는 회로층(12)을 포함할 수 있다.
트랜지스터 어레이 기판(10)은 회로층(12) 상에 배치되는 발광 소자층(13)을 더 포함할 수 있다.
즉, 발광 소자층(13)은 기판(11)과 보호 기판(20) 사이에 배치된다.
회로층(12)은 영상 신호에 대응하는 서브 화소들 각각의 구동 신호를 발광 소자층(13)에 공급한다. 발광 소자층(13)은 구동 신호에 따라 서브 화소들 각각의 광을 방출할 수 있다. 발광 소자층(13)의 광은 기판(11)과 보호 기판(20) 중 적어도 하나를 통해 외부로 방출될 수 있다. 이로써, 표시 장치(1)는 영상을 표시하는 기능을 제공할 수 있다.
그리고, 표시 장치(1)는 영상 표시를 위한 광이 방출되는 표시면 중 사용자가 터치한 지점의 좌표를 감지하는 터치 감지 유닛(미도시)을 더 포함할 수 있다.
터치 감지 유닛은 커버 기판(20)의 일면에 부착되거나, 또는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이에 내장될 수 있다.
터치 감지 유닛은 표시면에 대응한 터치 감지 영역에 배열되고 투명 도전성 재료로 이루어지는 터치 전극(미도시)을 포함할 수 있다.
이러한 터치 감지 유닛은 터치 전극에 터치 구동 신호를 인가하는 상태에서 주기적으로 터치 전극의 정전 용량 값의 변화를 감지함으로써, 터치 입력 여부 및 터치가 입력된 지점의 좌표를 검출할 수 있다.
커버 기판(20)은 트랜지스터 어레이 기판(10)에 대향 합착될 수 있다.
커버 기판(20)은 외부의 물리적, 전기적 충격에 방어하기 위한 강성을 제공하는 수단일 수 있다. 커버 기판(20)은 절연성 및 강성을 갖는 투명한 재료로 이루어질 수 있다.
또한, 표시 장치(1)는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이의 가장자리에 배치되고 트랜지스터 어레이 기판(10)과 커버 기판(20)을 합착시키는 실링층(30)을 더 포함할 수 있다.
그리고, 표시 장치(1)는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이를 메우는 충진층(미도시)을 더 포함할 수도 있다.
도 1 및 도 2의 도시와 같이, 표시 장치(1)의 표시면은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시 장치(1)의 표시면은 다양한 형태로 구현될 수 있다.
일 예로, 표시면은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)가 소정의 곡률을 갖도록 둥글게 이루어진 형태일 수 있다. 또는, 표시면은 다각형, 원형 및 타원형 등의 형태일 수 있다.
도 1은 트랜지스터 어레이 기판(10)이 평판 형태인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 트랜지스터 어레이 기판(10)은 Y축 방향의 양단이 구부러진 형태일 수 있다. 또는, 트랜지스터 어레이 기판(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.
표시 구동 회로(31)는 트랜지스터 어레이 기판(10)을 구동하기 위한 신호들과 전압들을 출력한다.
예를 들어, 표시 구동 회로(31)는 트랜지스터 어레이 기판(10)의 데이터 라인(도 4의 DL)에 데이터 신호를 공급하고, 트랜지스터 어레이 기판(10)의 제1 구동전원라인(도 4의 VDL)에 제1 구동전원을 공급할 수 있다. 그리고, 표시 구동 회로(31)는 트랜지스터 어레이 기판(10)에 내장된 스캔 구동부(도 4의 33)에 스캔 제어 신호를 공급할 수 있다.
표시 구동 회로(31)는 집적 회로(integrated circuit, IC)로 마련될 수 있다.
표시 구동 회로(31)의 집적 회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 트랜지스터 어레이 기판(10)에 직접 실장될 수 있다. 이 경우, 도 2의 도시와 같이, 표시 구동 회로(31)의 집적 회로 칩은 트랜지스터 어레이 기판(10) 중 커버 기판(20)으로 덮이지 않는 영역에 배치될 수 있다.
또는, 표시 구동 회로(31)의 집적 회로 칩은 회로 보드(32)에 실장될 수도 있다.
회로 보드(32)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 회로 보드(32)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
회로 보드(32)는 트랜지스터 어레이 기판(10)의 전극 패드들에 부착될 수 있다. 이로 인해, 회로 보드(32)의 리드 라인들이 트랜지스터 어레이 기판(10)의 전극 패드들에 전기적으로 연결될 수 있다.
도 4는 도 3의 트랜지스터 어레이 기판의 회로층에 대한 일 예시를 보여주는 레이아웃도이다.
도 4를 참조하면, 트랜지스터 어레이 기판(10)은 영상 표시를 위한 광을 방출하는 표시 영역(DA)과, 표시 영역(DA)의 주변인 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 가장자리부터 기판(도 3의 11)의 가장자리까지의 영역으로 지시될 수 있다.
트랜지스터 어레이 기판(10)은 표시 영역(DA)에 종횡방향으로 매트릭스 배열되는 서브 화소(PX)들을 포함한다. 서브 화소(PX)들 각각은 개별적으로 휘도와 색상을 표시하는 단위일 수 있다.
비표시 영역(NDA)은 기판(11)의 가장자리에 인접하게 배치된 표시 패드 영역(DPA)을 포함할 수 있다. 트랜지스터 어레이 기판(10)은 비표시 영역(NDA)의 표시 패드 영역(DPA)에 배치되는 신호 패드(SPD)를 더 포함할 수 있다.
회로 보드(32)는 트랜지스터 어레이 기판(10)의 표시 패드 영역(DPA)에 부착되고 신호 패드(SPD)와 전기적으로 연결될 수 있다.
트랜지스터 어레이 기판(10)은 표시 영역(DA)에 배치되고 복수의 서브 화소(PX)에 신호 또는 전원을 공급하는 배선들을 더 포함한다. 트랜지스터 어레이 기판(10)의 배선들은 스캔 게이트 배선(SGL), 데이터 배선(DL) 및 제1 전원 배선(VDL)을 포함할 수 있다.
스캔 게이트 배선(SGL)은 제1 방향(DR1)으로 연장될 수 있다.
데이터 배선(DL)은 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장될 수 있다.
제1 전원 배선(VDL)은 제1 방향(DR1) 및 제2 방향(DR2) 중 어느 하나로 연장될 수 있다. 일 예로, 제1 전원 배선(VDL)은 데이터 배선(DL)과 같이 제2 방향(DR2)으로 연장될 수 있다.
또는, 회로층(12)은 제1 전원 배선(VDL)의 저항으로 인한 제1 전원 공급의 RC 지연을 감소시키기 위해, 제1 전원 배선(VDL)과 교차하는 방향으로 연장되고 제1 전원 배선(VDL)과 전기적으로 연결되는 제1 전원 보조 배선(미도시)을 더 포함할 수 있다.
스캔 게이트 배선(SGL)은 데이터 신호의 전달 여부를 제어하기 위한 스캔 신호를 서브 화소(PX)들에 전달한다.
스캔 게이트 배선(SGL)은 트랜지스터 어레이 기판(10)의 비표시 영역(NDA) 중 일부에 배치된 게이트 구동부(33)에 연결될 수 있다.
게이트 구동부(33)는 적어도 하나의 게이트 제어 공급 배선(GCSPL)을 통해 표시 구동 회로(31) 또는 신호 패드(SPD)들 중 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다.
게이트 구동부(33)는 적어도 하나의 게이트 제어 공급 배선(GCSPL)을 통해 공급된 게이트 제어 신호 및 게이트 레벨 전원 등에 기초하여 스캔 신호를 스캔 게이트 배선(SGL)들에 인가할 수 있다.
도 4의 도시에 따르면, 게이트 구동부(33)는 표시 영역(DA)의 제1 방향(DR1)의 일측(즉, 도 4의 좌측)에 인접한 비표시 영역(NDA)의 일부에 배치된다. 그러나, 이는 단지 예시일 뿐이며, 게이트 구동부(33)는 표시 영역(DA)의 우측에 인접한 비표시 영역(NDA)의 다른 일부에 배치될 수 있다. 또는, 게이트 구동부(33)는 표시 영역(DA)의 좌우방향의 양측에 배치될 수도 있다.
데이터 배선(DL)은 표시 구동 회로(31)과 서브 화소(PX)들 사이에 전기적으로 연결되고, 표시 구동 회로(31)로부터 출력된 데이터 신호를 서브 화소(PX)들에 전달한다.
표시 구동 회로(31)는 데이터 연결 라인(DLL)을 통해 신호 패드(SPD)들 중 일부의 신호 패드(SPD)들과 전기적으로 연결될 수 있다. 즉, 표시 구동 회로(31)는 데이터 연결 라인(DLL) 및 일부의 신호 패드(SPD)들을 통해 회로 보드(31)와 전기적으로 연결될 수 있다.
회로 보드(32)는 영상 신호에 대응하는 디지털 비디오 데이터 및 타이밍 신호들을 표시 구동 회로(31)에 공급할 수 있다.
회로층(12)은 비표시 영역(NDA)에서 표시 영역(DA)으로 연장되고 발광소자(도 5의 EMD)들의 구동을 위한 제1 전원(도 5의 ELVDD)과 제2 전원(도 5의 ELVSS)을 각각 전달하는 제1 전원 배선(VDL)과 제2 전원 배선(미도시)을 더 포함할 수 있다. 여기서, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압 레벨일 수 있다.
제1 전원 배선(VDL)과 제2 전원 배선(미도시) 각각은 표시 구동 회로(31) 또는 신호 패드(SPD)들 중 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다.
회로층(12)은 서브 화소(PX)들과 각각 대응하고 스캔 게이트 배선(SGL), 데이터 배선(DL) 및 제1 전원 배선(VDL)과 전기적으로 연결되는 화소 구동부(도 5의 PXD)들을 포함한다.
도 5는 도 4의 트랜지스터 어레이 기판 중 하나의 서브 화소에 대응한 하나의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.
도 5를 참조하면, 트랜지스터 어레이 기판(12)의 화소 구동부(PXD)들 중 하나의 화소 구동부(PXD)는 발광 소자층(13)의 발광 소자(EMD)들 중 하나의 발광 소자(EMD)와 전기적으로 연결된다. 즉, 하나의 화소 구동부(PXD)는 하나의 발광 소자(EMD)의 애노드 전극(도 6 및 도 7의 AND)과 전기적으로 연결되고 데이터 배선(DL)의 데이터 신호(VDATA)에 대응하는 구동 전류를 공급할 수 있다.
하나의 발광 소자(EMD)는 유기 재료로 이루어진 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 또는, 하나의 발광 소자(EMD)는 무기 재료로 이루어진 발광층을 포함할 수도 있다. 또는, 발광 소자(EMD)은 양자점(Quantum Dot) 발광층을 구비한 양자점 발광 소자일 수 있다. 또는, 발광 소자(EMD)는 마이크로 발광 다이오드(micro light emitting diode)일 수도 있다.
하나의 화소 구동부(PXD)는 적어도 하나의 박막 트랜지스터(T1, T2, T3)를 포함할 수 있다.
일 예로, 하나의 화소 구동부(PXD)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 포함할 수 있다. 그리고, 하나의 화소 구동부(PXD)는 화소 커패시터(PC)를 더 포함할 수 있다.
제1 박막 트랜지스터(T1)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광 소자(EMD)와 직렬로 연결된다. 즉, 제1 박막 트랜지스터(T1)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 배선(VDL)과 전기적으로 연결되고, 제1 박막 트랜지스터(T1)의 제2 전극(예를 들면, 드레인 전극)은 발광 소자(EMD)의 애노드 전극(AND)과 전기적으로 연결될 수 있다.
발광소자(EMD)의 캐소드 전극(도 7의 CTD)은 제2 전원 배선(VSL)과 전기적으로 연결될 수 있다.
그리고, 제1 박막 트랜지스터(T1)의 게이트 전극은 제2 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다.
제2 박막 트랜지스터(T2)는 데이터 배선(DL)과 제1 박막 트랜지스터(T1)의 게이트 전극 사이에 전기적으로 연결되고 스캔 게이트 배선(SGL)의 스캔 신호(SCS)에 기초하여 턴온될 수 있다.
즉, 스캔 게이트 배선(SGL)을 통해 스캔 신호(SCS)가 인가되면, 제2 박막 트랜지스터(T2)가 턴온되고, 데이터 배선(DL)과 제1 박막 트랜지스터(T1)의 게이트 전극이 전기적으로 연결될 수 있다. 이때, 턴온된 제2 박막 트랜지스터(T2) 및 제1 노드(ND1)를 통해, 데이터 배선(DL)의 데이터 신호(VDATA)가 화소 커패시터(PC) 및 제1 박막 트랜지스터(T1)의 게이트전극으로 공급될 수 있다.
제1 박막 트랜지스터(T1)는 게이트 전극과 제1 전극 간의 전압차가 문턱 전압보다 커지면, 턴온될 수 있다. 즉, 제1 노드(ND1)를 통해 데이터 신호(VDATA)가 인가되면, 제1 전원(ELVDD)과 데이터 신호(VDATA)에 의해 제1 박막 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압차가 문턱전압보다 커져서, 제1 박막 트랜지스터(T1)가 턴온될 수 있다. 이때, 제1 박막 트랜지스터(T1)의 제1 전극과 제2 전극 사이의 전류(Ids)는 발광 소자(EMD)의 구동 전류로 공급된다. 그리고, 제1 박막 트랜지스터(T1)의 제1 전극과 제2 전극 사이의 전류(Ids)의 크기는 데이터 신호(VDATA)에 대응된다. 즉, 데이터 신호(VDATA)에 대응되는 구동 전류(Ids)가 발광 소자(EMD)에 공급됨으로써, 발광 소자(EMD)는 데이터 신호(VDATA)에 대응하는 휘도의 광을 방출할 수 있다.
화소 커패시터(PC)는 제1 노드(ND1)와 제2 노드 (ND2) 사이에 전기적으로 연결될 수 있다. 제1 노드(ND1)는 제1 박막 트랜지스터(T1)의 게이트 전극과 제2 박막 트랜지스터(T2) 사이의 접점이다. 제2 노드(ND2)는 제1 박막 트랜지스터(T1)와 발광 소자(EMD) 사이의 접점이다.
이러한 화소 커패시터(PC)의 배치로 인해, 데이터 신호(VDATA)에 따라 제1 노드(ND1)의 전위가 변동되기 전까지, 제1 박막 트랜지스터(T1)의 게이트 전극과 제2 전극 간의 전위차가 유지될 수 있다.
제3 박막 트랜지스터(T3)는 초기화 전압 배선(VIL)과 제2 노드(ND2) 사이에 전기적으로 연결될 수 있다. 제3 박막 트랜지스터(T3)의 게이트 전극은 초기화 게이트 배선(IGL)과 전기적으로 연결될 수 있다.
즉, 초기화 게이트 배선(IGL)을 통해 초기화 제어 신호(ICS)가 인가되면, 제3 박막 트랜지스터(T3)가 턴온되고, 초기화 전압 배선(VIL)과 제2 노드(ND2)가 전기적으로 연결될 수 있다. 이때, 턴온된 제3 박막 트랜지스터(T3)과 제2 노드(ND2)를 통해, 초기화 전압 배선(VIL)의 초기화 전압(VINT)이 발광 소자(EMD)의 애노드 전극(AND)으로 공급될 수 있다. 이로써, 애노드 전극(AND)의 전위가 초기화 전압(VINT)으로 초기화될 수 있다.
한편, 도 5는 화소 구동부(PXD)가 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)와, 하나의 화소 커패시터(PC)를 포함한 3T1C 구조인 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 일 실시예에 따른 화소 구동부(PXD)는 도 5에 도시된 3T1C 구조로 한정되지 않으며, 필요에 따라 도 5의 도시와 상이하게 변경될 수도 있다. 일 예로, 화소 구동부(PXD)는 제1 노드(ND1)의 전위를 초기화하기 위한 박막 트랜지스터를 더 포함할 수 있다.
또한, 도 5는 화소 구동부(PXD)에 구비된 적어도 하나의 박막 트랜지스터(T1, T2, T3)가 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진 경우를 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 화소 구동부(PXD)에 구비된 적어도 하나의 박막 트랜지스터(T1, T2, T3) 중 적어도 하나는 P 타입 MOSFET일 수도 있다.
도 6은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제1 예시를 보여주는 평면도이다. 도 7은 도 6의 B-B'를 보여주는 단면도이다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)의 화소 구동부(PXD)들 중 하나의 화소 구동부(PXD)에 구비되는 제1 박막 트랜지스터(T1)는 기판(11) 상에 배치되는 액티브층(ACT)과, 액티브층(ACT)을 덮는 게이트 절연층(GI) 상의 전극 도전층(ELCDL)으로 이루어지는 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한다.
도 5의 도시와 같이, 하나의 화소 구동부(PXD)가 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 더 포함하는 경우, 제2 박막 트랜지스터(T2)는 및 제3 박막 트랜지스터(T3)는 도 6 및 도 7에 도시된 제1 박막 트랜지스터(T1)과 사실상 동일 또는 유사하므로, 이하에서 중복되는 설명을 생략한다.
참고로, 이하의 설명에서, 도 6 및 도 7의 제1 박막 트랜지스터(T1)는 박막 트랜지스터(T1)로 간략하게 지칭될 수도 있다.
또한, 이하의 도 6 내지 도 26에 대한 설명에서, 제1 방향(DR1)은 제1 전극(ELE1) 및 제2 전극(ELE2) 각각과 게이트 전극(GE)이 대향하는 방향 또는 액티브층(ACT)의 연장 방향으로 지칭되고, 제2 방향(DR2)은 제1 방향(DR1)과 교차되는 방향 또는 게이트 전극(GE)의 연장 방향으로 지칭될 수 있다. 즉, 도 6 내지 도 26에서의 제1 방향(DR1) 및 제2 방향(DR2)은 도 1 내지 도 4에서의 제1 방향(DR1)과 제2 방향(DR2)과 동일할 수 있으나, 액티브층(ACT)의 구조 등에 따라 상이할 수도 있다.
도 6의 도시와 같이, 액티브층(ACT)은 채널 영역(CHA), 채널 영역(CHA)의 일측에 연결된 제1 도전 영역(COA1), 및 채널 영역(CHA)의 다른 일측에 연결된 제2 도전 영역(COA2)을 포함한다.
액티브층(ACT) 중 채널 영역(CHA)은 게이트 전극(GE)과 중첩된다. 채널 영역(CHA)은 게이트 전극(GE) 아래의 게이트 절연층(GI)으로 덮인 상태이므로, 채널 영역(CHA)의 반도체 특성이 유지될 수 있다. 이로써, 게이트 전극(GE)의 전위에 따라 채널 영역(CHA)에 캐리어의 이동 통로인 채널이 선택적으로 발생될 수 있다.
액티브층(ACT) 중 제1 도전 영역(COA1)은 게이트 절연층(GI)을 관통하는 제1 전극 연결홀(도 7의 ECH1)과 대응될 수 있다. 즉, 제1 도전 영역(COA1)은 제1 전극 연결홀(ECH1)을 통해 식각 재료 등에 노출되어 채널 영역(CA)에 비해 산소의 함량이 감소되거나 또는 수소의 함량이 증가됨으로써 도전화된 상태일 수 있다.
마찬가지로, 액티브층(ACT) 중 제2 도전 영역(COA2)은 게이트 절연층(GI)을 관통하는 제2 전극 연결홀(도 7의 ECH2)과 대응될 수 있다. 즉, 제2 도전 영역(COA2)은 제2 전극 연결홀(ECH2)을 통해 식각 재료 등에 노출되어 채널 영역(CA)에 비해 산소의 함량이 감소되거나 또는 수소의 함량이 증가됨으로써 도전화된 상태일 수 있다.
일 실시예에 따르면, 액티브층(ACT)의 일부를 덮는 게이트 절연층(GI) 상의 전극 도전층(ELCDL)은 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한다. 이와 같이 하면, 박막 트랜지스터(T1)의 배치에 필요한 마스크 공정 수가 감소될 수 있다.
이와 같이 일 실시예에 따르면, 감소된 마스크 공정 수의 제조 과정으로 인해, 제1 박막 트랜지스터(T1)는 제1 도전 영역(COA1)의 일부를 관통하는 제1 관통홀(THH1), 및 제2 도전 영역(COA2)의 일부를 관통하는 제2 관통홀(THH2)을 더 포함한다.
제1 전극(ELE1)은 제1 관통홀(THH1)의 일측에 인접하며, 제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 일측은 제1 관통홀(THH1)의 일측과 나란하다.
그리고, 제1 전극(ELE1)은 제1 도전 영역(COA1) 측으로 연장되어 제1 도전 영역(COA1)의 제1 컨택 영역(COA11)과 접할 수 있다. 이로써, 제1 전극(ELE1)은 제1 도전 영역(COA1)과 전기적으로 연결된다.
그리고, 앞서 언급한 바와 같이, 제1 도전 영역(COA1)의 일부는 제1 관통홀(THH1)에 의해 제거된다.
이에 따라, 제1 도전 영역(COA1)은 제1 전극(ELE1)과 접하는 제1 컨택 영역(COA11), 제1 관통홀(THH1)의 일측과 제1 컨택 영역(COA11) 사이에 배치되는 제1 패스 영역(COA12), 및 채널 영역(CHA)과 제1 패스 영역(COA12) 사이에 배치되는 제1 메인 영역(COA13)을 포함할 수 있다.
제1 컨택 영역(COA11)은 제1 전극(ELE1)과 접하므로, 제1 패스 영역(COA12)은 제1 관통홀(THH1)과 제1 전극(ELE1) 사이에 배치된다.
제1 관통홀(THH1)은 제1 도전 영역(COA1)보다 작은 너비로 이루어짐에 따라, 제1 관통홀(THH1)의 가장자리 중 제1 전극(ELE1)과 인접한 일측을 제외한 나머지는 제1 메인 영역(COA13)과 접할 수 있다.
즉, 게이트 전극(GE)과 제1 전극(ELE1)이 상호 대향하는 제1 방향(DR1)에서, 제1 관통홀(THH1)의 일측(도 6의 우측)은 제1 전극(ELE1)과 인접하고, 제1 패스 영역(COA12)과 접한다. 그리고, 제1 관통홀(THH1)의 제1 방향(DR1)의 다른 일측(도 6의 좌측)은 제1 메인 영역(COA13)과 접할 수 있다.
제1 방향(DR1)에 교차하는 제2 방향(DR2)에서, 제1 관통홀(THH1)의 양측(도 6의 상측과 하측)은 제1 메인 영역(COA13)과 접할 수 있다.
일 실시예에 따른 제1 박막 트랜지스터(T1)의 제1 전극(ELE1) 중 제1 관통홀(THH1)과 나란하게 배치된 일측은 제2 방향(DR2)의 양단에 배치되는 돌출부(PRO)들, 및 돌출부(PRO)들에 비해 게이트 전극(GE)으로부터 오목하게 들어간 홈부(GRO)를 포함한다.
이와 같이 하면, 상호 마주하는 제1 관통홀(THH1)의 일측과 제1 전극(ELE1)의 일측은 서로 나란하므로, 제1 전극(ELE1)과 제1 관통홀(THH1) 사이의 제1 컨택 영역(COA12)의 길이는 제1 전극(ELE1)의 홈부(GRO)로 인해 제1 관통홀(THH1)의 너비 이내로 한정되지 않을 수 있다. 그로 인해, 제1 전극(ELE1)과 제1 도전 영역(COA1) 간의 저항이 낮아질 수 있으므로, 제1 박막 트랜지스터(T1)의 전류 특성이 개선될 수 있다. 이에 대해서는 이하에서 도 8을 참조하여 상세히 설명한다.
제2 전극(ELE2)은 제2 관통홀(THH2)의 일측에 인접하며, 제2 관통홀(THH2)과 인접한 제2 전극(ELE2)의 일측은 제2 관통홀(THH2)의 일측과 나란하다.
제2 전극(ELE2)은 제2 도전 영역(COA2)으로 연장되어 제2 도전 영역(COA2)의 제2 컨택 영역(COA21)과 접할 수 있다. 이로써, 제2 전극(ELE2)은 제2 도전 영역(COA2)과 전기적으로 연결된다.
제2 도전 영역(COA2)의 일부는 제2 관통홀(THH2)에 의해 제거됨에 따라, 제2 도전 영역(COA2)은 제2 전극(ELE2)과 접하는 제2 컨택 영역(COA21), 제2 관통홀(THH2)의 일측과 제2 컨택 영역(COA22) 사이에 배치되는 제2 패스 영역(COA22), 및 채널 영역(CHA)과 제2 패스 영역(COA22) 사이에 배치되는 제2 메인 영역(COA23)을 포함할 수 있다.
그리고, 제2 전극(ELE2)은 게이트 전극(GE)을 기준으로 제1 전극(ELE1)과 대칭될 수 있다.
즉, 제1 전극(ELE1)과 마찬가지로, 제2 관통홀(THH2)과 인접한 제2 전극(ELE2)의 일측은 돌출부(PRO)들과 홈부(GRO)를 포함할 수 있다.
도 6 및 도 7의 도시와 같이, 액티브층(ACT) 중 제1 도전 영역(COA1)과 제2 도전 영역(COA2)이 제1 전극 연결홀(ECH1)과 제2 전극 연결홀(ECH2)에 각각 대응된다. 이에 따라, 제1 전극 연결홀(ECH1)과 제2 전극 연결홀(ECH2)의 배치 마진으로 인해, 액티브층(ACT)은 제1 비활성 영역(IAA1) 및 제2 비활성 영역(IAA2)을 더 포함할 수 있다.
제1 비활성 영역(IAA1)은 제1 도전 영역(COA1)의 제1 컨택 영역(COA11)과 연결되고 게이트 절연층(GI)으로 덮인다. 제1 비활성 영역(IAA1)은 제1 전극(ELE1)과 중첩될 수 있다.
제2 비활성 영역(IAA2)은 제2 도전 영역(COA2)의 제2 컨택 영역(COA21)과 연결되고 게이트 절연층(GI)으로 덮인다. 제2 비활성 영역(IAA2)은 제2 전극(ELE2)과 중첩될 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(120)은 기판(11) 상의 차광 도전층(LSCDL)으로 이루어지고 액티브층(ACT)과 중첩되는 차광 전극(LSE), 및 기판(11) 상에 배치되고 차광 도전층(LSCDL)을 덮는 버퍼층(121)을 더 포함할 수 있다.
또한, 회로층(120)은 버퍼층(121) 상에 배치되고 박막 트랜지스터(T1)의 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 덮는 층간 절연층(122), 층간 절연층(122) 상에 배치되는 비아층(123)을 더 포함할 수 있다.
제1 박막 트랜지스터(T1)의 제1 관통홀(THH1) 및 제2 관통홀(THH2)은 액티브층(ACT) 중 게이트 절연층(GI)으로 덮이지 않는 제1 도전 영역(COA1) 및 제2 도전 영역(COA2) 각각의 일부를 관통함에 따라, 층간 절연층(122)은 제1 관통홀(THH1) 및 제2 관통홀(THH2)을 통해 버퍼층(121)과 접할 수 있다.
기판(11)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(11)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(11)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
또는, 기판(11)은 강성을 띠는 유리 등의 절연 물질로 이루어질 수 있다.
버퍼층(121), 게이트 절연층(GI) 및 층간 절연층(122) 각각은 적어도 하나의 무기막으로 이루어질 수 있다. 일 예로, 버퍼층(121), 게이트 절연층(GI) 및 층간 절연층(122) 각각은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
또는, 층간 절연층(122)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수도 있다.
비아층(123)은 층간 절연층(122) 상에 평평하게 배치될 수 있다. 이러한 비아층(123)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
기판(11) 상의 차광 도전층(LSCDL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
일 예로, 차광 도전층(LSCDL)은 확산 방지층과 저저항층을 포함한 이중층 구조로 이루어질 수 있다. 차광 도전층(LSCDL)의 확산 방지층은 티타늄(Ti)으로 이루어질 수 있다. 그리고, 차광 도전층(LSCDL)의 저저항층은 구리(Cu)로 이루어질 수 있다.
차광 도전층(LSCDL)은 제1 전원 배선(VDL)을 더 포함할 수 있다.
또한, 별도로 도시되지 않았으나, 차광 도전층(LSCDL)은 데이터 배선(DL) 및 초기화 전압 배선(VIL) 중 적어도 하나를 더 포함할 수도 있다.
차광 전극(LSE)은 액티브층(ACT)에 중첩되고, 기판(11)으로부터 액티브층(ACT)으로 향하는 광을 차단한다.
또는, 차광 전극(LSE)은 액티브층(ACT) 중 적어도 채널 영역(CHA)을 포함한 일부에만 중첩될 수 있다.
이러한 차광 전극(LSE)으로 인해, 액티브층(ACT)의 누설 전류가 방지될 수 있다.
액티브층(ACT)은 차광 도전층(LSCDL)을 덮는 버퍼층(121) 상에 배치될 수 있다.
액티브층(ACT)은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 하나의 반도체 재료로 이루어질 수 있다.
게이트 절연층(GI)은 버퍼층(121) 상에 배치되고 액티브층(ACT)의 일부를 덮는다.
게이트 절연층(GI) 상의 전극 도전층(ELCDL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함한 단일층 또는 다중층으로 형성될 수 있다.
일 예로, 전극 도전층(ELCDL)은 확산 방지층과 저저항층과 커버층을 포함한 다중층으로 이루어질 수 있다. 전극 도전층(ELCDL)의 확산 방지층은 티타늄(Ti)으로 이루어질 수 있다. 전극 도전층(ELCDL)의 저저항층은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 전극 도전층(ELCDL)의 커버층은 부식 방지 및 신호 패드(SPD)의 용이한 본딩을 위해, ITO로 이루어질 수 있다.
전극 도전층(ELCDL)은 게이트 절연층(GI) 상에 배치되고, 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한다.
그리고, 전극 도전층(ELCDL)은 스캔 게이트 배선(SGL)과 초기화 게이트 배선(IGL) 중 적어도 하나를 더 포함할 수 있다.
제1 박막 트랜지스터(T1)의 제1 전극(ELE1)은 게이트 절연층(GI)과 버퍼층(121)을 관통하는 전원 연결홀(VDCH)을 통해 제1 전원 배선(VDL)과 전기적으로 연결될 수 있다.
비아층(123) 상에 배치되는 발광 소자층(13)의 애노드 전극(AND)은 층간 절연층(122) 및 비아층(123)을 관통하는 애노드 콘택홀(ANCH)을 통해 제1 박막 트랜지스터(T1)의 제2 전극(ELE2)과 전기적으로 연결될 수 있다.
그리고, 제1 박막 트랜지스터(T1)의 제2 전극(ELE2)은 게이트 절연층(GI)과 버퍼층(121)을 관통하는 차광 연결홀(LSCH)을 통해 차광 전극(LSE)과 전기적으로 연결될 수 있다. 이로써, 제1 박막 트랜지스터(T1)과 발광 소자(EMD) 간의 제2 노드(ND2)의 전위가 안정적으로 유지될 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)은 회로층(12)의 비아층(123) 상에 배치되는 발광 소자층(13)을 포함할 수 있다.
발광 소자층(13)은 서브 화소(PX)들에 각각 대응하는 발광 소자(EMD)들을 포함한다. 발광 소자(EMD)들 중 하나의 발광 소자(EMD)는 상호 대향하는 애노드 전극(AND)과 캐소드 전극(CTD), 및 애노드 전극(AND)과 캐소드 전극(CTD) 사이에 개재되고 광전변환물질로 이루어진 발광층(EML)을 포함할 수 있다.
발광 소자층(13)은 애노드 전극(AND)의 가장자리를 덮는 화소정의층(PDL)을 더 포함할 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)은 발광 소자층(13) 상에 배치되는 밀봉층(14)을 더 포함할 수 있다.
밀봉층(14)은 적어도 하나의 무기막과 적어도 하나의 유기막이 교번하여 적층된 구조로 이루어질 수 있다. 일 예로, 밀봉층(14)은 발광 소자층(13) 상에 배치되고 무기 절연 재료로 이루어지는 제1 무기층(141), 제1 무기층(141) 상에 배치되고 유기 절연 재료로 이루어지는 유기층(142), 및 제1 무기층(141) 상에 배치되고 유기층(142)을 덮으며 무기 절연 재료로 이루어지는 제2 무기층(143)을 포함할 수 있다.
도 8은 도 6의 C 부분을 보여주는 확대도이다.
도 8을 참조하면, 일 실시예에 따른 박막 트랜지스터(T1)는 채널 영역(CHA)의 일측에 연결된 제1 도전 영역(COA1)의 일부를 관통하는 제1 관통홀(THH1), 및 게이트 절연층(GI) 상의 전극 도전층(ELCDL)으로 이루어지고 제1 관통홀(THH1)의 일측에 인접하도록 제1 도전 영역(COA1) 측으로 연장되는 제1 전극(ELE1)을 포함한다.
제1 도전 영역(COA1)은 제1 전극(ELE1)과 접하는 제1 컨택 영역(COA11), 제1 컨택 영역(COA11)과 제1 관통홀(THH1) 사이의 제1 패스 영역(COA12), 및 제1 패스 영역(COA12)과 채널 영역(CHA) 사이의 제1 메인 영역(COA13)을 포함할 수 있다.
제1 전극(ELE1)과 게이트 전극(GE)이 상호 대향하는 제1 방향(DR1)과 교차되는 제2 방향(DR2)에서, 액티브층(ACT)의 너비, 즉 제1 도전 영역(COA1)의 너비(W21)는 제1 관통홀(THH1)의 너비보다 크다. 즉, 제1 관통홀(THH1)은 제1 도전 영역(COA1)의 중앙 일부를 관통하고, 제1 도전 영역(COA1)으로 둘러싸일 수 있다.
제1 관통홀(THH1)의 가장자리 중 제1 방향(DR1)의 일측은 제1 패스 영역(COA12)과 접하고, 제1 방향(DR1)의 다른 일측 및 제2 방향(DR2)의 양측은 제1 메인 영역(COA13)과 접할 수 있다.
이때, 제1 관통홀(THH1)의 제2 방향(DR2)의 양측에 각각 접하는 제1 메인 영역(COA13)의 일부들은 상호 동일 또는 유사 범위의 너비(W23)로 이루어질 수 있다. 이와 같이 하면, 제1 관통홀(THH1) 주변에서의 전류 밀집이 경감될 수 있다.
한편, 채널 영역(CHA)에 채널이 발생되면, 제1 도전 영역(COA1)과 제2 도전 영역(COA2) 사이에서 캐리어가 이동될 수 있다.
이때, 제1 도전 영역(COA1) 내에서 이동되는 캐리어(CP)는 제1 메인 영역(COA13)으로부터 제1 패스 영역(COA12)을 통해 제1 컨택 영역(COA11)으로 흘러서, 제1 전극(ELE1)에 도달될 수 있다.
이에 따라, 제1 패스 영역(COA12)의 너비, 두께 및 길이 등은 박막 트랜지스터(T1)의 이동도에 영향을 줄 수 있다.
제1 패스 영역(COA12)은 제1 전극(ELE1)과 제1 관통홀(THH1) 사이에 배치되므로, 제1 패스 영역(COA12)의 너비는 제1 전극(ELE1)과 제1 관통홀(THH1) 간의 간격으로 한정될 수 있다.
박막 트랜지스터(T1)의 제1 도전 영역(COA1)은 도전화된 반도체 재료로 이루어지므로, 제1 패스 영역(COA12)의 두께는 반도체 재료의 도전화 과정의 공정 조건 등에 의해 한정될 수 있다.
그리고, 제1 패스 영역(COA12)의 길이는 제1 전극(ELE1)의 가장자리 중 제1 관통홀(THH1)과 인접한 일부의 길이에 대응될 수 있다.
즉, 제1 패스 영역(COA12)의 길이는 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)와 대응될 수 있다.
또한, 제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 일측(도 8의 좌측)의 형태는 제1 패스 영역(COA12)의 길이에 영향을 미칠 수 있다.
이에 따라, 일 실시예에 따르면, 제1 패스 영역(COA12)의 길이를 증가시키기 위해, 제1 방향(DR1)에서 제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 일측(도 8의 좌측)은 제2 방향(DR2)의 양단에 배치되는 돌출부(PRO)들, 및 돌출부(PRO)들에 비해 오목하게 들어간 홈부(GRO)를 포함한다.
이와 같이 하면, 홈부(GRO)의 제1 방향(DR2)의 너비(W12)에 정비례하는 차이만큼, 제1 패스 영역(COA12)의 길이가 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)보다 커질 수 있다. 즉, 제1 패스 영역(COA12)의 길이가 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21) 이내로 한정되지 않을 수 있다.
즉, 제1 패스 영역(COA12)의 길이는 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W22)와 홈부(GRO)의 제1 방향(DR1)의 너비(W12)의 두 배를 합한 값으로 도출될 수 있다.
제1 전극(ELE1)의 홈부(GRO)는 제1 컨택 영역(COA11)과 중첩된다. 이를 위해, 제1 방향(DR1)에서, 제1 컨택 영역(COA11)의 최대 너비(W11)는 홈부(GRO)의 너비(W12)보다 클 수 있다.
즉, 제1 방향(DR1)에서, 제1 컨택 영역(COA11) 중 홈부(GRO)와 중첩되는 일부의 너비(W13)는 제1 컨택 영역(COA11)의 최대 너비(W11)와 홈부(GRO)의 너비(W12) 간의 차이로 도출될 수 있다. 일 예로, 제1 컨택 영역(COA11) 중 홈부(GRO)와 중첩되는 일부의 너비(W13)는 식각 마진을 고려하여 0.5㎛ 이상일 수 있다.
제1 관통홀(THH1)과 인접한 제1 전극(ELE1)의 제1 방향(DR1)의 일측에서 관통부(PRO)들과 홈부(GRO)는 제2 방향(DR2)으로 배열될 수 있다.
관통부(PRO)들은 제1 전극(ELE1)의 일측 중 제2 방향(DR2)의 양단에 각각 배치될 수 있다.
홈부(GRO)는 관통부(PRO)들 사이에 배치될 수 있다.
이를 위해, 홈부(GRO)의 제2 방향(DR2)의 너비(W24)는 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)의 1/2 이하일 수 있다. 일 예로, 제1 관통홀(THH1)의 제2 방향(DR2)의 너비(W21)가 약 4㎛인 경우, 홈부(GRO)의 제2 방향(DR2)의 너비(W24)는 약 2㎛일 수 있다.
또한, 식각 마진을 고려하여, 홈부(GRO)의 제2 방향(DR2)의 너비(W24)는 약 1㎛ 이상일 수 있다.
또한, 홈부(GRO)는 제1 전극(ELE1)의 일측 중 제2 방향(DR2)의 중앙에 배치될 수 있다. 이에 따라, 제2 방향(DR2)에서, 관통부(PRO)들은 상호 동일 또는 유사 범위의 너비(W25)로 이루어질 수 있다.
제2 전극(ELE2)은 게이트 전극(GE)을 기준으로 제1 전극(ELE1)과 대칭되므로, 중복되는 설명을 생략한다.
도 9는 도 6과 상이한 비교 예를 보여주는 평면도이다. 도 10은 도 9의 D 부분을 보여주는 확대도이다.
도 9 및 도 10을 참조하면, 비교 예의 박막 트랜지스터(REF) 중 제1 전극(ELE1')과 제2 전극(ELE2') 각각은 게이트 전극(GE)과 마주하는 일측이 직선 형태로 이루어진다.
이에 따라, 비교 예에 따르면, 제1 패스 영역(COA12')의 길이는 제1 관통홀(THH1')의 제2 방향(DR2)의 너비(W22) 이내로 한정된다.
또한, 제2 패스 영역(COA22')의 길이는 제2 관통홀(THH2')의 제2 방향(DR2)의 너비(W22) 이내로 한정된다.
이에 따라, 비교 예(REF)의 경우, 제1 패스 영역(COA12')의 길이 및 제2 패스 영역(COA22')의 길이에 의한 저항 감소 및 이동도의 개선이 도출될 수 없다.
반면, 도 6 및 도 8의 도시와 같이, 일 실시예에 따른 박막 트랜지스터(T1)는 게이트 전극(GE)과 마주하는 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측이 돌출부(PRO)들과 홈부(GRO)를 포함한 요철 형태로 이루어짐에 따라, 제1 패스 영역(COA12)의 길이 및 제2 패스 영역(COA22)의 길이가 홈부(GRO)의 너비로 인해 증가될 수 있다.
이로써, 박막 트랜지스터(T1)의 저항이 감소될 수 있으므로, 이동도가 증가되어 전류 특성이 개선될 수 있을 뿐만 아니라, 전류 특성의 균일도가 향상될 수 있다.
또한, 트랜지스터 어레이 기판(10)에 구비된 박막 트랜지스터(T1)의 전류 특성의 균일도가 개선됨에 따라, 서브 화소(PX)들 간의 휘도 차이가 개선될 수 있으므로, 표시 장치(1)의 표시 품질이 향상될 수 있다.
한편, 도 6 및 도 7은 게이트 전극(GE)과 마주하는 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측이 하나의 홈부(GRO)를 포함한 형태인 경우의 제1 예시를 도시한다. 그러나, 일 실시예의 박막 트랜지스터(T1)는 도 6 및 도 7의 도시로 한정되지 않는다.
도 11은 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제2 예시를 보여주는 평면도이다.
도 11을 참조하면, 일 실시예에 따른 박막 트랜지스터(T12)에 있어서, 게이트 전극(GE)과 마주하는 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측은 둘 이상의 홈부(GRO)들, 및 홈부(GRO)들 사이에 배치되는 미들 돌출부(MPRO)를 포함할 수도 있다. 제2 예시는 홈부(GRO)가 복수 개인 점을 제외하면 도 6 내지 도 8에 도시된 제1 예시와 사실상 동일하므로, 중복되는 설명을 생략한다.
여기서, 둘 이상의 홈부(GRO)들은 상호 동일한 제1 방향(DR1)의 너비로 이루어질 수 있다.
이와 같이 하면, 박막 트랜지스터(T1)의 이동도 특성에 대한 예측이 용이해질 수 있다.
또한, 둘 이상의 홈부(GRO)들은 상호 동일한 제2 방향(DR2)의 너비(W242)로 이루어질 수 있다. 양단의 돌출부(PRO)들은 상호 동일한 제2 방향(DR2)의 너비(W252)로 이루어질 수 있다.
이와 같이 하면, 미들 돌출부(MPRO)가 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측의 제2 방향(DR2)의 중앙에 배치될 수 있으므로, 공정 오류가 경감될 수 있다.
미들 돌출부(MPRO)의 제2 방향(DR2)의 너비(W27)는 양단의 돌출부(PRO)들의 제2 방향(DR2)의 너비(W252)와 상이할 수 있다.
식각 마진을 고려하여, 미들 돌출부(MPRO)의 제2 방향(DR2)의 너비(W27)는 약 1㎛ 이상일 수 있다.
제2 예시와 같이, 제1 전극(ELE1)과 제2 전극(ELE2) 각각의 일측이 둘 이상의 홈부(GRO)들을 포함하면, 제1 패스 영역(COA12)의 길이 및 제2 패스 영역(COA22)의 길이가 더욱 증가될 수 있으므로, 박막 트랜지스터의 이동도 개선에 더욱 용이해질 수 있다.
한편, 도 6 및 도 11에 도시된 제1 예시 및 제2 예시에 따르면, 홈부(GRO)의 가장자리는 절곡된 형태이다. 그러나, 일 실시예에 따른 홈부(GRO)의 형태는 도 6 및 도 11의 도시로 한정되지 않는다.
도 12는 도 5의 화소 구동부 중 제1 박막 트랜지스터에 대한 제3 예시를 보여주는 평면도이다.
도 12를 참조하면, 제3 예시의 제1 박막 트랜지스터(T13)는 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측에 구비된 홈부(CGRO)가 곡선의 호 형태로 이루어지는 점을 제외하면, 도 6, 도 7 및 도 8에 도시된 제1 예시와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.
제3 예시에 따르면, 돌출부(PRO)들 사이의 홈부(CGRO)가 곡선 형태로 이루어짐에 따라, 제1 패스 영역(COA12) 및 제2 패스 영역(COA22) 각각에서 절곡 부분이 감소되므로, 절곡 부분에서의 전류 밀집이 경감될 수 있다. 이로써, 박막 트랜지스터(T1)의 전류 특성 및 발열이 개선될 수 있다.
도 13은 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법을 나타낸 순서도이다. 도 14 내지 도 26은 도 13의 각 단계에 관한 공정도이다.
도 13을 참조하면, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 기판(11) 상에 차광 도전층(LSCDL)을 배치하는 단계(S11), 차광 도전층(LSCDL)을 덮는 버퍼층(121)을 배치하는 단계(S12), 버퍼층(121) 상에 반도체 재료층(도 14 및 도 15의 SEM)을 배치하는 단계(S13), 반도체 재료층(SEM)을 덮는 게이트 절연층(GI)을 배치하는 단계(S14), 게이트 절연층(GI)을 관통하는 제1 보조홀 및 제2 보조홀을 배치하는 단계(S15), 게이트 절연층(GI) 상에 전극 도전층(ELCDL)을 배치하는 단계(S16), 게이트 절연층(GI)을 부분적으로 제거하여 채널 영역(CHA), 제1 도전 영역(COA1) 및 제2 도전 영역(COA2)을 포함한 액티브층(ACT)이 마련되는 단계(S17), 전극 도전층(ELCDL)을 덮는 층간 절연층(122)을 배치하고, 층간 절연층(122) 상에 비아층(123)을 배치하는 단계(S18), 층간 절연층(122)과 비아층(123)을 관통하는 애노드 콘택홀(ANCH)을 배치하는 단계(S21), 비아층(123) 상에 발광 소자층(13)을 배치하는 단계(S22) 및 발광 소자층(13)을 덮는 밀봉층(14)을 배치하는 단계(S31)를 포함할 수 있다.
도 14 및 도 15를 참조하면, 기판(11) 상의 도전층을 부분적으로 제거하여, 차광 전극(LSL) 및 제1 전원 배선(VDL)을 포함한 차광 도전층(LSCDL)이 배치될 수 있다. (S11)
차광 도전층(LSCDL)은 데이터 배선(DL) 및 초기화 전압 배선(VIL)을 더 포함할 수 있다.
이어서, 기판(11) 상에 절연 재료를 적층하여, 차광 도전층(LSCDL: LSL, VDL)을 덮는 버퍼층(121)이 배치될 수 있다. (S12)
다음, 버퍼층(12) 상에 반도체 재료층(SEM)이 배치될 수 있다. (S13)
그리고, 버퍼층(12) 상에 무기 절연 재료를 적층하여, 반도체 재료층(SEM)을 덮는 게이트 절연층(GI)이 배치될 수 있다. (S14)
도 16 및 도 17을 참조하면, 하프톤 마스크를 이용하여, 게이트 절연층(GI)과 버퍼층(12)을 관통하는 전원 연결홀(VDCH) 및 차광 연결홀(LSCH)과, 게이트 절연층(GI)을 관통하는 제1 보조홀(PECH1)과 제2 보조홀(PECH2)이 배치될 수 있다. (S15)
전원 연결홀(VDCH)은 제1 전원 배선(VDL)의 일부를 노출시킬 수 있다.
차광 연결홀(LSCH)은 차광 전극(LSE)의 일부를 노출시킬 수 있다.
제1 보조홀(PECH1)과 제2 보조홀(PECH2)은 반도체 재료층(SEM)의 서로 다른 일부들을 노출시킬 수 있다.
제1 보조홀(PECH1)에 의해 노출된 반도체 재료층(SEM)의 일부는 식각 공정에 노출되어 도전화됨으로써, 제1 프리 도전 영역(PCOA1)으로 마련될 수 있다.
제2 보조홀(PECH2)에 의해 노출된 반도체 재료층(SEM)의 다른 일부는 식각 공정에 노출되어 도전화됨으로써, 제2 프리 도전 영역(PCOA2)으로 마련될 수 있다.
식각 마진을 확보하기 위해, 제1 보조홀(PECH1)과 제2 보조홀(PECH2)은 반도체 재료층(SEM)의 양단으로부터 각각 이격될 수 있다.
이에 따라, 반도체 재료층(SEM)의 일단에는 제1 보조홀(PECH1)과 인접한 제1 비활성 영역(IAA1)이 마련되고, 반도체 재료층(SEM)의 다른 일단에는 제2 보조홀(PECH2)과 인접한 제2 비활성 영역(IAA2)이 마련될 수 있다.
도 18을 참조하면, 버퍼층(121) 상에 도전 재료를 적층하여, 반도체 재료층(SEM) 및 게이트 절연층(GI)을 덮는 도전 재료층이 배치된 후, 도전 재료층 상에 포토 마스크층(PM)이 배치될 수 있다.
도 19 및 도 20을 참조하면, 포토 마스크층(PM)을 기초로 도전 재료층을 부분적으로 식각하여, 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한 전극 도전층(ELCDL)이 배치될 수 있다. (S16)
게이트 전극(GE)은 반도체 재료층(SEM)의 일부와 중첩되고 제1 프리 도전 영역(PCOA1) 및 제2 프리 도전 영역(PCOA2) 각각으로부터 이격된다.
제1 전극(ELE1)은 전원 연결홀(VDCH)과 중첩되고 제1 프리 도전 영역(PCOA1)으로 연장되어 제1 프리 도전 영역(PCOA1)의 일부와 중첩될 수 있다.
제2 전극(ELE2)은 차광 연결홀(LSCH)과 중첩되고 제2 프리 도전 영역(PCOA2)으로 연장되어 제2 프리 도전 영역(PCOA2)의 일부와 중첩될 수 있다.
도 19의 도시와 같이, 일 실시예에 따르면, 게이트 전극(GE)과 마주하는 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측은 돌출부(PRO)들과 홈부(GRO)를 포함한다.
도 21 및 도 22의 도시와 같이, 포토 마스크층(PM)을 기초로 게이트 절연층(GI)을 부분적으로 식각하여, 제1 보조홀(PECH1)이 제1 전극 연결홀(ECH1)로 확장되고, 제2 보조홀(PECH2)이 제2 전극 연결홀(ECH2)로 확장될 수 있다.
이때, 제1 전극 연결홀(ECH1)과 제2 전극 연결홀(ECH2)에 의해, 반도체 재료층(SEM)의 서로 다른 일부들로 이루어진 제1 도전 영역(COA1)과 제2 도전 영역(COA2)이 각각 마련될 수 있다.
이로써, 채널 영역(CHA), 제1 도전 영역(COA1) 및 제2 도전 영역(COA2)을 포함한 액티브층(ACT)이 마련될 수 있다. (S17)
액티브층(ACT)은 제1 도전 영역(COA1)과 이어지고 게이트 절연층(GI)으로 덮이며 제1 전극(ELE1)과 중첩되는 제1 비활성 영역(IAA1), 및 제2 도전 영역(COA2)과 이어지고 게이트 절연층(GI)으로 덮이며 제2 전극(ELE2)과 중첩되는 제2 비활성 영역(IAA2)을 더 포함할 수 있다.
또한, 포토 마스크층(PM)을 기초로 게이트 절연층(GI)을 부분적으로 식각하는 과정(S17)에서, 제1 프리 도전 영역(PCOA1)의 일부 및 제2 프리 도전 영역(PCOA2)의 일부는 포토 마스크층(PM)으로 커버되지 않고 식각 공정에 노출됨으로써 제거될 수 있다. 즉, 제1 관통홀(THH1) 및 제2 관통홀(THH2)이 발생된다.
다음, 도 23 및 도 24의 도시와 같이, 포토 마스크층(PM)을 제거한 후, 버퍼층(121) 상에 전극 도전층(ELCDL: GE, ELE1, ELE2)을 덮는 층간 절연층(122) 및 비아층(123)이 순차적으로 배치될 수 있다. (S18)
그리고, 층간 절연층(122)과 비아층(123)을 관통하고 제1 박막 트랜지스터(T1)의 제2 전극(ELE2)의 일부를 노출시키는 애노드 연결홀(ANCH)이 배치될 수 있다. (S21)
도 25의 도시와 같이, 비아층(123) 상에 발광 소자층(13)이 배치될 수 있다. (S22)
발광 소자층(13)은 애노드 콘택홀(ANCH)을 통해 제1 박막 트랜지스터(T1)와 전기적으로 연결되는 애노드 전극(AND), 서브 화소(PX)들의 애노드 전극(AND) 사이의 이격부분에 배치되는 화소정의층(PDL), 애노드 전극(AND) 상에 배치되는 발광층(EML), 및 발광층(EML) 상에 배치되는 캐소드 전극(CTD)을 포함할 수 있다.
애노드 전극(AND)은 서브 화소(PX)들 각각에 대응되는 화소 전극일 수 있다. 애노드 전극(AND)은 발광층(EML)에서 생성된 광의 적어도 일부를 반사할 수 있다.
캐소드 전극(CTD)은 서브 화소(PX)들에 전체적으로 대응되는 공통 전극일 수 있다. 캐소드 전극(CTD)은 발광층(EML)에서 생성된 광의 적어도 일부를 투과할 수 있다.
발광층(EML)은 서브 화소(PX)들 각각에 배치될 수 있다. 또는, 표시 장치(1)가 컬러필터부재(미도시) 또는 색상변환부재(미도시)를 포함하거나 단색을 표시하는 경우, 발광층(EML)은 서브 화소(PX)들에 전체적으로 동일하게 배치될 수도 있다.
이어서, 발광 소자층(13) 상에 밀봉층(14)이 배치될 수 있다. (S31)
이로써, 일 실시예에 따른 트랜지스터 어레이 기판(10)이 마련될 수 있다.
이상과 같이, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은, 게이트 전극(GE), 제1 전극(ELE1) 및 제2 전극(ELE2)을 포함한 전극 도전층(ELCDL)을 배치하는 단계(S16)를 포함함에 따라, 마스크 공정 수가 감소될 수 있다.
또한, 게이트 전극(GE)과 마주하는 제1 전극(ELE1) 및 제2 전극(ELE2) 각각의 일측은 게이트 전극(GE)으로부터 오목하게 들어간 홈부(GRO)를 포함한 형태로 이루어진다. 그러므로, 제1 패스 영역(COA12)의 길이 및 제2 패스 영역(COA22)의 길이가 증가됨으로써, 박막 트랜지스터(T1)의 저항이 낮아짐에 따라, 박막 트랜지스터(T1)의 전류 특성 및 그의 균일도가 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 트랜지스터 어레이 기판
20: 커버 기판 31: 표시 구동 회로
32: 회로 보드 11: 기판
12: 회로층 13: 발광 소자층
14: 밀봉층 PX: 서브 화소
DA: 표시 영역 NDA: 비표시 영역
SGL: 스캔 게이트 배선 DL: 데이터 배선
VDL: 제1 전원 배선 VSL: 제2 전원 배선
VIL: 초기화 전압 배선 IGL: 초기화 게이트 배선
PXD: 화소 구동부 EMD: 발광 소자
T1, T2, T3: 제1, 제2, 제3 박막 트랜지스터
PC: 화소 커패시터
ACT: 액티브층 GE: 게이트 전극
ELE1: 제1 전극 ELE2: 제2 전극
PRO: 돌출부 GRO: 홈부
MPRO: 미들 돌출부 CGRO: 곡선의 홈부
THH1, THH2: 제1, 제2 관통홀
ECH1, ECH2: 제1, 제2 전극 연결홀
COA1, COA2: 제1, 제2 도전 영역
COA11, COA21: 제1, 제2 컨택 영역
COA12, COA22: 제1, 제2 패스 영역
COA13, COA23: 제1, 제2 메인 영역
CP: 캐리어의 이동 경로
IAA1, IAA2: 제1, 제2 비활성 영역
LSL: 차광 전극
LSCDL: 차광 도전층 ELCDL: 전극 도전층
GI: 게이트 절연층 121: 버퍼층
122: 층간 절연층 123: 비아층
AND: 애노드 전극 ANCH: 애노드 콘택홀
PDL: 화소 정의층 EML: 발광층
CTD: 캐소드 전극

Claims (23)

  1. 기판;
    상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층;
    상기 액티브층의 일부 상에 배치되는 게이트 절연층;
    상기 제1 도전 영역의 일부를 관통하는 제1 관통홀;
    상기 제2 도전 영역의 일부를 관통하는 제2 관통홀;
    상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극;
    상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극; 및
    상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고,
    상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며,
    상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고,
    상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접하는 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 너비보다 큰 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고,
    상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 큰 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고,
    상기 제2 도전 영역은 상기 채널 영역과 상기 제2 패스 영역 사이에 배치되는 제2 메인 영역을 더 포함하는 박막 트랜지스터.
  6. 제5 항에 있어서,
    상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 큰 박막 트랜지스터.
  7. 제6 항에 있어서,
    상기 제1 방향에서, 상기 제1 컨택 영역의 최대 너비와 상기 홈부의 너비 간의 차이는 0.5㎛ 이상인 박막 트랜지스터.
  8. 제6 항에 있어서,
    상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고,
    상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접하는 박막 트랜지스터.
  9. 제8 항에 있어서,
    상기 홈부의 상기 제2 방향의 너비는 상기 제1 관통홀의 상기 제2 방향의 너비의 1/2 이하인 박막 트랜지스터.
  10. 제9 항에 있어서,
    상기 홈부의 상기 제2 방향의 너비는 1㎛ 이상인 박막 트랜지스터.
  11. 제6 항에 있어서,
    상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응되는 박막 트랜지스터.
  12. 제8 항에 있어서,
    상기 제1 전극의 일측은 둘 이상의 홈부들 사이에 배치되는 미들 돌출부를 더 포함하는 박막 트랜지스터.
  13. 제12 항에 있어서,
    상기 미들 돌출부의 상기 제2 방향의 너비는 1㎛ 이상인 박막 트랜지스터.
  14. 제8 항에 있어서,
    상기 홈부는 곡선의 호 형태로 이루어지고,
    상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 호 길이와 대응되는 박막 트랜지스터.
  15. 제2 항에 있어서,
    상기 액티브층은
    상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역; 및
    상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함하는 박막 트랜지스터.
  16. 서브 화소들이 배열되는 표시 영역을 포함한 기판; 및
    상기 기판 상에 배치되고, 상기 서브 화소들에 각각 대응하는 화소 구동부들을 포함하는 회로층을 포함하고,
    상기 화소 구동부들 각각은 적어도 하나의 박막 트랜지스터를 포함하며,
    상기 회로층 중 하나의 박막 트랜지스터는
    상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 일측에 연결된 제1 도전 영역 및 상기 채널 영역의 다른 일측에 연결된 제2 도전 영역을 포함하는 액티브층;
    상기 액티브층의 일부 상에 배치되는 게이트 절연층;
    상기 제1 도전 영역의 일부를 관통하는 제1 관통홀;
    상기 제2 도전 영역의 일부를 관통하는 제2 관통홀;
    상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극;
    상기 전극 도전층으로 이루어지고 상기 제1 관통홀의 일측에 인접하며 상기 제1 도전 영역과 전기적으로 연결되는 제1 전극; 및
    상기 전극 도전층으로 이루어지고 상기 제2 관통홀의 일측에 인접하며 상기 제2 도전 영역과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제1 관통홀과 인접한 상기 제1 전극의 일측은 상기 제1 관통홀의 일측과 나란하고, 양단의 돌출부들, 및 상기 돌출부들에 비해 상기 게이트 전극으로부터 오목하게 들어간 홈부를 포함하는 트랜지스터 어레이 기판.
  17. 제16 항에 있어서,
    상기 제1 도전 영역은 상기 게이트 절연층을 관통하는 제1 전극 연결홀과 대응되고,
    상기 제2 도전 영역은 상기 게이트 절연층을 관통하는 제2 전극 연결홀과 대응되며,
    상기 제1 전극은 상기 제1 도전 영역으로 연장되어 상기 제1 도전 영역의 제1 컨택 영역과 접하고,
    상기 제2 전극은 상기 제2 도전 영역으로 연장되어 상기 제2 도전 영역의 제2 컨택 영역과 접하고,
    상기 제1 도전 영역 중 상기 제1 관통홀의 일측과 상기 제1 컨택 영역 사이에 배치되는 제1 패스 영역의 길이는 상기 제1 관통홀의 일측의 너비보다 크며,
    상기 제2 관통홀과 인접한 상기 제2 전극의 일측은 상기 제2 관통홀의 일측과 나란하고, 상기 게이트 전극을 기준으로 상기 제1 전극과 대칭되며, 돌출부들과 홈부를 포함하고,
    상기 제2 도전 영역 중 상기 제2 관통홀의 일측과 상기 제2 컨택 영역 사이에 배치되는 제2 패스 영역의 길이는 상기 제2 관통홀의 일측의 너비보다 큰 트랜지스터 어레이 기판.
  18. 제17 항에 있어서,
    상기 제1 도전 영역은 상기 채널 영역과 상기 제1 패스 영역 사이에 배치되는 제1 메인 영역을 더 포함하고,
    상기 제1 전극과 상기 게이트 전극이 상호 대향하는 제1 방향에서, 상기 제1 컨택 영역의 최대 너비는 상기 홈부의 너비보다 크고,
    상기 제1 방향과 교차되는 제2 방향에서, 상기 제1 도전 영역의 너비는 상기 제1 관통홀의 너비보다 크고,
    상기 제1 관통홀의 가장자리 중 상기 제1 방향의 일측은 상기 제1 패스 영역과 접하고, 상기 제1 방향의 다른 일측 및 상기 제2 방향의 양측은 상기 제1 메인 영역과 접하는 트랜지스터 어레이 기판.
  19. 제18 항에 있어서,
    상기 제1 패스 영역의 길이는 상기 관통홀의 상기 제2 방향의 너비 및 상기 홈부의 상기 제1 방향의 너비와 대응되는 트랜지스터 어레이 기판.
  20. 제17 항에 있어서,
    상기 액티브층은
    상기 제1 도전 영역의 상기 제1 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제1 비활성 영역; 및
    상기 제2 도전 영역의 상기 제2 컨택 영역과 연결되고 상기 게이트 절연층으로 덮이는 제2 비활성 영역을 더 포함하는 트랜지스터 어레이 기판.
  21. 제17 항에 있어서,
    상기 회로층은
    상기 기판 상의 차광 도전층으로 이루어지고 상기 액티브층과 중첩되는 차광 전극;
    상기 기판 상에 배치되고 상기 차광 도전층을 덮는 버퍼층;
    상기 버퍼층 상에 배치되고 상기 박막 트랜지스터를 덮는 층간 절연층; 및
    상기 층간 절연층 상에 배치되는 비아층을 더 포함하고,
    상기 층간 절연층은 상기 제1 관통홀 및 상기 제2 관통홀 각각을 통해 상기 버퍼층과 접하는 트랜지스터 어레이 기판.
  22. 제17 항에 있어서,
    상기 회로층의 상기 비아층 상에 배치되는 발광 소자층을 더 포함하고,
    상기 발광 소자층은 상기 비아층 및 상기 층간 절연층을 관통하는 애노드 콘택홀을 통해 상기 화소 구동부들과 각각 전기적으로 연결되는 발광 소자들을 포함하며,
    상기 회로층은
    상기 화소 구동부들에 스캔 신호를 전달하는 스캔 게이트 배선;
    상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선; 및
    상기 화소 구동부들에 초기화 전압을 전달하는 초기화 전압 배선을 더 포함하며,
    상기 화소 구동부들 중 하나의 화소 구동부는
    상기 발광 소자들을 구동하기 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 배선과 제2 전원 배선 사이에, 상기 발광 소자들 중 하나의 발광 소자와 직렬로 연결되는 제1 박막 트랜지스터;
    상기 데이터 배선과 상기 제1 박막 트랜지스터의 게이트 전극 사이에 전기적으로 연결되고 상기 스캔 게이트 배선의 스캔 신호에 기초하여 턴온되는 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터의 게이트 전극과 상기 제2 박막 트랜지스터 사이의 제1 노드, 및 상기 제1 박막 트랜지스터와 상기 하나의 발광소자 사이의 제2 노드와 전기적으로 연결되는 화소 커패시터; 및
    상기 초기화 전압 배선과 상기 제2 노드 사이에 전기적으로 연결되고 초기화 게이트 배선의 초기화 제어 신호에 기초하여 턴온되는 제3 박막 트랜지스터를 포함하는 트랜지스터 어레이 기판.
  23. 제22 항에 있어서,
    상기 제1 전원 배선은 상기 차광 도전층으로 이루어지고,
    상기 제1 박막 트랜지스터의 제1 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 전원 연결홀을 통해 상기 제1 전원 배선과 전기적으로 연결되며,
    상기 제1 박막 트랜지스터의 제2 전극은 상기 게이트 절연층과 상기 버퍼층을 관통하는 차광 연결홀을 통해 상기 차광 전극과 전기적으로 연결되는 트랜지스터 어레이 기판.
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