KR20240045953A - Manufacturing method of multilayer electronic component - Google Patents
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Abstract
본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조 방법은, 복수의 내부 전극 패턴과 복수의 세라믹 그린시트가 적층 방향으로 교대로 적층된 적층체를 적층 방향으로 절단하여 복수의 단위 칩을 얻는 단계와, 적층 방향과 다른 방향으로 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계를 포함하고, 부착시키는 단계는 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 복수의 단위 칩 사이를 압착하여 사이드 마진부용 세라믹 그린시트의 일부분을 복수의 단위 칩에 부착시키는 것을 포함하고, 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 제1 탄성계수와 다른 제2 탄성계수를 가지고 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고, 제1 탄성체의 탄성계수는 50Mpa 초과 1000MPa 이하인 수 있다.A method of manufacturing a multilayer electronic component according to an embodiment of the present invention includes cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction to obtain a plurality of unit chips. and attaching a portion of a ceramic green sheet for a side margin portion to a plurality of unit chips in a direction different from the stacking direction, wherein the attaching step includes attaching a first elastic body on which the ceramic green sheet for a side margin portion is disposed and a plurality of unit chips. and attaching a portion of a ceramic green sheet for a side margin portion to a plurality of unit chips by compressing the space between the first elastic body and the first elastic layer having a first elastic modulus, and a second elastic layer having a first elastic modulus different from the first elastic modulus. It includes a second elastic layer disposed between a plurality of unit chips and the first elastic layer, and the elastic modulus of the first elastic body may be greater than 50 MPa and less than or equal to 1000 MPa.
Description
본 발명은 적층형 전자 부품의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing layered electronic components.
적층형 전자 부품 중 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.Multi-Layered Ceramic Capacitor (MLCC), one of the multilayer electronic components, is used in video devices such as liquid crystal displays (LCDs) and plasma display panels (PDPs), computers, and smartphones. It is a chip-type condenser that is mounted on the printed circuit board of various electronic products such as mobile phones and chargers or discharges electricity.
종래, 적층 세라믹 커패시터를 소형화화면서 용량을 증가시키기 위한 방법으로, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써 마진 없는 설계를 통해 내부 전극의 폭 방향 면적을 극대화하되, 이러한 단위 칩 제작 후 소성 전 단계에서 단위 칩의 폭 방향 내부 전극 노출 면에 사이드 마진부를 별도로 부착하는 공정이 적용되고 있다.Conventionally, as a method to increase capacity while miniaturizing a multilayer ceramic capacitor, the width area of the internal electrode is maximized through a margin-free design by exposing the internal electrode in the width direction of the body. In this step, a process of separately attaching the side margin to the exposed surface of the internal electrode in the width direction of the unit chip is applied.
본 발명은 적층형 전자 부품에 사이드 마진부를 효율적으로 형성할 수 있는 적층형 전자 부품의 제조 방법을 제공한다. 예를 들어, 사이드 마진부가 적층형 전자 부품에 부착되는 과정에서의 불량 발생은 효율적으로 방지될 수 있다.The present invention provides a method of manufacturing a multilayer electronic component that can efficiently form a side margin in the multilayer electronic component. For example, defects occurring in the process of attaching the side margin to the multilayer electronic component can be efficiently prevented.
본 발명의 일 실시 예에 따른 적층형 전자 부품의 제조 방법은, 복수의 내부 전극 패턴과 복수의 세라믹 그린시트가 적층 방향으로 교대로 적층된 적층체를 상기 적층 방향으로 절단하여 복수의 단위 칩을 얻는 단계; 및 상기 적층 방향과 다른 방향으로, 상기 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계; 를 포함하고, 상기 부착시키는 단계는, 상기 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 상기 복수의 단위 칩 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고, 상기 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 상기 제1 탄성계수와 다른 제2 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고, 상기 제1 탄성체의 탄성계수는 50Mpa 초과 1000MPa 이하일 수 있다.A method for manufacturing a multilayer electronic component according to an embodiment of the present invention is to obtain a plurality of unit chips by cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction. step; and attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips in a direction different from the stacking direction. The attaching step includes attaching a portion of the ceramic green sheet for the side margin portion to the plurality of unit chips by compressing between the first elastic body on which the ceramic green sheet for the side margin portion is disposed and the plurality of unit chips. and wherein the first elastic body includes a first elastic layer having a first elastic coefficient, a second elastic coefficient different from the first elastic coefficient, and between the plurality of unit chips and the first elastic layer. It includes a second elastic layer disposed, and the elastic modulus of the first elastic body may be greater than 50 MPa and less than or equal to 1000 MPa.
본 발명의 일 실시 예에 따른 적층형 전자 부품의 제조 방법은, 복수의 내부 전극 패턴과 복수의 세라믹 그린시트가 적층 방향으로 교대로 적층된 적층체를 상기 적층 방향으로 절단하여 복수의 단위 칩을 얻는 단계; 및 상기 적층 방향과 다른 방향으로, 상기 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계; 를 포함하고, 상기 부착시키는 단계는, 상기 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 상기 복수의 단위 칩 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고, 상기 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 상기 제1 탄성계수와 다른 제2 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고, 상기 부착시키는 단계는, 상기 제1 탄성체에 상기 사이드 마진부용 세라믹 그린시트가 배치되기 전에 제2 탄성체에 배치된 상기 복수의 단위 칩을 회전시키는 것을 더 포함하고, 상기 제2 탄성체는, 제3 탄성계수를 가지는 제3 탄성층과, 상기 제3 탄성계수와 다른 제4 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제3 탄성층의 사이에 배치된 제4 탄성층을 포함할 수 있다.A method for manufacturing a multilayer electronic component according to an embodiment of the present invention is to obtain a plurality of unit chips by cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction. step; and attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips in a direction different from the stacking direction. The attaching step includes attaching a portion of the ceramic green sheet for the side margin portion to the plurality of unit chips by compressing between the first elastic body on which the ceramic green sheet for the side margin portion is disposed and the plurality of unit chips. and wherein the first elastic body includes a first elastic layer having a first elastic coefficient, a second elastic coefficient different from the first elastic coefficient, and between the plurality of unit chips and the first elastic layer. and a second elastic layer disposed, wherein the attaching step further includes rotating the plurality of unit chips disposed on the second elastic body before the ceramic green sheet for the side margin portion is disposed on the first elastic body. , the second elastic body includes a third elastic layer having a third elastic coefficient, and a fourth elastic layer having a fourth elastic coefficient different from the third elastic coefficient and disposed between the plurality of unit chips and the third elastic layer. It may include an elastic layer.
본 발명의 일 실시 예에 따른 적층형 전자 부품의 제조 방법은, 복수의 내부 전극 패턴과 복수의 세라믹 그린시트가 적층 방향으로 교대로 적층된 적층체를 상기 적층 방향으로 절단하여 복수의 단위 칩을 얻는 단계; 및 상기 적층 방향과 다른 방향으로, 상기 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계; 를 포함하고, 상기 부착시키는 단계는, 상기 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 상기 복수의 단위 칩 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고, 상기 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 상기 제1 탄성계수와 다른 제2 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고, 상기 부착시키는 단계는, 상기 제1 탄성체와 제2 탄성체의 사이에 상기 복수의 단위 칩이 배치된 이후에 상기 제1 및 제2 탄성체의 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고, 상기 제2 탄성체는, 제3 탄성계수를 가지는 제3 탄성층과, 상기 제3 탄성계수와 다른 제4 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제3 탄성층의 사이에 배치된 제4 탄성층을 포함할 수 있다.A method for manufacturing a multilayer electronic component according to an embodiment of the present invention is to obtain a plurality of unit chips by cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction. step; and attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips in a direction different from the stacking direction. The attaching step includes attaching a portion of the ceramic green sheet for the side margin portion to the plurality of unit chips by compressing between the first elastic body on which the ceramic green sheet for the side margin portion is disposed and the plurality of unit chips. and wherein the first elastic body includes a first elastic layer having a first elastic coefficient, a second elastic coefficient different from the first elastic coefficient, and between the plurality of unit chips and the first elastic layer. and a second elastic layer disposed, wherein the attaching step is performed by compressing between the first and second elastic bodies after the plurality of unit chips are disposed between the first elastic body and the second elastic body. and attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips, wherein the second elastic body includes a third elastic layer having a third elastic modulus, and a fourth elastic modulus different from the third elastic modulus. It may include a fourth elastic layer disposed between the plurality of unit chips and the third elastic layer.
본 발명은 적층형 전자 부품에 사이드 마진부를 효율적으로 형성할 수 있다. 예를 들어, 사이드 마진부가 적층형 전자 부품에 부착되는 과정에서의 불량 발생은 효율적으로 방지될 수 있다.The present invention can efficiently form side margins in multilayer electronic components. For example, defects occurring in the process of attaching the side margin to the multilayer electronic component can be efficiently prevented.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조 방법에 의해 제조될 수 있는 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4은 본 발명의 일 실시형태에 따른 복수의 단위 칩을 얻는 단계의 적층 단계를 개략적으로 나타낸 분해사시도이다.
도 5은 본 발명의 일 실시형태에 따른 복수의 단위 칩을 얻는 단계의 절단 단계를 개략적으로 나타낸 사시도이다.
도 6은 본 발명의 일 실시형태에 따른 복수의 단위 칩을 얻는 단계의 절단 단계의 수행 직후 복수의 단위 칩의 형태를 개략적으로 나타낸 사시도이다.
도 7는 본 발명의 일 실시형태에 따른 복수의 단위 칩을 얻는 단계의 절단 단계의 수행 직후 복수의 단위 칩을 제1 방향에서 바라본 평면도이다.
도 8은 본 발명의 일 실시형태에 따른 단위 칩의 형상을 개략적으로 나타낸 사시도이다.
도 9는 본 발명의 일 실시형태에 따른 부착시키는 단계의 회전 단계를 개략적으로 나타낸 측면도이다.
도 10은 본 발명의 일 실시형태에 따른 부착시키는 단계의 근접 단계를 개략적으로 나타낸 측면도이다.
도 11은 본 발명의 일 실시형태에 따른 부착시키는 단계의 펀칭 단계를 개략적으로 나타낸 측면도이다.
도 12은 본 발명의 일 실시형태에 따른 부착시키는 단계의 마무리 단계를 개략적으로 나타낸 측면도이다.
도 13은 제1, 제2, 제3 및 제4 탄성층이 포함할 수 있는 재료들의 탄성계수 측정방식을 분석하기 위한 응력-변형률 곡선을 나타낸 도면이다.
도 14는 PET(Polyethylene terephthalate)와 같이 선형 탄성거동을 가지는 재료들의 탄성계수 측정방식을 나타내는 그래프이다.
도 15는 부직포와 같이 비선형 탄성거동을 가지는 재료들의 탄성계수 측정방식을 나타내는 그래프이다.
도 16는 제1, 제2, 제3 및 제4 탄성층이 포함할 수 있는 재료들의 탄성계수들을 나타낸 그래프이다.Figure 1 schematically shows a perspective view of a layered electronic component that can be manufactured by a method for manufacturing a layered electronic component according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1.
FIG. 3 is a cross-sectional view taken along line II-II′ of FIG. 1.
Figure 4 is an exploded perspective view schematically showing the stacking step of obtaining a plurality of unit chips according to an embodiment of the present invention.
Figure 5 is a perspective view schematically showing a cutting step in obtaining a plurality of unit chips according to an embodiment of the present invention.
Figure 6 is a perspective view schematically showing the form of a plurality of unit chips immediately after performing the cutting step of obtaining the plurality of unit chips according to an embodiment of the present invention.
Figure 7 is a plan view of a plurality of unit chips viewed from a first direction immediately after performing the cutting step of obtaining a plurality of unit chips according to an embodiment of the present invention.
Figure 8 is a perspective view schematically showing the shape of a unit chip according to an embodiment of the present invention.
Figure 9 is a side view schematically showing the rotation step of the attaching step according to one embodiment of the present invention.
Figure 10 is a side view schematically showing a close step of the attaching step according to one embodiment of the present invention.
Figure 11 is a side view schematically showing the punching step of the attaching step according to one embodiment of the present invention.
Figure 12 is a side view schematically showing the final step of attaching according to an embodiment of the present invention.
Figure 13 is a diagram showing a stress-strain curve for analyzing the elastic modulus measurement method of materials that may be included in the first, second, third, and fourth elastic layers.
Figure 14 is a graph showing a method of measuring the elastic modulus of materials with linear elastic behavior such as PET (polyethylene terephthalate).
Figure 15 is a graph showing a method of measuring the elastic modulus of materials with non-linear elastic behavior, such as non-woven fabric.
Figure 16 is a graph showing elastic moduli of materials that the first, second, third, and fourth elastic layers may include.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and attached drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Additionally, embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same symbol in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In order to clearly explain the present invention in the drawings, parts not related to the description are omitted, and the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, so the present invention is not necessarily limited to what is shown. . Additionally, components with the same function within the scope of the same idea are described using the same reference numeral. Furthermore, throughout the specification, when a part is said to “include” a certain element, this means that it may further include other elements rather than excluding other elements, unless specifically stated to the contrary.
도면에서, 제1 방향은 복수의 세라믹 그린시트의 적층되어 있는 방향 또는 두께(T) 방향, 상기 제1 방향과 수직한 방향인 제2 방향 및 제3 방향 중, 상기 제2 방향은 길이(L) 방향, 상기 제3 방향은 폭(W) 방향으로 정의될 수 있다.In the drawing, the first direction is the direction in which a plurality of ceramic green sheets are stacked or the thickness (T) direction, and among the second and third directions perpendicular to the first direction, the second direction is the length (L ) direction, the third direction may be defined as the width (W) direction.
도 4 내지 도 8을 참조하면, 본 발명의 일 실시 예에 따른 적층형 전자 부품의 제조 방법은, 복수의 내부 전극 패턴(221, 222)과 복수의 세라믹 그린시트(201, 202)가 적층 방향(예: 제1 방향)으로 교대로 적층된 적층체(200)를 적층 방향(예: 제1 방향)으로 절단하여 복수의 단위 칩(210)을 얻는 단계를 포함할 수 있다. 바(300)는 지지 필름(310) 상에 적층체(200)가 배치된 구조를 포함할 수 있다.Referring to FIGS. 4 to 8 , in the method of manufacturing a multilayer electronic component according to an embodiment of the present invention, a plurality of
도 4를 참조하면, 지지 필름(310)은 도전 패턴(221', 222') 및 복수의 세라믹 그린시트(201, 202)가 적층된 적층체(200)를 지지하는 역할을 수행할 수 있다. 예를 들어, 지지 필름(310)은 적층체(200)를 효과적으로 지지 및 부착하기 위하여 Latex, 전분, cellulose, 단백질, IR(Isoprene Rubber), NBR(Nitrile Butadiene Rubber), SBR(Styrene Butadiene Rubber), CR(Chloroprene Rubber), Silicon Rubber, Silicon계, Urethane계, Acryl계 및 이들의 혼합제 와 같은 점착성 물질을 포함할 수 있다. 지지 필름(310)과 지면은 서로 평행할 수 있으나, 이에 한정되지 않는다.Referring to FIG. 4 , the
복수의 세라믹 그린시트(201, 202)는 세라믹 파우더, 유기용제, 분산제 및 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다. 상기 세라믹 파우더는 적층형 전자 부품(100)의 유전체층(111)을 형성하는 원료로서, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다. 복수의 세라믹 그린시트(201, 202)가 소성되면 바디(110)를 구성하는 유전체층(111)이 된다.The plurality of ceramic
한편, 일 실시예에서는 적층체(200)는 커버부(112, 113)를 형성하는 커버부용 세라믹 그린시트(203)를 더 포함할 수 있다. 커버부용 세라믹 그린시트(203)는 세라믹 그린시트(201, 202)와 동일한 재료 및 성분으로 구성될 수 있으나 이에 제한되는 것은 아니며, 소성과정을 거쳐 바디(110)의 상부 및 하부 커버부(112, 113)를 형성할 수 있다. 예를 들어, 커버부용 세라믹 그린시트(203)는 적층체의 제1 방향 일면과 타면에 형성될 수 있으며, 단일한 층 또는 복수의 층으로 형성될 수 있다.Meanwhile, in one embodiment, the laminate 200 may further include a ceramic
내부 전극 패턴(221, 222)은 도전성 금속을 포함하는 내부 전극용 페이스트에 의하여 세라믹 그린시트(201, 202) 상에 형성될 수 있다. 내부 전극 패턴(221, 222)에 포함되는 도전성 금속은 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다. 세라믹 그린시트(201, 202) 상에 내부 전극 패턴(221, 222)을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어 상기 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린시트(201, 202)에 스크린 인쇄 또는 그라비아 인쇄하여 형성할 수 있다. The
내부 전극 패턴(221, 222)은 스트라이프형일 수 있다. 구체적으로, 내부 전극 패턴은 제2 방향으로 일정한 간격을 두고 세라믹 그린시트(201, 202)의 제3 방향 양단과 접하도록 형성될 수 있다. The
내부 전극 패턴(221, 222)은 세라믹 그린시트(201)에 형성된 제1 내부 전극 패턴(221) 및 다른 세라믹 그린시트(202)에 형성된 제2 내부 전극 패턴(222)을 포함할 수 있다. 이때, 제1 내부 전극 패턴(221)이 형성된 세라믹 그린시트를 제1 세라믹 그린시트(201), 제2 내부 전극 패턴(222)이 형성된 세라믹 그린시트를 제2 세라믹 그린시트(202)로 지칭할 수 있다. The
도 4에 도시된 바와 같이, 복수의 세라믹 그린시트(201, 202)는 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴(222)이 교차 적층 되도록 번갈아 가며 적층될 수 있다. 이에 따라 후술할 단위 칩(210)을 형성할 때, 제1 내부 전극 패턴(221)은 제3 면(3)에 노출되고 제2 내부 전극 패턴(222)은 제4 면(4)에 노출될 수 있다. 제1 내부 전극 패턴(221)은 소성 이후 제1 내부 전극(121)이 되고, 제2 내부 전극 패턴(222)은 소성 이후 제2 내부 전극(122)이 될 수 있다.As shown in FIG. 4 , a plurality of ceramic
도 5 내지 도 7을 참조하면, 바(300)를 기준으로 복수의 세라믹 그린시트(201, 202)의 적층되어 있는 방향을 제1 방향이라 할 때, 바(300)를 제1 방향과 수직한 제2 방향으로 1회 이상 절단하고, 제1 및 제2 방향과 수직한 제3 방향으로 1회 이상 절단하여 복수의 단위 칩(210)을 얻되, 내부 전극 패턴(221, 222)이 단위 칩(210)의 제1 및 제2 측면(S1, S2)과 모두 연결되도록 절단한다.5 to 7, when the direction in which the plurality of ceramic
도 5에 도시된 바와 같이, 적층체(200)는 서로 직교하는 절단선 C1-C1 및 C2-C2를 따라 절단될 수 있다. C1-C1 절단선은 제2 방향과 평행한 절단선으로, 제3 방향으로 실질적으로 등간격으로 배치되며, C2-C2 절단선은 제3 방향과 평행한 절단선으로, 제2 방향으로 실질적으로 등간격으로 배치된다. C1-C1 절단선에 의해 실질적으로 일정한 제3 방향 크기를 가지는 단위 칩(210)이 형성될 수 있으며, C2-C2 절단선에 의해 실질적으로 일정한 제2 방향 크기를 가지는 단위 칩(210)이 형성될 수 있다.As shown in FIG. 5, the laminate 200 may be cut along cutting lines C1-C1 and C2-C2 that are orthogonal to each other. The C1-C1 cutting line is a cutting line parallel to the second direction and is disposed at substantially equal intervals in the third direction, and the C2-C2 cutting line is a cutting line parallel to the third direction and substantially arranged in the second direction. They are placed at equal intervals. A
특히, C2-C2 절단선은 제1 및 제2 내부 전극 패턴(221, 222)의 제2 방향 중심부와 제1 및 제2 내부 전극 패턴(221, 222)이 제2 방향으로 이격된 공간을 절단하도록 형성되므로, 단위 칩(210)의 제1 내부 전극 패턴(221)은 제3 면(3)으로, 제2 내부 전극 패턴(222)은 제4 면(4)으로 노출될 수 있다.In particular, the C2-C2 cutting line cuts the center of the first and second
적층체(200)를 절단하는 수단은 특별히 한정되지 않는다. 예를 들면 적층체(200)를 닥터 블레이드, 다이싱 블레이드 등의 블레이드 절단법, 길로틴 절단법 또는 레이저 절단법을 이용할 수 있다.The means for cutting the laminate 200 is not particularly limited. For example, the laminate 200 can be cut using a blade cutting method such as a doctor blade or a dicing blade, a guillotine cutting method, or a laser cutting method.
도 6 및 도 7을 참조하면, 바(300)의 절단에 따라, 적층체(200)는 복수의 단위 칩(210)으로 분할될 수 있다. 복수의 단위 칩(210)은 지지 필름(310)의 점착성으로 인해 절단 후에도 지지 필름(310) 상에 접착될 수 있다.Referring to FIGS. 6 and 7 , as the
도 6 및 도 7는 절단에 의해 복수의 단위 칩(210)이 서로 일정 간격을 두고 이격되어 있는 구조를 나타내나, 복수의 세라믹 그린시트(201, 202) 및 내부 전극 패턴(221, 222)의 점성에 의해 복수의 단위 칩(210)은 상호간에 접착력이 약해진 상태에서 실질적으로 접한 상태일 수 있다.6 and 7 show a structure in which a plurality of
다만, 복수의 단위 칩이 서로 이격되어 있는 것을 배제하는 것은 아니며, 절단하는 수단에 따라 일부 이격되어 배치될 수 있으나, 복수의 단위 칩 간에 이격된 공간의 크기는 인접한 단위 칩이 서로 접촉없이 회전할 수 있는 크기보다는 좁을 수 있다. However, it does not exclude that the plurality of unit chips are spaced apart from each other, and may be arranged partially spaced apart depending on the cutting means, but the size of the space between the plurality of unit chips is such that adjacent unit chips can rotate without contacting each other. It may be narrower than it can be.
도 8을 참조하면, 본 발명의 일 실시형태에 따른 복수의 단위 칩(210)의 내부 전극 패턴(221, 222)은 단위 칩(210)의 서로 마주보는 제1 및 제2 측면(S1, S2)과 모두 연결되도록 절단된다. 이에 따라, 내부 전극 패턴(221, 222)이 형성될 수 있는 면적을 최대화하여 적층형 전자 부품(100)의 단위 부피당 용량을 향상시킬 수 있다. 다만, 내부 전극 패턴(221, 222)이 노출되는 제1 및 제2 측면(S1, S2)은 외부 수분 침투에 취약한 부분이며, 후술할 외부 전극이 제1 및 제2 측면(S1, S2)으로 연장되어 형성될 경우 쇼트가 발생할 우려가 있다.Referring to FIG. 8, the
후술할 본 발명의 일 실시형태의 부착시키는 단계에서는 사이드 마진부용 세라믹 그린시트를 제1 측면(S1) 및/또는 제2 측면(S2)에 부착 및 펀칭하여 제1 사이드 마진부를 형성함으로써 상기 내습 신뢰성 문제 및 쇼트가 발생할 우려를 해결할 수 있다.In the attaching step of an embodiment of the present invention, which will be described later, the ceramic green sheet for the side margin is attached and punched to the first side (S1) and/or the second side (S2) to form the first side margin, thereby improving the moisture resistance reliability. Concerns about problems and short circuits can be resolved.
도 9 내지 도 12를 참조하면, 본 발명의 일 실시 예에 따른 적층형 전자 부품의 제조 방법은, 적층체(200)의 적층 방향(예: 도 8의 제1 방향)과 다른 방향(예: 도 8의 제3 방향)으로, 복수의 단위 칩(210)에 사이드 마진부용 세라믹 그린시트(47)의 복수의 제1 부분(47a)을 부착시키는 단계를 포함할 수 있다. 복수의 제1 부분(47a)은 사이드 마진부용 세라믹 그린시트(47)의 일부분일 수 있다. 상기 부착시키는 단계는, 사이드 마진부용 세라믹 그린시트(47)가 배치된 제1 탄성체(50d)와 복수의 단위 칩(210) 사이를 압착하여 사이드 마진부용 세라믹 그린시트(47)의 복수의 제1 부분(47a)과 제2 부분(47b) 사이를 절단하면서 복수의 제1 부분(47a)을 복수의 단위 칩(210)에 부착시키는 것을 포함할 수 있다. 이는 펀칭(punching)이라고 표현될 수 있다.Referring to FIGS. 9 to 12 , a method of manufacturing a stacked electronic component according to an embodiment of the present invention involves stacking the laminate 200 in a direction different from the stacking direction (e.g., the first direction in FIG. 8) (e.g., FIG. It may include attaching the plurality of
제1 탄성체(50a, 50d)의 탄성계수가 낮을수록, 제1 탄성체(50a, 50d)의 형태는 외부 힘에 의해 더욱 쉽게 변형될 수 있고, 복수의 제1 부분(47a)이 복수의 단위 칩(210)에 부착되는 과정에서 복수의 단위 칩(210)이 손상되는 것은 효율적으로 억제될 수 있다.The lower the elastic modulus of the first
제1 탄성체(50a, 50d)의 탄성계수가 높을수록, 제1 탄성체(50a, 50d)의 형태는 더욱 강하게 유지될 수 있고, 복수의 제1 부분(47a)과 제2 부분(47b) 사이가 절단되는 과정에서의 절단 불량은 효율적으로 억제될 수 있다.The higher the elastic modulus of the first
따라서, 제1 탄성체(50a, 50d)의 탄성계수가 최적화될 경우, 복수의 제1 부분(47a)이 복수의 단위 칩(210)에 부착되는 과정에서 복수의 단위 칩(210)이 손상되는 것과 복수의 제1 부분(47a)과 제2 부분(47b) 사이가 절단되는 과정에서의 절단 불량은 효율적으로 억제될 수 있다.Therefore, when the elastic modulus of the first
제1 탄성체(50a, 50d)는 제1 탄성계수를 가지는 제1 탄성층(51)과, 제1 탄성계수와 다른 제2 탄성계수를 가지고 복수의 단위 칩(210) 중 적어도 하나와 제1 탄성층(51)의 사이에 배치된 제2 탄성층(52)을 포함할 수 있다. 이에 따라, 제1 탄성체(50a, 50d)의 탄성계수는 최적화되기 더 유리해질 수 있다.The first
제1 탄성체(50a, 50d)의 탄성계수는 제1 탄성체(50a, 50d)에 대해 직접적으로 탄성계수를 측정하는 방식으로 측정될 수 있으며, 보간(interpolation) 탄성계수와 거의 동일할 수 있다. 보간 탄성계수는 제1 탄성층(51)의 부피와 제1 탄성계수의 곱(제1 값)과, 제2 탄성층(52)의 부피와 제2 탄성계수의 곱(제2 값)의 합(제3 값)에서, 제1 탄성층(51)의 부피와 제2 탄성층(52)의 부피의 합(제4 값)을 나눈 값으로 계산될 수 있다. 즉, 제1 값과 제2 값의 합은 제3 값이고, 제3 값에서 제4 값을 나눈 값은 제1 탄성체(50a, 50d)의 탄성계수일 수 있다.The elastic modulus of the first
제1 탄성체(50a, 50d)의 탄성계수는 제1 및 제2 탄성층(51, 52)의 전반적(overall) 탄성계수일 수 있고, 50Mpa 초과 1000MPa 이하일 수 있다. 제1 탄성체(50a, 50d)의 탄성계수가 50Mpa을 초과하므로, 복수의 제1 부분(47a)과 제2 부분(47b) 사이가 절단되는 과정에서의 절단 불량은 효율적으로 억제될 수 있다. 제1 탄성체(50a, 50d)의 탄성계수가 1000Mpa 이하이므로, 복수의 제1 부분(47a)이 복수의 단위 칩(210)에 부착되는 과정에서 복수의 단위 칩(210)이 손상되는 것은 효율적으로 억제될 수 있다.The elastic modulus of the first
부착시키는 단계는, 제1 탄성체(50a, 50d)와 제2 탄성체(50b, 50c)의 사이에 복수의 단위 칩(210)이 배치된 이후에 제1 탄성체(50a, 50d)와 제2 탄성체(50b, 50c)의 사이를 압착하여 복수의 제1 부분(47a)을 복수의 단위 칩(210)에 부착시키는 것을 포함할 수 있다. 제2 탄성체(50b, 50c)는, 제3 탄성계수를 가지는 제3 탄성층(53)과, 제3 탄성계수와 다른 제4 탄성계수를 가지고 복수의 단위 칩(210) 중 적어도 하나와 제3 탄성층(53)의 사이에 배치된 제4 탄성층(54)을 포함할 수 있다.In the attaching step, after the plurality of
이에 따라, 제2 탄성체(50b, 50c)의 탄성계수도 최적화되기 더 유리해질 수 있으므로, 복수의 제1 부분(47a)이 복수의 단위 칩(210)에 부착되는 과정에서 복수의 단위 칩(210)이 손상되는 것과 복수의 제1 부분(47a)과 제2 부분(47b) 사이가 절단되는 과정에서의 절단 불량은 더욱 효율적으로 억제될 수 있다. 제1 탄성계수와 제3 탄성계수는 서로 동일할 수도 있고 다를 수도 있다. 제2 탄성계수와 제4 탄성계수는 서로 동일할 수도 있고 다를 수도 있다.Accordingly, the elastic coefficients of the second
예를 들어, 제1, 제2, 제3 및 제4 탄성계수 각각은 50Mpa를 초과할 수 있다. 이에 따라, 복수의 제1 부분(47a)과 제2 부분(47b) 사이가 절단되는 과정에서의 절단 불량은 안정적으로 억제될 수 있다.For example, each of the first, second, third and fourth elastic moduli may exceed 50Mpa. Accordingly, cutting defects in the process of cutting between the plurality of
예를 들어, 제2 탄성계수는 제1 탄성계수보다 더 높고, 제1 탄성층(51)의 두께는 제2 탄성층(52)의 두께보다 더 두껍고, 제4 탄성계수는 제3 탄성계수보다 더 높고, 제3 탄성층(53)의 두께는 제4 탄성층(54)의 두께보다 더 두꺼울 수 있다. 이에 따라, 제1 탄성층(51) 및/또는 제3 탄성층(53)은 복수의 단위 칩(210)에 대한 완충 역할을 효율적으로 수행할 수 있고, 제2 탄성층(52) 및/또는 제4 탄성층(54)은 복수의 제1 부분(47a)과 제2 부분(47b) 사이를 절단하는 역할을 효율적으로 수행할 수 있다.For example, the second elastic modulus is higher than the first elastic modulus, the thickness of the first
예를 들어, 제1, 제2, 제3 및 제4 탄성층(51, 52, 53, 54) 각각의 두께는 0㎛ 초과 3㎛ 이하일 수 있다. 예를 들어, 제1 탄성체(50a, 50d)와 제2 탄성체(50b, 50c) 각각의 경도값은 100 이하일 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 탄성층(51, 52, 53, 54) 각각의 상하면 면적은 500mm * 500mm 이하일 수 있다.For example, the thickness of each of the first, second, third, and fourth
예를 들어, 부직포는 PET(Polyethylene terephthalate)보다 더 낮은 탄성계수를 가지 수 있으므로, 제1 및 제3 탄성층(51, 53) 각각에 포함될 수 있다. 제2 및 제4 탄성층(52, 54) 각각은 PET를 포함할 수 있다. 여기서, 제1 및 제3 탄성층(51, 53) 각각의 두께는 0㎛ 초과 2㎛ 이하이고, 제2 및 제4 탄성층(52, 54) 각각의 두께는 0㎛ 초과 1㎛ 이하일 수 있다.For example, non-woven fabric may have a lower elastic modulus than PET (polyethylene terephthalate), so it may be included in each of the first and third
예를 들어, 제1, 제2, 제3 및 제4 탄성층(51, 52, 53, 54) 각각은 부직포와 PET뿐만 아니라, 실리콘(Silicone), Polyurethane(PU), 천연 고무(Natural rubber) 및 Polyolefine(PO) 중 적어도 하나를 대신 또는 더 포함할 수 있다. 예를 들어, 실리콘은 실리콘 고무일 수 있고, 실리콘 고무의 탄성계수는 60Mpa 이상 80MPa 이하일 수 있다.For example, each of the first, second, third, and fourth
제2 탄성층(52)에서 사이드 마진부용 세라믹 그린시트(47)를 마주보는 면의 거칠기는 제1 및 제2 탄성층(51, 52)이 서로 마주보는 면의 거칠기보다 거칠 수 있고, 제4 탄성층(54)에서 복수의 단위 칩(210) 중 적어도 하나를 마주보는 면의 거칠기는 제3 및 제4 탄성층(53, 54)이 서로 마주보는 면의 거칠기보다 거칠 수 있다. 이에 따라, 복수의 제1 부분(47a)이 복수의 단위 칩(210)에 부착되는 과정에서 사이드 마진부용 세라믹 그린시트(47)나 복수의 단위 칩(210)이 옆으로 미끄러지는 것은 효율적으로 방지될 수 있다. 예를 들어, 제2 및 제4 탄성층(52, 54) 각각의 상면과 하면 간의 거칠기 차이를 구현하기 위해, 알려진 조도 처리 공정은 제2 및 제4 탄성층(52, 54) 각각의 상면과 하면 중 하나에만 적용될 수 있다.The roughness of the surface of the second
도 9를 참조하면, 부착시키는 단계는, 제1 탄성체에 사이드 마진부용 세라믹 그린시트가 배치되기 전에 제2 탄성체(50b)에 배치된 복수의 단위 칩(210)을 회전시키는 것을 더 포함하고, 제2 탄성체(50b)는, 제3 탄성계수를 가지는 제3 탄성층(53)과, 제3 탄성계수와 다른 제4 탄성계수를 가지고 복수의 단위 칩(210) 중 적어도 하나와 제3 탄성층(53)의 사이에 배치된 제4 탄성층(54)을 포함할 수 있다.Referring to FIG. 9, the attaching step further includes rotating the plurality of
예를 들어, 복수의 단위 칩(210)은 점착 시트(38)와 함께 지지대(40) 상에 배치될 수 있고, 판(41)은 복수의 단위 칩(210)의 상측에 배치될 수 있다. 이후, 판(41)은 수평방향으로 전동(tumbling)할 수 있다. 점착 시트(38)는 연결부(34)에 의해 판(41)과 함께 전동할 수 있으므로, 점착 시트(38) 상의 복수의 단위 칩(210)은 한꺼번에 90도 회전될 수 있다. 이때, 지지대(40)와 판(41) 사이를 지지하는 지지 기둥(35)도 넘어질 수 있다.For example, the plurality of
제1 탄성체(50a) 및/또는 제2 탄성체(50b)의 탄성계수가 낮을수록, 제1 탄성체(50a) 및/또는 제2 탄성체(50b)는 판(41)의 전동에 기반한 응력이 복수의 단위 칩(210)으로 전달되는 것에 대한 완충 역할을 할 수 있으므로, 복수의 단위 칩(210)의 손상은 방지될 수 있다. 제1 탄성체(50a) 및/또는 제2 탄성체(50b)의 탄성계수가 높을수록, 복수의 단위 칩(210)의 회전 불량은 방지될 수 있다.The lower the elastic modulus of the first elastic body (50a) and/or the second elastic body (50b), the lower the stress based on the rolling of the
제1 탄성체(50a)는 서로 다른 제1 및 제2 탄성계수를 각각 가지는 제1 및 제2 탄성층(51, 52)을 포함할 수 있으므로, 제1 탄성체(50a)의 탄성계수는 효율적으로 최적화될 수 있다. 제2 탄성체(50b)는 서로 다른 제3 및 제4 탄성계수를 각각 가지는 제3 및 제4 탄성층(53, 54)을 포함할 수 있으므로, 제2 탄성체(50b)의 탄성계수는 효율적으로 최적화될 수 있다. 제1 탄성체(50a) 및/또는 제2 탄성체(50b)의 탄성계수 최적화에 따라, 복수의 단위 칩(210)의 회전은 안정적으로 진행될 수 있고, 복수의 단위 칩(210)의 손상은 효율적으로 방지될 수 있다.Since the first
한편, 도 9의 제1 탄성체(50a)와 도 10 내지 도 12의 제1 탄성체(50d)는 서로 동일할 수도 있고 서로 다를 수도 있다. 도 9의 제2 탄성체(50b)와 도 10 내지 도 12의 제2 탄성체(50c)는 서로 동일할 수도 있고 서로 다를 수도 있다.Meanwhile, the first
도 10 내지 도 12를 참조하면, 부착시키는 단계는 도 10이 나타내는 근접 단계와 도 11이 나타내는 펀칭(punching) 단계와 도 12가 나타내는 마무리 단계가 순차적으로 수행되는 것을 포함할 수 있다.Referring to FIGS. 10 to 12, the attaching step may include sequentially performing the approximation step shown in FIG. 10, the punching step shown in FIG. 11, and the finishing step shown in FIG. 12.
도 10 내지 도 12를 참조하면, 사이드 마진부용 세라믹 그린시트(47)는 전술한 세라믹 그린시트(201, 202)와 같이 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 포함하는 세라믹 파우더, 유기용제, 분산제 및 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다. 다만, 사이드 마진부용 세라믹 그린시트(47)의 조성은 전술한 세라믹 그린시트(201, 202)와 반드시 동일한 조성을 가질 필요는 없으며, 상이한 조성을 가질 수 있다. 이에 따라 소성 후의 마진부(114, 115)는 유전체층(111)과 상이한 유전체 평균 입경, 치밀도 또는 경도를 가질 수 있다.10 to 12, the ceramic
예를 들어, 부착시키는 단계에서의 주변 온도는 사이드 마진부용 세라믹 그린시트(47)의 변형 및/또는 균열의 방지를 위해 50℃~150℃로 조절될 수 있다. 이는 열압착이라고 표현될 수 있다. 또는, 부착시키는 단계에서의 주변 온도는 사이드 마진부용 세라믹 그린시트(47)의 건조 방지를 위해 50℃ 이하로 조절될 수도 있다.For example, the ambient temperature during the attaching step may be adjusted to 50°C to 150°C to prevent deformation and/or cracking of the ceramic
예를 들어, 접착제(예: 아크릴, 에폭시)는 제2 탄성층(52)과 판(41)의 사이에 배치될 수 있고, 제4 탄성층(54)과 지지대(40)의 사이에 배치될 수도 있다.For example, an adhesive (e.g., acrylic, epoxy) may be disposed between the second
예를 들어, 소성 과정은 복수의 제1 부분(47a)이 부착된 복수의 단위 칩(210)에 수행될 수 있다. 소성 과정은 환원 분위기의 1000~1300℃의 온도에서 수행될 수 있으나, 이에 한정되지 않는다. 이후 바디(110)의 제3 및 제4 면(3, 4) 각각에 외부 전극(131, 132)을 형성하여 적층형 전자 부품(100)을 제조할 수 있다.For example, the firing process may be performed on a plurality of
한편, 제1 및 제2 사이드 마진부(214, 215)가 형성된 단위 칩(210)은 추가적인 공정 없이 소성되어 바디(110)를 형성할 수 있으나, 이에 제한되는 것은 아니며, 전기 전도성이 우수한 금속을 포함하는 도전성 페이스트를 제3 면 및 제4 면(3, 4)에 각각 배치하고 바디(110)와 함께 동시에 소성함으로써 외부 전극(131, 132)를 형성하여 적층형 전자 부품(100)을 제조할 수 있다.Meanwhile, the
도 13의 응력-변형률 곡선의 세로축과 가로축은 각각 응력(Stress)과 변형률(Strain)이다. 제1 탄성체 및/또는 제2 탄성체에 응력(Stress)을 가하기 시작하면, 변형률(Strain)은 modulus of resilience 범위 내에서 선형적으로 증가할 수 있다. 이때, 곡선의 기울기는 탄성계수에 대응될 수 있다.The vertical and horizontal axes of the stress-strain curve in FIG. 13 represent stress and strain, respectively. When stress begins to be applied to the first elastic body and/or the second elastic body, the strain may increase linearly within the modulus of resilience range. At this time, the slope of the curve may correspond to the elastic modulus.
도 14의 5개 곡선은 PET 샘플(sample)의 5회 측정에 따라 얻은 5개 응력-변형률 곡선을 나타내며, 선형 탄성거동을 가지는 PET의 탄성계수는 5회 측정의 응력-변형률 곡선들이 선형적인 범위 내에서의 응력-변형률 곡선들의 기울기들의 평균값으로 측정될 수 있다.The five curves in Figure 14 represent five stress-strain curves obtained according to five measurements of a PET sample, and the elastic modulus of PET, which has linear elastic behavior, is in the linear range of the stress-strain curves of five measurements. It can be measured as the average value of the slopes of the stress-strain curves within.
도 15의 5개 곡선은 부직포 샘플(sample)의 5회 측정에 따라 얻은 5개 응력-변형률 곡선을 나타내며, 비선형 탄성거동을 가지는 부직포의 탄성계수는 5회 측정의 응력-변형률 곡선들의 초기접선 기울기들의 평균값으로 측정될 수 있다.The five curves in Figure 15 represent five stress-strain curves obtained according to five measurements of a non-woven fabric sample, and the elastic modulus of a non-woven fabric with non-linear elastic behavior is the initial tangent slope of the stress-strain curves of five measurements. It can be measured as the average value.
도 14 및 도 15의 10개의 응력-변형률 곡선은 TIRA사의 인장측정기에 의해 얻어졌으며, 샘플의 형태는 판 형태이고, 상기 판의 상하면 면적은 5mm * 5mm 이다.The 10 stress-strain curves in FIGS. 14 and 15 were obtained by a tensile measuring device from TIRA. The shape of the sample was a plate, and the upper and lower surfaces of the plate were 5 mm * 5 mm.
도 16의 탄성계수들은 아래의 표 1의 측정값에 따라 정리되었다. 여기서, 0.8T_70, 0.6T_50(조도), 0.4T_70, 0.4T_70(조도) 및 0.2T_70 각각은 제1 및 제2 탄성층을 포함하는 제1 탄성체에 대응되며, 제1 및 제2 탄성층에 포함된 재료나 부피비가 서로 다르게 조절된 구조를 포함할 수 있다.The elastic moduli in Figure 16 are organized according to the measured values in Table 1 below. Here, 0.8T_70, 0.6T_50 (roughness), 0.4T_70, 0.4T_70 (roughness), and 0.2T_70 each correspond to the first elastic body including the first and second elastic layers, and are included in the first and second elastic layers. It may include structures with different materials or volume ratios adjusted differently.
(조도)0.6T_50
(illuminance)
(조도)0.4T_70
(illuminance)
부직포Bylin
Non-woven
이하, 도 1 내지 3을 참조하여, 본 발명의 일 실시형태에 따른 제조방법에 의해 제조될 수 있는 적층형 전자 부품(100)에 대하여 설명하도록 한다. 다만, 적층형 전자 부품(100)을 제1 내지 3의 형태로 제한하고자 하는 것은 아니며, 내부 전극 및 외부 전극의 형태와 수는 실장 위치 또는 용도에 따라 다양할 수 있다. Hereinafter, with reference to FIGS. 1 to 3, a multilayer
적층형 전자 부품(100)은 유전체층(111) 및 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110); 및 바디(110) 상에 배치되는 외부 전극(131, 132)를 포함할 수 있다.The multilayer
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.The
바디(110)의 구체적인 형상에 특별한 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.There is no particular limitation on the specific shape of the
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제1 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 내지 제4 면과 연결되고 제3 방향으로 서로 대향하는 제1 및 제2 측면(S1, S2)을 가질 수 있다.The
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다. According to one embodiment of the present invention, the raw material forming the
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다. In addition, the raw material for forming the
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 번갈아 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다. The
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. In addition, the capacitance forming part (Ac) is a part that contributes to forming the capacitance of the capacitor, and can be formed by repeatedly stacking a plurality of first and second
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다. The
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. The
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. The
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다. Additionally,
마진부(114, 115)는 바디(110)의 제1 측면(S1)에 배치된 마진부(114)와 제2 측면(S2)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 바디(110)의 제3 방향 양 단면(end surfaces)에 배치될 수 있다. The
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다. As shown in FIG. 3, the
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. The
본 발명의 일 실시예에 따르면, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제1 및 제2 측면(S1, S2)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향으로 적층하여 마진부(114, 115)를 형성할 수 있다.According to one embodiment of the present invention, in order to suppress the step caused by the
마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 마진부(114, 115)의 평균 폭은 15μm 이하일 수 있다. 또한, 본 발명의 일 실시예에 따르면, 지지 필름으로부터 상기 단위 칩을 상기 세라믹 그린시트가 적층된 방향으로 분리한 후, 상기 단위 칩을 분리한 방향에 수직한 방향으로 이동시켜 점착 테이프에 상기 단위 칩의 제2 측면이 접하도록 배열하는 배열 단계를 포함함으로써 신뢰성이 향상된 적층형 전자 부품을 제조할 수 있기 때문에, 마진부(114, 115)의 평균 폭이 15μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다. The width of the
마진부(114, 115)의 평균 폭은 마진부(114, 115)의 제3 방향 평균 크기를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 마진부(114, 115)의 제3 방향 크기를 평균한 값일 수 있다.The average width of the
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 번갈아 배치될 수 있다. The plurality of
복수의 내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)에 각각 연결될 수 있다.The plurality of
구체적으로, 제1 내부 전극(121)의 일단은 제3 면(3)에 연결되며, 제2 내부 전극(122)의 일단은 제4 면(4)에 연결될 수 있다.Specifically, one end of the first
제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다. The first
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다.That is, the first
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. At this time, the first and second
바디(110)는 제1 내부 전극 패턴(221)이 인쇄된 세라믹 그린시트(201)와 제2 내부 전극 패턴(222)이 인쇄된 세라믹 그린시트(202)를 번갈아 적층한 후, 소성하여 형성할 수 있다.The
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다. The material forming the
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 각각 배치되어 제1 외부 전극(131)은 제1 내부 전극(121)과, 제2 외부 전극(132)은 제2 내부 전극(122)과 전기적으로 연결될 수 있다.The
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 가지는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.In this embodiment, a structure in which the multilayer
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다. On the other hand, the
예를 들어, 외부 전극(131, 132)은 바디(110)의 표면에 배치되어 내부 전극(121, 122)와 직접 접하는 전극층및 전극층상에 형성된 도금층을 포함할 수 있다. For example, the
전극층에 대한 보다 구체적인 예를 들면, 전극층은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다. For a more specific example of the electrode layer, the electrode layer may be a fired electrode containing a conductive metal and glass, or a resin-based electrode containing a conductive metal and resin.
또한, 전극층은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다. Additionally, the electrode layer may be in the form of a fired electrode and a resin-based electrode sequentially formed on the body. Additionally, the electrode layer may be formed by transferring a sheet containing a conductive metal onto a body, or may be formed by transferring a sheet containing a conductive metal onto a fired electrode.
전극층에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다. As the conductive metal included in the electrode layer, any material with excellent electrical conductivity can be used and is not particularly limited. For example, the conductive metal may be one or more of nickel (Ni), copper (Cu), and their alloys.
도금층은 실장 특성을 향상시키는 역할을 수행한다. 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다. The plating layer plays a role in improving mounting characteristics. The type of the plating layer is not particularly limited, and may be a plating layer containing one or more of Ni, Sn, Pd, and alloys thereof, and may be formed of multiple layers.
도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.For a more specific example of the plating layer, the plating layer may be a Ni plating layer or a Sn plating layer, and may be a form in which a Ni plating layer and a Sn plating layer are formed sequentially on the electrode layer, and a Sn plating layer, a Ni plating layer, and a Sn plating layer are formed sequentially. It can be. Additionally, the plating layer may include a plurality of Ni plating layers and/or a plurality of Sn plating layers.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Although the embodiments of the present invention have been described in detail above, the present invention is not limited by the above-described embodiments and the attached drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also falls within the scope of the present invention. something to do.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다. In addition, the expression 'one embodiment' used in the present disclosure does not mean the same embodiment, but is provided to emphasize and explain different unique features. However, the above-presented embodiments do not exclude being implemented in combination with the features of other embodiments. For example, even if a matter described in one specific embodiment is not explained in another embodiment, it can be understood as a description related to another embodiment, unless there is a description that is contrary or contradictory to the matter in another embodiment. You can.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms used in this disclosure are only used to describe one embodiment and are not intended to limit the disclosure. At this time, singular expressions include plural expressions, unless the context clearly indicates otherwise.
40: 지지대
41: 판
47: 사이드 마진부용 세라믹 그린시트
47a: 사이드 마진부용 세라믹 그린시트의 복수의 제1 부분
47b: 사이드 마진부용 세라믹 그린시트의 제2 부분
50a, 50d: 제1 탄성체
50b, 50c: 제2 탄성체
51: 제1 탄성층
52: 제2 탄성층
53: 제3 탄성층
54: 제4 탄성층
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
140: 사이드 마진부용 세라믹 그린시트
200: 적층체
201, 202: 세라믹 그린시트
203: 커버용 세라믹 그린시트
210: 단위 칩
214, 215: 사이드 마진부
221, 222: 내부 전극 패턴
300: 바40: support
41: plate
47: Ceramic green sheet for side margin area
47a: Plural first portions of ceramic green sheets for side margin portions
47b: Second part of ceramic green sheet for side margin portion
50a, 50d: first elastic body
50b, 50c: second elastic body
51: first elastic layer
52: second elastic layer
53: third elastic layer
54: fourth elastic layer
100: Laminated electronic components
110: body
111: dielectric layer
112, 113: Cover part
114, 115: margin part
121, 122: internal electrode
131, 132: external electrode
140: Ceramic green sheet for side margin area
200: Laminate
201, 202: Ceramic green sheet
203: Ceramic green sheet for cover
210: unit chip
214, 215: Side margin part
221, 222: Internal electrode pattern
300: bar
Claims (15)
상기 적층 방향과 다른 방향으로, 상기 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계; 를 포함하고,
상기 부착시키는 단계는, 상기 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 상기 복수의 단위 칩 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고,
상기 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 상기 제1 탄성계수와 다른 제2 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고,
상기 제1 탄성체의 탄성계수는 50Mpa 초과 1000MPa 이하인 적층형 전자 부품의 제조 방법.
Obtaining a plurality of unit chips by cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction; and
attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips in a direction different from the stacking direction; Including,
The attaching step includes attaching a portion of the ceramic green sheet for the side margin portion to the plurality of unit chips by compressing between the first elastic body on which the ceramic green sheet for the side margin portion is disposed and the plurality of unit chips; ,
The first elastic body includes a first elastic layer having a first elastic coefficient, and a second elastic layer having a second elastic coefficient different from the first elastic coefficient and disposed between the plurality of unit chips and the first elastic layer. Contains layers,
A method of manufacturing a multilayer electronic component wherein the elastic modulus of the first elastic body is greater than 50 MPa and less than 1000 MPa.
상기 제1 및 제2 탄성계수 각각은 50Mpa를 초과하는 적층형 전자 부품의 제조 방법.
According to paragraph 1,
A method of manufacturing a multilayer electronic component wherein each of the first and second elastic moduli exceeds 50Mpa.
상기 제2 탄성계수는 상기 제1 탄성계수보다 더 높고,
상기 제1 탄성층의 두께는 상기 제2 탄성층의 두께보다 더 두꺼운 적층형 전자 부품의 제조 방법.
According to paragraph 1,
The second elastic modulus is higher than the first elastic modulus,
A method of manufacturing a multilayer electronic component, wherein the first elastic layer has a thickness greater than the thickness of the second elastic layer.
상기 제1 탄성층은 부직포를 포함하고,
상기 제2 탄성층은 PET(Polyethylene terephthalate)를 포함하고,
상기 제1 탄성층의 두께는 0㎛ 초과 2㎛ 이하이고,
상기 제2 탄성층의 두께는 0㎛ 초과 1㎛ 이하인 적층형 전자 부품의 제조 방법.
According to paragraph 3,
The first elastic layer includes non-woven fabric,
The second elastic layer includes PET (Polyethylene terephthalate),
The thickness of the first elastic layer is greater than 0 μm and less than or equal to 2 μm,
A method of manufacturing a multilayer electronic component wherein the second elastic layer has a thickness of more than 0 μm and less than or equal to 1 μm.
상기 제1 및 제2 탄성층 각각은 실리콘(Silicone), PET(Polyethylene terephthalate), Polyurethane(PU), 천연 고무(Natural rubber), Polyolefine(PO) 및 부직포 중 적어도 하나를 포함하는 적층형 전자 부품의 제조 방법.
According to paragraph 1,
Each of the first and second elastic layers includes at least one of silicone (silicone), polyethylene terephthalate (PET), polyurethane (PU), natural rubber, polyolefine (PO), and nonwoven fabric. method.
상기 제1 및 제2 탄성층 각각의 두께는 0㎛ 초과 3㎛ 이하이고,
상기 제2 탄성층에서 상기 사이드 마진부용 세라믹 그린시트를 마주보는 면의 거칠기는 상기 제1 및 제2 탄성층이 서로 마주보는 면의 거칠기보다 거친 적층형 전자 부품의 제조 방법.
According to paragraph 1,
The thickness of each of the first and second elastic layers is greater than 0 μm and less than or equal to 3 μm,
The roughness of the surface of the second elastic layer facing the ceramic green sheet for the side margin is rougher than the roughness of the surfaces of the first and second elastic layers facing each other.
상기 부착시키는 단계는, 상기 제1 탄성체에 상기 사이드 마진부용 세라믹 그린시트가 배치되기 전에 제2 탄성체에 배치된 상기 복수의 단위 칩을 회전시키는 것을 더 포함하고,
상기 제2 탄성체는, 제3 탄성계수를 가지는 제3 탄성층과, 상기 제3 탄성계수와 다른 제4 탄성계수를 가지고 상기 복수의 단위 칩 중 적어도 하나와 상기 제3 탄성층의 사이에 배치된 제4 탄성층을 포함하는 적층형 전자 부품의 제조 방법.
According to paragraph 1,
The attaching step further includes rotating the plurality of unit chips disposed on the second elastic body before the ceramic green sheet for the side margin portion is disposed on the first elastic body,
The second elastic body is disposed between a third elastic layer having a third elastic coefficient, a fourth elastic coefficient different from the third elastic coefficient, and at least one of the plurality of unit chips and the third elastic layer. A method of manufacturing a multilayer electronic component including a fourth elastic layer.
상기 부착시키는 단계는, 상기 제1 탄성체와 제2 탄성체의 사이에 상기 복수의 단위 칩이 배치된 이후에 상기 제1 및 제2 탄성체의 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고,
상기 제2 탄성체는, 제3 탄성계수를 가지는 제3 탄성층과, 상기 제3 탄성계수와 다른 제4 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제3 탄성층의 사이에 배치된 제4 탄성층을 포함하는 적층형 전자 부품의 제조 방법.
According to paragraph 1,
In the attaching step, after the plurality of unit chips are disposed between the first elastic body and the second elastic body, a portion of the ceramic green sheet for the side margin is compressed between the first and second elastic bodies. Including attaching to a plurality of unit chips,
The second elastic body includes a third elastic layer having a third elastic coefficient, and a fourth elastic layer having a fourth elastic coefficient different from the third elastic coefficient and disposed between the plurality of unit chips and the third elastic layer. Method for manufacturing a layered electronic component comprising a layer.
상기 적층 방향과 다른 방향으로, 상기 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계; 를 포함하고,
상기 부착시키는 단계는, 상기 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 상기 복수의 단위 칩 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고,
상기 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 상기 제1 탄성계수와 다른 제2 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고,
상기 부착시키는 단계는, 상기 제1 탄성체에 상기 사이드 마진부용 세라믹 그린시트가 배치되기 전에 제2 탄성체에 배치된 상기 복수의 단위 칩을 회전시키는 것을 더 포함하고,
상기 제2 탄성체는, 제3 탄성계수를 가지는 제3 탄성층과, 상기 제3 탄성계수와 다른 제4 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제3 탄성층의 사이에 배치된 제4 탄성층을 포함하는 적층형 전자 부품의 제조 방법.
Obtaining a plurality of unit chips by cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction; and
attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips in a direction different from the stacking direction; Including,
The attaching step includes attaching a portion of the ceramic green sheet for the side margin portion to the plurality of unit chips by compressing between the first elastic body on which the ceramic green sheet for the side margin portion is disposed and the plurality of unit chips; ,
The first elastic body includes a first elastic layer having a first elastic coefficient, and a second elastic layer having a second elastic coefficient different from the first elastic coefficient and disposed between the plurality of unit chips and the first elastic layer. Contains layers,
The attaching step further includes rotating the plurality of unit chips disposed on the second elastic body before the ceramic green sheet for the side margin portion is disposed on the first elastic body,
The second elastic body includes a third elastic layer having a third elastic coefficient, and a fourth elastic layer having a fourth elastic coefficient different from the third elastic coefficient and disposed between the plurality of unit chips and the third elastic layer. Method for manufacturing a layered electronic component comprising a layer.
상기 적층 방향과 다른 방향으로, 상기 복수의 단위 칩에 사이드 마진부용 세라믹 그린시트의 일부분을 부착시키는 단계; 를 포함하고,
상기 부착시키는 단계는, 상기 사이드 마진부용 세라믹 그린시트가 배치된 제1 탄성체와 상기 복수의 단위 칩 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고,
상기 제1 탄성체는, 제1 탄성계수를 가지는 제1 탄성층과, 상기 제1 탄성계수와 다른 제2 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제1 탄성층의 사이에 배치된 제2 탄성층을 포함하고,
상기 부착시키는 단계는, 상기 제1 탄성체와 제2 탄성체의 사이에 상기 복수의 단위 칩이 배치된 이후에 상기 제1 및 제2 탄성체의 사이를 압착하여 상기 사이드 마진부용 세라믹 그린시트의 일부분을 상기 복수의 단위 칩에 부착시키는 것을 포함하고,
상기 제2 탄성체는, 제3 탄성계수를 가지는 제3 탄성층과, 상기 제3 탄성계수와 다른 제4 탄성계수를 가지고 상기 복수의 단위 칩과 상기 제3 탄성층의 사이에 배치된 제4 탄성층을 포함하는 적층형 전자 부품의 제조 방법.
Obtaining a plurality of unit chips by cutting a laminate in which a plurality of internal electrode patterns and a plurality of ceramic green sheets are alternately stacked in the stacking direction; and
attaching a portion of a ceramic green sheet for a side margin to the plurality of unit chips in a direction different from the stacking direction; Including,
The attaching step includes attaching a portion of the ceramic green sheet for the side margin portion to the plurality of unit chips by compressing between the first elastic body on which the ceramic green sheet for the side margin portion is disposed and the plurality of unit chips; ,
The first elastic body includes a first elastic layer having a first elastic coefficient, and a second elastic layer having a second elastic coefficient different from the first elastic coefficient and disposed between the plurality of unit chips and the first elastic layer. Contains layers,
In the attaching step, after the plurality of unit chips are disposed between the first elastic body and the second elastic body, a portion of the ceramic green sheet for the side margin is compressed between the first and second elastic bodies. Including attaching to a plurality of unit chips,
The second elastic body includes a third elastic layer having a third elastic coefficient, and a fourth elastic layer having a fourth elastic coefficient different from the third elastic coefficient and disposed between the plurality of unit chips and the third elastic layer. Method for manufacturing a layered electronic component comprising a layer.
상기 제1, 제2, 제3 및 제4 탄성계수 각각은 50Mpa를 초과하는 적층형 전자 부품의 제조 방법.
According to any one of claims 7 to 10,
A method of manufacturing a multilayer electronic component wherein each of the first, second, third and fourth elastic moduli exceeds 50Mpa.
상기 제2 탄성계수는 상기 제1 탄성계수보다 더 높고,
상기 제1 탄성층의 두께는 상기 제2 탄성층의 두께보다 더 두껍고,
상기 제4 탄성계수는 상기 제3 탄성계수보다 더 높고,
상기 제3 탄성층의 두께는 상기 제4 탄성층의 두께보다 더 두꺼운 적층형 전자 부품의 제조 방법.
According to any one of claims 7 to 10,
The second elastic modulus is higher than the first elastic modulus,
The thickness of the first elastic layer is thicker than the thickness of the second elastic layer,
The fourth elastic modulus is higher than the third elastic modulus,
A method of manufacturing a multilayer electronic component, wherein the third elastic layer has a thickness greater than the fourth elastic layer.
상기 제1 및 제3 탄성층 각각은 부직포를 포함하고,
상기 제2 및 제4 탄성층 각각은 PET(Polyethylene terephthalate)를 포함하고,
상기 제1 및 제3 탄성층 각각의 두께는 0㎛ 초과 2㎛ 이하이고,
상기 제2 및 제4 탄성층 각각의 두께는 0㎛ 초과 1㎛ 이하인 적층형 전자 부품의 제조 방법.
According to clause 12,
Each of the first and third elastic layers includes a non-woven fabric,
Each of the second and fourth elastic layers includes PET (polyethylene terephthalate),
The thickness of each of the first and third elastic layers is greater than 0 μm and less than or equal to 2 μm,
A method of manufacturing a multilayer electronic component wherein each of the second and fourth elastic layers has a thickness of more than 0 μm and less than or equal to 1 μm.
상기 제1, 제2, 제3 및 제4 탄성층 각각은 Silicone, PET(Polyethylene terephthalate), Polyurethane(PU), Natural rubber, Polyolefine(PO) 및 부직포 중 적어도 하나를 포함하는 적층형 전자 부품의 제조 방법.
According to any one of claims 7 to 10,
The first, second, third, and fourth elastic layers each include at least one of silicone, polyethylene terephthalate (PET), polyurethane (PU), natural rubber, polyolefine (PO), and nonwoven fabric. .
상기 제1, 제2, 제3 및 제4 탄성층 각각의 두께는 0㎛ 초과 3㎛ 이하이고,
상기 제2 탄성층에서 상기 사이드 마진부용 세라믹 그린시트를 마주보는 면의 거칠기는 상기 제1 및 제2 탄성층이 서로 마주보는 면의 거칠기보다 거칠고,
상기 제4 탄성층에서 상기 복수의 단위 칩 중 적어도 하나를 마주보는 면의 거칠기는 상기 제3 및 제4 탄성층이 서로 마주보는 면의 거칠기보다 거친 적층형 전자 부품의 제조 방법.According to any one of claims 7 to 10,
The thickness of each of the first, second, third and fourth elastic layers is greater than 0 μm and less than or equal to 3 μm,
The roughness of the surface of the second elastic layer facing the ceramic green sheet for the side margin is rougher than the roughness of the surfaces of the first and second elastic layers facing each other,
The roughness of the surface of the fourth elastic layer facing at least one of the plurality of unit chips is rougher than the roughness of the surfaces of the third and fourth elastic layers facing each other.
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